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      半導(dǎo)體存儲(chǔ)器件及用于控制半導(dǎo)體存儲(chǔ)器件的方法

      文檔序號(hào):6765078閱讀:555來源:國(guó)知局
      半導(dǎo)體存儲(chǔ)器件及用于控制半導(dǎo)體存儲(chǔ)器件的方法
      【專利摘要】本發(fā)明公開了一種半導(dǎo)體存儲(chǔ)器件及用于控制半導(dǎo)體存儲(chǔ)器件的方法。半導(dǎo)體存儲(chǔ)器件(10)包括字線(WL0、WL1)、與所述字線交叉的位線對(duì)(B00、xB00、B11、xB11)以及設(shè)置在所述字線與所述位線對(duì)交叉處的存儲(chǔ)單元(C000至C111)。與所述字線之一對(duì)應(yīng)地設(shè)置的字線驅(qū)動(dòng)器(21)輸出第一電壓(VD1)或第二電壓(VDD)。電勢(shì)檢測(cè)電路(BD00)與至少一個(gè)位線對(duì)對(duì)應(yīng)地被設(shè)置以檢測(cè)所述位線對(duì)處的電勢(shì)并且生成檢測(cè)信號(hào)(DS00)。字線電壓調(diào)節(jié)電路(31)根據(jù)來自電勢(shì)檢測(cè)電路的檢測(cè)信號(hào)將字線驅(qū)動(dòng)器的輸出電壓從第一電壓改變至第二電壓。讀出放大器(SA0)對(duì)位線對(duì)中的所選擇用于訪問的一個(gè)位線對(duì)的電勢(shì)差進(jìn)行放大。
      【專利說明】半導(dǎo)體存儲(chǔ)器件及用于控制半導(dǎo)體存儲(chǔ)器件的方法
      【技術(shù)領(lǐng)域】
      [0001]本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件以及一種用于控制半導(dǎo)體存儲(chǔ)器件的方法。
      【背景技術(shù)】
      [0002]靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)是一種類型的半導(dǎo)體存儲(chǔ)器件。SRAM包括存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元。存儲(chǔ)單元按照矩陣形式來設(shè)置。SRAM包括沿著存儲(chǔ)單元的行方向延伸的多個(gè)字線和沿著存儲(chǔ)單元的列方向延伸的多個(gè)位線對(duì)。每個(gè)存儲(chǔ)單元耦接至相應(yīng)的字線和相應(yīng)的位線對(duì)。
      [0003]SRAM響應(yīng)于地址信號(hào)來激活一條字線。該字線的激活將所訪問的晶體管接通。SARM還響應(yīng)于該地址信號(hào)選擇一個(gè)位線對(duì)。耦接至接通的訪問晶體管和所選擇的位線對(duì)的存儲(chǔ)單元變?yōu)樵L問目標(biāo)。SRAM對(duì)所訪問的存儲(chǔ)單元執(zhí)行寫操作和讀取操作。
      [0004]如上所述,沿著行方向排列的存儲(chǔ)單元被耦接至相應(yīng)的一條字線。因此,當(dāng)一條字線被激活時(shí),耦接至該字線的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)被耦接至相應(yīng)的位線對(duì)。在耦接至所激活的字線的這些存儲(chǔ)單元中,耦接至非選擇位線對(duì)的存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)處的電勢(shì)可能被相應(yīng)的位線對(duì)處的電勢(shì)反轉(zhuǎn)。即,耦接至非選擇位線對(duì)的存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)可能被破壞。
      [0005]為了避免數(shù)據(jù)破壞,W02009/041471描述了讀出放大器(sense amplifier)至每個(gè)位線對(duì)的耦接。在該方法中,例如在寫操作期間,讀出放大器將每個(gè)位線對(duì)處的電勢(shì)設(shè)置成高電勢(shì)側(cè)的電源電壓和低電勢(shì)側(cè)的電源電壓。然后,寫放大器根據(jù)輸入數(shù)據(jù)來改變所選擇的位線對(duì)處的電勢(shì)。以此方式,使用讀出放大器以使得每個(gè)位線對(duì)處的電勢(shì)對(duì)應(yīng)于由存儲(chǔ)單元保持的電平。這防止了存儲(chǔ)單元的數(shù)據(jù)反轉(zhuǎn)。
      [0006]但是在上述方法中,讀出放大器被耦接至每個(gè)位線對(duì),并且無論何時(shí)執(zhí)行讀操作或?qū)懖僮魉械淖x出放大器都被驅(qū)動(dòng)。這增加了半導(dǎo)體存儲(chǔ)器件的功耗。

      【發(fā)明內(nèi)容】

      [0007]本公開內(nèi)容的一個(gè)方面是一種包括有多個(gè)字線的半導(dǎo)體存儲(chǔ)器件。多個(gè)位線對(duì)與所述字線交叉。對(duì)應(yīng)于所述字線和所述位線對(duì)交叉的位置來設(shè)置多個(gè)存儲(chǔ)單元。字線驅(qū)動(dòng)器是對(duì)應(yīng)于所述字線之一來布置的。所述字線驅(qū)動(dòng)器輸出第一電壓或輸出高于所述第一電壓的第二電壓。電勢(shì)檢測(cè)電路對(duì)應(yīng)于至少一個(gè)所述位線對(duì)來布置。所述電勢(shì)檢測(cè)電路檢測(cè)所述至少一個(gè)位線對(duì)處的電勢(shì)并且生成檢測(cè)信號(hào)。字線電壓調(diào)節(jié)電路根據(jù)來自所述電勢(shì)檢測(cè)電路的檢測(cè)信號(hào)將所述字線驅(qū)動(dòng)器的輸出電壓從所述第一電壓改變至所述第二電壓。讀出放大器對(duì)所述位線對(duì)中的所選擇用于訪問的一個(gè)位線對(duì)的電勢(shì)差進(jìn)行放大。
      [0008]根據(jù)以上方面,減小了存儲(chǔ)單元中的數(shù)據(jù)破壞。
      【專利附圖】

      【附圖說明】
      [0009]通過參考以下目前優(yōu)選的實(shí)施方式及附圖的描述可以最佳地理解實(shí)施方式及其目標(biāo)和優(yōu)點(diǎn),其中:
      [0010]圖1是第一實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的框圖;
      [0011]圖2是第一實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的部分電路圖;
      [0012]圖3是示出了第一實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0013]圖4是示出了第一實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0014]圖5是第二實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的部分電路圖;
      [0015]圖6是示出了第二實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0016]圖7是示出了第二實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0017]圖8是第三實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的框圖;
      [0018]圖9是第三實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的部分電路圖;
      [0019]圖10是示出了第三實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0020]圖11是示出了第三實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;
      [0021]圖12是第四實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的部分電路圖;
      [0022]圖13是示出了第四實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖;以及
      [0023]圖14是示出了第四實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件的操作的波形圖。
      【具體實(shí)施方式】
      [0024]現(xiàn)將參考圖1至圖4描述第一實(shí)施方式。
      [0025]如圖1所示,半導(dǎo)體存儲(chǔ)器件10基于寫使能信號(hào)WE、時(shí)鐘信號(hào)CLK、行地址信號(hào)RA和列地址信號(hào)CA來對(duì)選擇作為訪問對(duì)象的存儲(chǔ)單元執(zhí)行寫操作和讀操作。
      [0026]寫使能信號(hào)WE和時(shí)鐘信號(hào)CLK被提供給內(nèi)部控制信號(hào)生成電路11,并且行地址信號(hào)RA和列地址信號(hào)CA被提供給第一解碼器12。時(shí)鐘信號(hào)CLK是給定周期的脈沖信號(hào)。當(dāng)將數(shù)據(jù)寫入半導(dǎo)體存儲(chǔ)器件10時(shí)寫使能信號(hào)WE被激活。內(nèi)部控制信號(hào)生成電路11基于寫使能信號(hào)WE和時(shí)鐘信號(hào)CLK生成解碼器控制信號(hào)DEC、寫放大器控制信號(hào)WAE和讀出放大器控制信號(hào)SAE。
      [0027]例如,第一解碼器12包括選擇多個(gè)塊之一的預(yù)行解碼器和選擇所選塊的位線對(duì)的列解碼器。由于上述塊具有相同的配置,所以在圖1中僅示出一個(gè)塊。預(yù)行編碼器基于包含在行地址信號(hào)RA中的行地址的一個(gè)或多個(gè)位(例如,行地址的一個(gè)高階位)來生成塊選擇信號(hào)BSL。列解碼器解碼列地址信號(hào)CA以生成列選擇信號(hào)CSL。
      [0028]一個(gè)塊包括第二解碼器13、多個(gè)(在圖1中為兩個(gè))字線驅(qū)動(dòng)器21和22、多個(gè)(在圖1中為兩個(gè))存儲(chǔ)陣列MAO和MAl以及字線電壓調(diào)節(jié)電路31。
      [0029]在該示例中第二解碼器13是主行解碼器。第二解碼器13根據(jù)塊選擇信號(hào)BSL來操作并且根據(jù)行地址信號(hào)RA輸出多個(gè)(在圖1中為兩個(gè))字線控制信號(hào)WCO和WC1。字線控制信號(hào)的數(shù)量是根據(jù)設(shè)置在存儲(chǔ)陣列MAO和MAl中的存儲(chǔ)單元的數(shù)量來設(shè)置的。
      [0030]字線驅(qū)動(dòng)器21響應(yīng)于字線控制信號(hào)WCO來驅(qū)動(dòng)字線WL0。字線驅(qū)動(dòng)器21基于由字線電壓調(diào)節(jié)電路31提供的電平調(diào)節(jié)信號(hào)WLC來調(diào)節(jié)字線WLO的電勢(shì)(電平)。類似地,字線驅(qū)動(dòng)器22響應(yīng)于字線控制信號(hào)WCl驅(qū)動(dòng)字線WL1。字線驅(qū)動(dòng)器22基于由字線電壓調(diào)節(jié)電路31提供的電平調(diào)節(jié)信號(hào)WLC來調(diào)節(jié)字線WLl的電勢(shì)(電平)。
      [0031]存儲(chǔ)陣列MAO包括按照矩陣形式排列的多個(gè)(在圖1中為4個(gè))存儲(chǔ)單元(存儲(chǔ)器單元)COOO, C010、COOl和C011。沿著行方向排列的存儲(chǔ)單元C000和COOl被耦接至字線WLO0類似地,沿著行方向排列的存儲(chǔ)單元COlO和COll被耦接至字線WL1。沿著列方向排列的存儲(chǔ)單元C000和COlO被耦接至位線對(duì)BOO和XBOO (位線B00和反轉(zhuǎn)位線xB00)。類似地,沿著列方向排列的存儲(chǔ)單元C001和COll被耦接至位線對(duì)BOl和XBOl (位線BOl和反轉(zhuǎn)位線xBOl)。
      [0032]位線對(duì)B00和xBOO以及位線對(duì)BOl和xBOl被耦接至列選擇器CS0。列選擇器CSO根據(jù)第一解碼器器12所輸出的列選擇信號(hào)CSL來選擇一個(gè)位線對(duì)。所選擇的位線對(duì)被耦接至寫放大器WAO和讀出放大器SA0。寫放大器WAO響應(yīng)于寫放大器控制信號(hào)WAE來操作并且根據(jù)輸入數(shù)據(jù)DIO來驅(qū)動(dòng)該位線對(duì)。例如,寫放大器WAO根據(jù)輸入數(shù)據(jù)DIO “O”將位線B00設(shè)置成L電平(低電勢(shì)側(cè)的電源電壓,在本示例中為低電勢(shì)電壓VSS),并且將反轉(zhuǎn)位線xBOO設(shè)置成H電平(高電勢(shì)側(cè)的電源電壓,在本示例中為高電勢(shì)電壓VDD)。讀出放大器SAO響應(yīng)于讀出放大器控制信號(hào)SAE來操作,并且輸出與當(dāng)前耦接至讀出放大器SAO的位線對(duì)處的電勢(shì)相應(yīng)的輸出數(shù)據(jù)D00。例如,讀出放大器SAO基于L電平的位線B00和H電平的反轉(zhuǎn)位線xBOO來輸出輸出數(shù)據(jù)D00 “O”。
      [0033]位線對(duì)B00和xBOO被耦接至位線電勢(shì)檢測(cè)電路BD00,并且位線對(duì)BOl和xBOl被耦接至位線電勢(shì)檢測(cè)電路BDOl。位線電勢(shì)檢測(cè)電路BD00耦接在位線B00與反轉(zhuǎn)位線xBOO之間。位線電勢(shì)檢測(cè)電路BD00檢測(cè)位線B00處的電勢(shì)和反轉(zhuǎn)位線xBOO處的電勢(shì)并且輸出具有與檢測(cè)結(jié)果對(duì)應(yīng)的電平的檢測(cè)信號(hào)DS00。例如,位線電勢(shì)檢測(cè)電路BD00在位線B00與反轉(zhuǎn)位線xBOO之間的電勢(shì)差小于給定值時(shí)輸出第一電平(例如,L電平)的檢測(cè)信號(hào)DS00,并且在該電勢(shì)差大于或等于該給定值時(shí)輸出第二電平(例如,H電平)的檢測(cè)信號(hào)DS00。在該情況下,與位線對(duì)B00和xBOO的電勢(shì)差進(jìn)行比較的該給定值被設(shè)置成位線對(duì)的不反轉(zhuǎn)存儲(chǔ)單元(在該情況下為存儲(chǔ)單元C000和CO 10)的存儲(chǔ)電平的足夠電勢(shì)差,例如被設(shè)置成電源電壓(高電勢(shì)電壓VDD與低電勢(shì)電壓VSS之間的電勢(shì)差)的一半。類似地,位線電勢(shì)檢測(cè)電路BDOl被耦接在位線BOl與反轉(zhuǎn)位線xBOl之間并且輸出具有與位線BOl與反轉(zhuǎn)位線xBOI之間的電勢(shì)差對(duì)應(yīng)的電平的檢測(cè)信號(hào)DSOl。
      [0034]例如,位線對(duì)B00和xBOO被預(yù)充電至給定的電勢(shì)(例如,H電平)。位線對(duì)B00和xBOO中的一個(gè)位線的電勢(shì)被從該給定的電勢(shì)轉(zhuǎn)變至與輸入數(shù)據(jù)DIO或存儲(chǔ)單元C000和C010中的存儲(chǔ)數(shù)據(jù)(保持電平)對(duì)應(yīng)的電勢(shì)。位線電勢(shì)檢測(cè)電路BD00在例如位線對(duì)B00和xBOO都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DS00,并且在位線對(duì)B00和xBOO的電勢(shì)差變得大于或等于該給定值時(shí)輸出H電平的檢測(cè)信號(hào)DS00。類似地,位線電勢(shì)檢測(cè)電路BDOl在例如位線對(duì)BOl和xBOl兩者都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DS01,并且在位線對(duì)BOl和xBOl的電勢(shì)差變得大于或等于該給定值時(shí)輸出H電平的檢測(cè)信號(hào)DSOl。
      [0035]以與存儲(chǔ)陣列MAO類似的方式,存儲(chǔ)陣列MAl包括按照矩陣形式排列的多個(gè)(在圖1中4個(gè))存儲(chǔ)單元C100、Clio、ClOl和C111。沿著行方向排列的存儲(chǔ)單元C100和ClOl被耦接至字線WL0。類似地,沿著行方向排列的存儲(chǔ)單元CllO和Clll被耦接至字線WL1。沿著列方向排列的存儲(chǔ)單元ClOO和CllO被耦接至位線對(duì)BlO和XBlO (位線BlO和反轉(zhuǎn)位線χΒΙΟ)。類似地,沿著列方向排列的存儲(chǔ)單元ClOl和Clll被耦接至位線對(duì)Bll和xBll(位線Bll和反轉(zhuǎn)位線xBll)。
      [0036]位線對(duì)BlO和χΒΙΟ以及位線對(duì)BI I和xBl I被耦接至列選擇器CSl。列選擇器CSl根據(jù)由第一解碼器12輸出的列選擇信號(hào)CSL來選擇一個(gè)位線對(duì)。所選擇的位線對(duì)被耦接至寫放大器WAl和讀出放大器SA1。寫放大器WAl響應(yīng)于寫放大器控制信號(hào)WAE來操作,并且根據(jù)輸入數(shù)據(jù)DIl來驅(qū)動(dòng)位線對(duì)。例如,寫放大器WAl根據(jù)輸入數(shù)據(jù)DIl “O”將位線BlO設(shè)置成L電平(在本示例中為低電勢(shì)電壓VSS)并且將反轉(zhuǎn)位線χΒΙΟ設(shè)置成H電平(在本示例中為高電勢(shì)電壓VDD)。讀出放大器SAl響應(yīng)于讀出放大器控制信號(hào)SAE來操作,并且輸出與當(dāng)前耦接至讀出放大器SAl的位線對(duì)處的電勢(shì)對(duì)應(yīng)的輸出數(shù)據(jù)D01。例如,讀出放大器SAl基于L電平的位線BlO和H電平的反轉(zhuǎn)位線χΒΙΟ來輸出為“O”的輸出數(shù)據(jù)D01。
      [0037]位線對(duì)BlO和χΒΙΟ被耦接至位線電勢(shì)檢測(cè)電路BD10,并且位線對(duì)BI I和xBll被耦接至位線電勢(shì)檢測(cè)電路BDl I。位線電勢(shì)檢測(cè)電路BDlO被耦接在位線BlO與反轉(zhuǎn)位線χΒΙΟ之間。位線電勢(shì)檢測(cè)電路BDlO檢測(cè)位線BlO處的電勢(shì)以及反轉(zhuǎn)位線χΒΙΟ處的電勢(shì),并且輸出具有與該檢測(cè)結(jié)果對(duì)應(yīng)的電平的檢測(cè)信號(hào)DS10。例如,位線電勢(shì)檢測(cè)電路BDlO在位線BlO與反轉(zhuǎn)位線χΒΙΟ之間的電勢(shì)差小于給定值時(shí)輸出第一電平(例如,L電平)的檢測(cè)信號(hào)DS10,并且在該電勢(shì)大于或等于該給定值時(shí)輸出第二電平(例如,H電平)的檢測(cè)信號(hào)DS10。在該情況下,與位線對(duì)BlO和χΒΙΟ的電勢(shì)差比較的該給定值被設(shè)置成位線對(duì)的不反轉(zhuǎn)存儲(chǔ)單元(在該情況下為存儲(chǔ)單元C100和C110)的存儲(chǔ)電平的電勢(shì)差,例如被設(shè)置為電源電壓(高電勢(shì)電壓VDD與低電勢(shì)電壓VSS的電勢(shì)差)的一半。類似地,位線電勢(shì)檢測(cè)電路BDll被耦接在位線Bll與反轉(zhuǎn)位線xB11之間并且輸出具有與位線Bll和反轉(zhuǎn)位線xB11的電勢(shì)差對(duì)應(yīng)的電平的檢測(cè)信號(hào)DSlI。
      [0038]例如,位線電勢(shì)檢測(cè)電路BDlO在例如位線對(duì)BlO和χΒΙΟ兩者都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DS10,并且在例如位線BlO和χΒΙΟ的電勢(shì)差變得大于或等于給定值時(shí)輸出H電平的檢測(cè)信號(hào)DS10。類似地,位線電勢(shì)檢測(cè)電路BDll在例如位線對(duì)Bll和xBll兩者都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DSll并且在位線對(duì)Bll和xBl I的電勢(shì)差變得大于或等于給定值時(shí)輸出H電平的檢測(cè)信號(hào)DSlI。
      [0039]字線電壓調(diào)節(jié)電路31基于位線電勢(shì)檢測(cè)電路BD00、BDOl、BDlO和BDlI的檢測(cè)信號(hào)DS00、DS01、DS10和DSll來輸出電平調(diào)節(jié)信號(hào)WLC。例如,字線電壓調(diào)節(jié)電路31在檢測(cè)信號(hào)DS00、DS01、DS10和DSll中的至少一個(gè)檢測(cè)信號(hào)具有L電平時(shí)輸出L電平的電平調(diào)節(jié)信號(hào)WLC。字線電壓調(diào)節(jié)電路31在檢測(cè)信號(hào)DS00、DSOl、DSlO和DSll具有H電平時(shí)輸出H電平的電平調(diào)節(jié)信號(hào)WLC。
      [0040]字線驅(qū)動(dòng)器21響應(yīng)于H電平的電平調(diào)節(jié)信號(hào)WLC將高電勢(shì)側(cè)的電源電壓(在本示例中為高電勢(shì)電壓VDD)提供給字線WLO。字線驅(qū)動(dòng)器21響應(yīng)于L電平的電平調(diào)節(jié)信號(hào)WLC將比高電勢(shì)電壓VDD小了給定值α的電壓VDl (B卩,VDl=VDD-α )提供給字線WLO。類似地,字線驅(qū)動(dòng)器22響應(yīng)于H電平的電平調(diào)節(jié)信號(hào)WLC將高電勢(shì)電壓VDD提供給字線WLl。字線驅(qū)動(dòng)器22響應(yīng)于L電平的電平調(diào)節(jié)信號(hào)WLC將電壓VDl提供給字線WLl。電壓VDl用作第一電壓并且電壓VDD用作第二電壓。
      [0041]如圖2所示,存儲(chǔ)單元C000包括6個(gè)晶體管Tl至Τ6。晶體管Tl至Τ4例如是N溝道MOS晶體管,晶體管Τ5和Τ6例如是P溝道MOS晶體管。晶體管Tl和Τ2用作訪問晶體管,晶體管Τ3和Τ4用作驅(qū)動(dòng)晶體管,以及晶體管Τ5和Τ6用作負(fù)載晶體管。
      [0042]晶體管Tl包括耦接至位線Β00的第一端子(例如,源極端子)、耦接至晶體管Τ3的漏極端子和晶體管Τ5的漏極端子的第二端子(例如,漏極端子)以及耦接至字線WLO的控制端子(柵極端子)。晶體管T2包括耦接至反轉(zhuǎn)位線xBOO的第一端子(例如,源極端子)、耦接至晶體管T4的漏極端子和晶體管T6的漏極端子的第二端子(例如,漏極端子)以及耦接至字線WLO的控制端子(柵極端子)。
      [0043]晶體管T3的源極端子被耦接至被提供有低電勢(shì)電壓VSS (例如,0V)的引線(下文簡(jiǎn)單地將其稱為電源線VSS)。晶體管T3的柵極端子被耦接至晶體管T5的柵極端子并且還被耦接至位于晶體管T4的漏極端子與晶體管T6的漏極端子之間的節(jié)點(diǎn)N2。晶體管T5的源極端子被耦接至被提供有高電勢(shì)電壓VDD的引線(下文簡(jiǎn)單地將其稱為電源線VDD)。
      [0044]晶體管T5的漏極端子與晶體管T3之間的節(jié)點(diǎn)NI被耦接至晶體管T4的柵極端子和晶體管T6的柵極端子。晶體管T4的源極端子被耦接至電源線VSS。晶體管T6的源極端子被耦接至電源線VDD。
      [0045]以與存儲(chǔ)單元C000類似的方式,存儲(chǔ)單元C001、COlO和COll包括晶體管Tl至T6。在存儲(chǔ)單元COlO中,晶體管Tl的第一端子被耦接至位線B00,晶體管T2的第一端子被耦接至反轉(zhuǎn)位線xBOO并且晶體管Tl和T2的控制端子被耦接至字線WLl。在存儲(chǔ)單元COOl中,晶體管Tl的第一端子被耦接至位線B01,晶體管T2的第一端子被耦接至反轉(zhuǎn)位線xBOl并且晶體管Tl和T2的控制端子被耦接至字線WL0。在存儲(chǔ)單元COll中,晶體管Tl的第一端子被耦接至位線B01,晶體管T2的第一端子被耦接至反轉(zhuǎn)位線xBOl并且晶體管Tl和T2的控制端子被耦接至字線WLl。
      [0046]預(yù)充電電路PCO和保護(hù)電路PTO被耦接至位線對(duì)BOO和xBOO。在圖1中省略了預(yù)充電電路PCO和保護(hù)電路PTO。
      [0047]預(yù)充電電路PCO包括晶體管Tll至T13。晶體管Tll至T13例如是P溝道MOS晶體管。晶體管Tll包括耦接至位線BOO的第一端子和耦接至反轉(zhuǎn)位線XBOO的第二端子。晶體管T12包括耦接至電源線VDD的源極端子和耦接至位線BOO的漏極端子。晶體管T13包括耦接至電源線VDD的源極端子和耦接至反轉(zhuǎn)位線xBOO的漏極端子。預(yù)充電信號(hào)PCG被提供給晶體管Tll至T13的控制端子(柵極端子)。
      [0048]晶體管Tll至T13響應(yīng)于H電平的預(yù)充電信號(hào)PCG而關(guān)斷并且響應(yīng)于L電平的預(yù)充電信號(hào)PCG而接通。接通的晶體管Tll使得位線BOO處的電勢(shì)變得等于反轉(zhuǎn)位線xBOO處的電勢(shì)。接通的晶體管T12向位線BOO提供高電勢(shì)電壓VDD。接通的晶體管T13向反轉(zhuǎn)位線xBOO提供高電勢(shì)電壓VDD。因此,預(yù)充電電路PCO響應(yīng)于L電平的預(yù)充電信號(hào)PCG將位線對(duì)B00和xBOO處的電勢(shì)充電至高電勢(shì)電壓VDD的電平。
      [0049]保護(hù)電路PTO包括晶體管T21和T22。晶體管T21和T22例如是P溝道MOS晶體管。晶體管T21和T22的源極端子被耦接至電源線VDD。晶體管T21的漏極端子被耦接至位線B00并且晶體管T21的柵極端子被耦接至反轉(zhuǎn)位線xBOO。晶體管T22的漏極端子被耦接至反轉(zhuǎn)位線xBOO,并且晶體管T22的柵極端子被耦接至位線B00。保護(hù)電路PTO將位線B00和xBOO中至少一個(gè)設(shè)置為H電平。因此,保護(hù)電路PTO防止位線B00和xBOO兩者變?yōu)長(zhǎng)電平。
      [0050]類似地,預(yù)充電電路PCl和保護(hù)電路PTl被耦接至位線對(duì)BOl和xBOl。預(yù)充電電路PCl包括晶體管Tll至T13。預(yù)充電電路PCl響應(yīng)于L電平的預(yù)充電信號(hào)PCG將位線對(duì)BOl和xBOl處的電勢(shì)預(yù)充電至高電勢(shì)電壓VDD的電平。保護(hù)電路PTl包括晶體管T21和T22。保護(hù)電路PTl防止位線BOl和xBO I兩者變?yōu)長(zhǎng)電平。[0051]列選擇器CSO包括晶體管T41至T48。晶體管T41至T44例如是P溝道MOS晶體管并且晶體管T45至T48例如是N溝道MOS晶體管。晶體管T41包括耦接至位線BOO的第一端子和耦接至數(shù)據(jù)總線DBO的第二端子。晶體管T45被并聯(lián)耦接至晶體管T41以形成列開關(guān)。反轉(zhuǎn)列選擇信號(hào)xCSLO被提供給晶體管T41的柵極端子,并且列選擇信號(hào)CSLO被提供給晶體管T45的柵極端子。晶體管T42包括耦接至反轉(zhuǎn)位線xBOO的第一端子和耦接至反轉(zhuǎn)數(shù)據(jù)總線xDBO的第二端子。晶體管T46被并聯(lián)耦接至晶體管T42以形成列開關(guān)。反轉(zhuǎn)列選擇信號(hào)xCSLO被提供給晶體管T42的柵極端子并且列選擇信號(hào)CSLO被提供給晶體管T46的柵極端子。
      [0052]晶體管T41和T42響應(yīng)于L電平的反轉(zhuǎn)列選擇信號(hào)xCSLO而接通并且響應(yīng)于H電平的反轉(zhuǎn)列選擇信號(hào)xCSLO而關(guān)斷。晶體管T45和T46響應(yīng)于H電平的列選擇信號(hào)CSLO而接通并且響應(yīng)于L電平的列選擇信號(hào)CSLO而關(guān)斷。接通的晶體管T41和T45將位線BOO耦接至數(shù)據(jù)總線DBO。接通的晶體管T42和T46將反轉(zhuǎn)位線xBOO耦接至反轉(zhuǎn)數(shù)據(jù)總線DBO。位線對(duì)B00和xBOO因此被耦接至寫放大器WAO和讀出放大器SA0。
      [0053]類似地,晶體管T43的第一端子被耦接至位線BOl并且晶體管T43的第二端子被耦接至數(shù)據(jù)總線DB0。晶體管T47被并聯(lián)耦接至晶體管T43以形成列開關(guān)。反轉(zhuǎn)列選擇信號(hào)xCSLl被提供給晶體管T43的柵極端子并且列選擇信號(hào)CSLl被提供給晶體管T47的柵極端子。晶體管T44的第一端子被耦接至反轉(zhuǎn)位線xBOl并且晶體管T44的第二端子被耦接至反轉(zhuǎn)數(shù)據(jù)總線xDBO。晶體管T48被并聯(lián)耦接至晶體管T44以形成列開關(guān)。反轉(zhuǎn)列選擇信號(hào)xCSLl被提供給晶體管T44的柵極端子并且列選擇信號(hào)CSLl被提供給晶體管T48的柵極端子。
      [0054]晶體管T43和T44響應(yīng)于L電平的反轉(zhuǎn)列選擇信號(hào)xCSLl而接通并且響應(yīng)于H電平的反轉(zhuǎn)列選擇信號(hào)xCSLl而關(guān)斷。晶體管T47和T48響應(yīng)于H電平的列選擇信號(hào)CSLl而接通并且響應(yīng)于L電平的列選擇信號(hào)CSLl而關(guān)斷。接通的晶體管T43和T47將位線BOl耦接至數(shù)據(jù)總線DB0。接通的晶體管T44和T48將反轉(zhuǎn)位線xBOl耦接至反轉(zhuǎn)數(shù)據(jù)總線xDBO。位線對(duì)BOl和xBOl從而被耦接至寫放大器WAO和讀出放大器SA0。
      [0055]圖1所示的存儲(chǔ)陣列MAl的配置類似于存儲(chǔ)陣列MAO的配置。S卩,圖1所示的按照存儲(chǔ)陣列MAl排列的存儲(chǔ)單元C100、C110、C101和Clll以與圖2所示的存儲(chǔ)單元C000、C010、C001和COll類似的方式包括晶體管Tl至T6。此外,圖1所示的列選擇器CSl以與圖2所示的列選擇器CSO類似的方式包括晶體管T41至T48。盡管沒有在圖1中示出,但是存儲(chǔ)陣列MAl以與存儲(chǔ)陣列MAO類似的方式包括圖2所示的預(yù)充電電路PCO和PCl以及保護(hù)電路PTO和PT I。
      [0056]如圖2所示,位線電勢(shì)檢測(cè)電路BD00包括晶體管T31至T34。晶體管T31和T32例如是P溝道MOS晶體管,并且晶體管T33和T34例如是N溝道MOS晶體管。晶體管T31和T32的源極端子被耦接至電源線VDD。晶體管T31和T32的漏極端子彼此耦接并且因此其耦接節(jié)點(diǎn)被耦接至晶體管T33的漏極端子。晶體管T33的源極端子被耦接至晶體管T34的漏極端子并且晶體管T34的源極端子被耦接至電源線VSS。晶體管T31和T33的柵極端子被耦接至位線B00。晶體管T32和T34的柵極端子被耦接至反轉(zhuǎn)位線xBOO。位線電勢(shì)檢測(cè)電路BD00是例如與非(NAND)電路。位線電勢(shì)檢測(cè)電路BD00在位線B00處的電勢(shì)或反轉(zhuǎn)位線xBOO處的電勢(shì)中至少一個(gè)電勢(shì)具有L電平時(shí)輸出H電平的檢測(cè)信號(hào)DS00,并且在位線BOO和xBOO兩者都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DS00。
      [0057]類似地,位線電勢(shì)檢測(cè)電路BDOl包括晶體管T31至T34,在位線BOl處的電勢(shì)或反轉(zhuǎn)位線xBOl處的電勢(shì)中至少一個(gè)電勢(shì)具有L電平時(shí)輸出H電平的檢測(cè)信號(hào)DSOl,并且在位線BOl和xBOl都具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DSOl。
      [0058]字線電壓調(diào)節(jié)電路31例如是NAND電路。字線電壓調(diào)節(jié)電路31基于檢測(cè)信號(hào)DS00和DSOl來生成電平調(diào)節(jié)信號(hào)WLC。字線電壓調(diào)節(jié)電路31計(jì)算檢測(cè)信號(hào)DS00和DSOl的邏輯和,并且輸出具有與該計(jì)算結(jié)果對(duì)應(yīng)的電平的電平調(diào)節(jié)信號(hào)WLC。在圖2中,字線電壓調(diào)節(jié)電路31被示為與兩個(gè)位線電勢(shì)檢測(cè)電路BD00和BDOl對(duì)應(yīng)的雙輸入元件。但是,字線電壓調(diào)節(jié)電路31具有與包括在半導(dǎo)體存儲(chǔ)器件中的位線電勢(shì)檢測(cè)電路的數(shù)量對(duì)應(yīng)的數(shù)量的輸入端子。例如,圖1所示的字線電壓調(diào)節(jié)電路31是具有與位線電勢(shì)檢測(cè)電路BD00、BD01、BDlO和BDll對(duì)應(yīng)的4個(gè)輸入端子的NAND電路。
      [0059]字線驅(qū)動(dòng)器21包括倒相電路41、與(AND)電路42和晶體管T51至T53。晶體管T51例如是P溝道MOS晶體管,并且晶體管T52和T53例如是N溝道MOS晶體管。
      [0060]字線控制信號(hào)WCO被提供給倒相電路41。倒相電路41的輸出端子被耦接至晶體管T51和T52的柵極端子。
      [0061]晶體管T51的源極端子被耦接至電源線VDD并且晶體管T51的漏極端子被耦接至晶體管T52的漏極端子。晶體管T52的源極端子被耦接至電源線VSS。晶體管T51的漏極端子與晶體管T52的漏極端子之間的節(jié)點(diǎn)被耦接至字線WL0。
      [0062]字線控制信號(hào)WCO和電平調(diào)節(jié)信號(hào)WLC被提供給與電路42。與電路42計(jì)算字線控制信號(hào)WCO和電平調(diào)節(jié)信號(hào)WLC的邏輯積,并且輸出具有與該計(jì)算結(jié)果對(duì)應(yīng)的電平的信號(hào)。與電路42的輸出端子被耦接至晶體管T53的柵極端子。晶體管T53的源極端子被耦接至電源線VSS,并且晶體管T53的漏極端子被耦接至字線WL0。
      [0063]倒相電路41響應(yīng)于L電平的字線控制信號(hào)WCO而輸出H電平的信號(hào)。晶體管T51響應(yīng)于H電平的該信號(hào)而關(guān)斷并且晶體管T52響應(yīng)于H電平的該信號(hào)而接通。與電路42響應(yīng)于L電平的字線控制信號(hào)WCO而輸出L電平的信號(hào)。晶體管T53響應(yīng)于L電平的該信號(hào)而關(guān)斷。因此,當(dāng)字線控制信號(hào)WCO具有L電平時(shí),字線驅(qū)動(dòng)器21將字線WLO耦接至電源線VSS。字線WLO處的電勢(shì)因此被設(shè)置成低電勢(shì)電壓VSS的電平(例如,0V)。
      [0064]倒相電路41響應(yīng)于H電平的字線控制信號(hào)WCO而輸出L電平的信號(hào)。因此,晶體管T51響應(yīng)于L電平的該信號(hào)而接通,并且晶體管T52響應(yīng)于L電平的該信號(hào)而關(guān)斷。
      [0065]與電路42響應(yīng)于H電平的字線控制信號(hào)WCO和H電平的電平調(diào)節(jié)信號(hào)WLC來輸出H電平的信號(hào)。晶體管T53響應(yīng)于由與電路42輸出的H電平的信號(hào)而接通。在這種情況下,字線WLO處的電勢(shì)被設(shè)置成與流至接通的晶體管T51的電流和流至接通的晶體管T53的電流對(duì)應(yīng)的電勢(shì)。該電勢(shì)是上述的電壓VDl。因此,當(dāng)字線控制信號(hào)WCO和電平調(diào)節(jié)信號(hào)WLC具有H電平時(shí),字線驅(qū)動(dòng)器21將字線WLO處的電勢(shì)設(shè)置為電壓VDl的電平。
      [0066]與電路42響應(yīng)于H電平的字線控制信號(hào)WCO和L電平的電平調(diào)節(jié)信號(hào)WLC輸出L電平的信號(hào)。響應(yīng)于L電平的該信號(hào)接通晶體管T53。因此,字線驅(qū)動(dòng)器21將字線WLO耦接至高電勢(shì)側(cè)的電源線VDD。因此,當(dāng)字線控制信號(hào)WCO具有H電平并且電平調(diào)節(jié)信號(hào)WLC具有L電平時(shí),字線WLO處的電勢(shì)被設(shè)置為高電勢(shì)電壓VDD的電平。
      [0067]類似地,字線驅(qū)動(dòng)器22包括倒相電路41、與電路42和晶體管T51至T53。字線驅(qū)動(dòng)器22響應(yīng)于H電平的字線控制信號(hào)WCl和H電平的電平調(diào)節(jié)信號(hào)WLC將字線WLl處的電勢(shì)設(shè)置為電壓VDl的電平。字線驅(qū)動(dòng)器22還響應(yīng)于H電平的字線控制信號(hào)WCl和L電平的電平調(diào)節(jié)信號(hào)WLC來將字線WLl處的電勢(shì)設(shè)置為高電勢(shì)電壓VDD的電平。
      [0068]現(xiàn)將描述半導(dǎo)體存儲(chǔ)器件10的操作。
      [0069]在以下描述中,根據(jù)列地址信號(hào)CA選擇的列(位線對(duì))被限定為位線對(duì)BOO和xBOO,并且非選擇列被限定為位線對(duì)BOl和xBOl。
      [0070]首先,將參考圖3描述讀取操作。在圖3中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0071]當(dāng)存儲(chǔ)單元沒有被訪問時(shí)(穩(wěn)定狀態(tài)),位線對(duì)BOO和xBOO以及位線對(duì)BOl和xBOl被響應(yīng)于L電平的預(yù)充電信號(hào)PCG的預(yù)充電電路PCO和PCl預(yù)充電至高電勢(shì)電壓VDD。通過L電平的字線控制信號(hào)WCO和WCl將字線WLO和WLl設(shè)置成低電勢(shì)電壓VSS的電平。位線電勢(shì)檢測(cè)電路BD00和BDOl分別基于經(jīng)預(yù)充電的位線對(duì)B00和xBOO以及經(jīng)預(yù)充電的位線對(duì)BOl和xBOl來輸出L電平的檢測(cè)信號(hào)DS00和DSOI。因此,字線電壓調(diào)節(jié)電路31輸出H電平的電平調(diào)節(jié)信號(hào)WLC。
      [0072]當(dāng)字線控制信號(hào)被設(shè)置成H電平時(shí),在字線驅(qū)動(dòng)器21中晶體管T51接通并且晶體管T52關(guān)斷。與電路42響應(yīng)于H電平的字線控制信號(hào)WCO和H電平的電平調(diào)節(jié)信號(hào)WLC來輸出H電平的信號(hào)。通過來自與電路42的H電平的信號(hào)來接通晶體管T53。字線WLO處的電勢(shì)然后被設(shè)置成與流至接通的晶體管T51和T53的電流對(duì)應(yīng)的電壓VDl的電平。
      [0073]在耦接至字線WLO的存儲(chǔ)單元C000中,所訪問的晶體管Tl和T2通過電壓VDl來接通。因此,位線對(duì)B00和xBOO處的電勢(shì)根據(jù)保持在存儲(chǔ)單元C000的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2處的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)為小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C000的讀電流受限。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。
      [0074]類似地,在耦接至字線WLO的存儲(chǔ)單元C001中,所訪問的晶體管Tl和T2通過電壓VDl來接通。因此,位線對(duì)BOl和xBOl處的電勢(shì)根據(jù)保持在存儲(chǔ)單元C001的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2中的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C001的讀取電流受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0075]當(dāng)作為選擇列的位線對(duì)B00和xBOO的電勢(shì)差變得大于給定值時(shí),位線電勢(shì)檢測(cè)電路BD00輸出H電平的檢測(cè)信號(hào)DS00。類似地,當(dāng)作為非選擇列的位線對(duì)BOl和xBOl的電勢(shì)差變得大于該給定值時(shí),位線電勢(shì)檢測(cè)電路BDOl輸出H電平的檢測(cè)信號(hào)DSOl。字線電壓調(diào)節(jié)電路31響應(yīng)于H電平的檢測(cè)信號(hào)DS00和DSOl輸出L電平的電平調(diào)節(jié)信號(hào)WLC。
      [0076]字線驅(qū)動(dòng)器21的晶體管T53然后通過來自與電路42的L電平的信號(hào)來關(guān)斷。因此,字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。在這種情況下,位線對(duì)B00和xBOO的電勢(shì)差充分地大。換言之,位線對(duì)B00和xBOO的電勢(shì)差大于或等于被設(shè)置為不反轉(zhuǎn)存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)的足夠電勢(shì)差的給定值。位線對(duì)B00和xBOO處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。類似地,位線對(duì)BOl和xBOl的電勢(shì)差充分地大并且大于或等于該給定值。位線對(duì)BOl和xBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0077]然后,當(dāng)讀出放大器控制信號(hào)SAE被設(shè)置為H電平時(shí),讀出放大器SAO放大作為選擇列的位線對(duì)BOO和xBOO的電勢(shì)差。讀出放大器SAO輸出與位線對(duì)BOO和xBOO處的電勢(shì)對(duì)應(yīng)的輸出數(shù)據(jù)DOO。
      [0078]現(xiàn)將參考圖4來描述寫操作。在圖4中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0079]當(dāng)寫放大器控制信號(hào)WAE被設(shè)置成H電平時(shí),作為選擇列的位線對(duì)BOO和xBOO處的電勢(shì)由寫放大器WAO根據(jù)輸入數(shù)據(jù)DIO改變至高電勢(shì)電壓VDD的電平和低電勢(shì)電壓VSS的電平。位線電勢(shì)檢測(cè)電路BD00因此輸出H電平的檢測(cè)信號(hào)DS00。
      [0080]當(dāng)字線控制信號(hào)WCO被設(shè)置成H電平時(shí),字線WLO處的電勢(shì)被設(shè)置成電壓VDl的電平,并且數(shù)據(jù)的寫入在耦接至字線WLO以及位線對(duì)B00和xBOO的存儲(chǔ)單元C000中開始。
      [0081]作為非選擇列的位線對(duì)BOl和xBOl處的電勢(shì)根據(jù)耦接至字線WLO的存儲(chǔ)單元C001的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2的保持?jǐn)?shù)據(jù)進(jìn)行改變。在該情況下,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電壓VDl的電平并且存儲(chǔ)單元C001的讀電流以與讀操作類似的方式受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0082]當(dāng)位線對(duì)BOl和xBOl的電勢(shì)差變得大于給定值時(shí),位線電勢(shì)檢測(cè)電路BDOl輸出H電平的檢測(cè)信號(hào)DSOl。字線電壓調(diào)節(jié)電路31響應(yīng)于H電平的檢測(cè)信號(hào)DS00和DSOl輸出L電平的電平調(diào)節(jié)信號(hào)WLC。字線驅(qū)動(dòng)器21的晶體管T53通過從與電路42輸出的L電平的信號(hào)來關(guān)斷。因此,字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。這將選擇列的存儲(chǔ)單元C000轉(zhuǎn)換至適于寫入的狀態(tài),從而完成數(shù)據(jù)的寫入。
      [0083]在該情況下,位線對(duì)BOl和xBOl的電勢(shì)差充分地大。換言之,位線對(duì)BOl和xBOl的電勢(shì)差大于或等于被設(shè)置為不反轉(zhuǎn)存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)的足夠電勢(shì)差的給定值。位線對(duì)BOl和XBOI處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0084]第一實(shí)施方式具有以下優(yōu)點(diǎn)。
      [0085]位線對(duì)B00和xBOO被耦接至位線電勢(shì)檢測(cè)電路BD00,并且位線對(duì)BOl和χΒΙΟ被耦接至位線電勢(shì)檢測(cè)電路BDOl。位線對(duì)BlO和χΒΙΟ被耦接至位線電勢(shì)檢測(cè)電路BD10,并且位線對(duì)BI I和xB 11被耦接至位線對(duì)電勢(shì)檢測(cè)電路BDl I。位線電勢(shì)檢測(cè)電路BD00至BDl I分別輸出具有與對(duì)應(yīng)位線對(duì)的電勢(shì)差對(duì)應(yīng)的電平的檢測(cè)信號(hào)DS00至DS11。字線電壓調(diào)節(jié)電路31基于檢測(cè)信號(hào)DS00至DSll來輸出電平調(diào)節(jié)信號(hào)WLC。耦接至選擇字線WLO的字線驅(qū)動(dòng)器21向字線WLO提供高電勢(shì)電壓VDD或比高電勢(shì)電壓VDD小給定值α的電壓VDl(BP, VDl=VDD-Q )。
      [0086]當(dāng)電壓VDl被提供給字線WLO時(shí),通過耦接至字線WLO的存儲(chǔ)單元C000和C001中的電壓VDl來接通所訪問的晶體管Tl和Τ2。位線對(duì)Β00和xBOO以及位線對(duì)BOl和xBOl處的電勢(shì)因此分別根據(jù)保持在存儲(chǔ)單元C000和C001中的數(shù)據(jù)而改變。在這種情況下,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電平的電壓VDl的電平,并且存儲(chǔ)單元C000和C001的讀電流受限。因此,存儲(chǔ)單元C000和C001的保持?jǐn)?shù)據(jù)不改變。因此,在存儲(chǔ)單元C000和C001中,抑制了對(duì)保持?jǐn)?shù)據(jù)的破壞。在寫操作中,高電勢(shì)電壓VDD被提供給所選擇的存儲(chǔ)單元的所訪問的晶體管Tl和T2的柵極端子。因此,對(duì)所選擇的存儲(chǔ)單元恰當(dāng)?shù)貓?zhí)行數(shù)據(jù)的寫入。
      [0087]位線電勢(shì)檢測(cè)電路BD00至BDl I分別輸出具有與對(duì)應(yīng)位線對(duì)的電勢(shì)差對(duì)應(yīng)的電平的檢測(cè)信號(hào)DSOO和DSlI。讀出放大器SAO和SAl對(duì)通過列選擇器CSO和CSl耦接的位線對(duì)(即根據(jù)列地址信號(hào)CA選擇的位線對(duì))的電壓進(jìn)行放大。因此,相比讀出放大器被耦接至位線對(duì)BOO/xBOO至Bll/xBll中的每一個(gè)位線對(duì)的情況半導(dǎo)體存儲(chǔ)器件10的功耗被減小。
      [0088]現(xiàn)將參考圖5至圖7來描述第二種實(shí)施方式。
      [0089]根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件IOa的示意性配置類似于第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件10。相同的附圖標(biāo)記被賦予與第一實(shí)施方式的對(duì)應(yīng)組件類似的那些組件。將不再詳細(xì)地描述這些組件。
      [0090]如圖5所示,位線電勢(shì)檢測(cè)電路BDOOa包括晶體管T31至T35。晶體管T31和T32例如是P溝道MOS晶體管,并且晶體管T33至T35例如是N溝道MOS晶體管。晶體管T31和T32的源極端子被耦接至電源線VDD。晶體管T31和T32的漏極端子被彼此耦接,并且漏極端子的耦接節(jié)點(diǎn)被耦接至晶體管T33的漏極端子。晶體管T33的源極端子被耦接至晶體管T34的漏極端子,晶體管T34的源極端子被耦接至晶體管T35的漏極端子,并且晶體管T35的源極端子被耦接至電源線VSS。晶體管T31和T33的柵極端子被耦接至位線B00。晶體管T32和T34的柵極端子被耦接至反轉(zhuǎn)位線xBOO。
      [0091]晶體管T35的柵極端子和漏極端子被彼此耦接。以此方式被耦接的晶體管T35根據(jù)晶體管T35的閾值電壓將晶體管T34的源極端子電壓設(shè)置成高于低電勢(shì)電壓VSS的電壓VS1。因此,晶體管T33和T34的驅(qū)動(dòng)能力相比晶體管34的源極端子被耦接至電源線VSS(參見圖20)的情況變小。因此,位線電勢(shì)檢測(cè)電路BDOOa輸出H電平的檢測(cè)信號(hào)DS00的時(shí)刻早于圖2所示的位線電勢(shì)檢測(cè)電路BD00輸出H電平的檢測(cè)信號(hào)DS00的時(shí)刻。S卩,用于檢測(cè)位線B00或反轉(zhuǎn)位線xBOO從作為預(yù)充電電平的第一電勢(shì)(在本示例中為H電平)至第二電勢(shì)(在本示例中為L(zhǎng)電平)的電勢(shì)變化的位線電勢(shì)檢測(cè)電路BDOOa的檢測(cè)靈敏度高于圖2所示的位線電勢(shì)檢測(cè)電路BD00。在第二實(shí)施方式中,晶體管T33和T34用作第一晶體管,并且晶體管T35用作第二晶體管。
      [0092]類似地,位線電勢(shì)檢測(cè)電路BDOla包括晶體管T31至T35。因此,位線電勢(shì)檢測(cè)電路BDOla在位線BOl處的電勢(shì)和反轉(zhuǎn)位線xBOl處的電勢(shì)中至少一個(gè)電勢(shì)具有L電平時(shí)輸出H電平的檢測(cè)信號(hào)DSOl,并且在位線對(duì)BOl和xBOl具有H電平時(shí)輸出L電平的檢測(cè)信號(hào)DSO I。
      [0093]字線電壓調(diào)節(jié)電路31a包括晶體管T61至T65。晶體管T61和T62是例如P溝道MOS晶體管,并且晶體管T63至T65例如是N溝道MOS晶體管。晶體管T61和T62的源極端子被耦接至電源線VDD。晶體管T61和T62的漏極端子被彼此耦接,并且其耦接節(jié)點(diǎn)被耦接至晶體管T63的漏極端子。晶體管T63的源極端子被耦接至晶體管T64的漏極端子,晶體管T64的源極端子被耦接至晶體管T65的漏極端子,并且晶體管T65的源極端子被耦接至電源線VSS。
      [0094]檢測(cè)信號(hào)DS00被提供給晶體管T61和T63的柵極端子。檢測(cè)信號(hào)DSOl被提供給晶體管T62和T64的柵極端子。
      [0095]字線控制信號(hào)WCA被提供給晶體管T65的柵極端子。字線控制信號(hào)WCA由圖1所示的第二解碼器器13來提供。第二解碼器13合成(例如,邏輯和合成)與字線WLO和WLl對(duì)應(yīng)的字線控制信號(hào)WCO和WCl以生成字線控制信號(hào)WCA。在本示例中,第二解碼器13在字線控制信號(hào)WCO和WCl之一具有H電平時(shí)輸出H電平的字線控制信號(hào)WCA。[0096]晶體管T65通過H電平的字線控制信號(hào)WCA來接通,并且通過L電平的字線控制信號(hào)WCA來關(guān)斷。因此,字線電壓調(diào)節(jié)電路31同步于字線WLO和WLl之一的激活被激活。經(jīng)激活的字線電壓調(diào)節(jié)電路31a計(jì)算檢測(cè)信號(hào)DSOO和DSOl的邏輯和并且輸出具有與該計(jì)算結(jié)果對(duì)應(yīng)的電平的電平調(diào)節(jié)信號(hào)WLC。字線電壓調(diào)節(jié)電路31a是根據(jù)字線控制信號(hào)WCA的電平來激活和禁用的NAND電路。
      [0097]關(guān)斷的晶體管T65防止直通電流(through current)流經(jīng)字線電壓調(diào)節(jié)電路31a。如上所述,每個(gè)位線電勢(shì)檢測(cè)電路BDOOa和BDOla包括位于低電勢(shì)側(cè)的二極管耦接式晶體管T35。因此,檢測(cè)信號(hào)DSOO和DSOl減小至高于低電勢(shì)電壓VSS的電壓VSl的電平。由于檢測(cè)信號(hào)DSOO和DSOl的直通電流通過字線電壓調(diào)節(jié)電路31a的N溝道MOS晶體管的流動(dòng)是通過使用L電平(低電勢(shì)電壓VSS)的字線控制信號(hào)WCA來關(guān)斷晶體管T65來防止的。在第二實(shí)施方式中,晶體管T63和T64用作第三晶體管并且晶體管T65用作第四晶體管。
      [0098]首先,將參考圖6來描述讀操作。在圖6中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0099]當(dāng)存儲(chǔ)單元未被訪問(穩(wěn)定狀態(tài))時(shí),位線對(duì)BOO和xBOO以及位線對(duì)BOl和xBOl由響應(yīng)于L電平的預(yù)充電信號(hào)PCG的預(yù)充電電路PCO和PCl預(yù)充電至高電勢(shì)電壓VDD。字線WLO和WLl通過L電平的字線控制信號(hào)WCO和WCl被設(shè)置成低電勢(shì)電壓VSS的電平。位線電勢(shì)檢測(cè)電路BDOOa和BDOla分別基于經(jīng)預(yù)充電的位線對(duì)BOO和xBOO以及位線對(duì)BOl和xBO I來輸出具有高于低電勢(shì)電壓VSS的電平的電壓VSl的電平的檢測(cè)信號(hào)DS00和DS01。因此,字線電壓調(diào)節(jié)電路31a輸出H電平的電平調(diào)節(jié)信號(hào)WLC。
      [0100]當(dāng)字線控制信號(hào)WCO被設(shè)置為H電平時(shí),在字線驅(qū)動(dòng)器21中接通晶體管T51并且關(guān)斷晶體管T52。與電路42響應(yīng)于H電平的字線控制信號(hào)WCO和H電平的電平調(diào)節(jié)信號(hào)WLC輸出H電平的信號(hào)。通過來自與地電路42的H電平的信號(hào)來接通晶體管T53。字線WLO處的電勢(shì)然后被設(shè)置成與流至接通的晶體管T51和T53的電流對(duì)應(yīng)的電壓VDl的電平。
      [0101]在耦接至字線WLO的存儲(chǔ)單元C000中,通過電壓VDl接通所訪問的晶體管Tl和T2。因此,位線對(duì)B00和xBOO處的電勢(shì)根據(jù)保持在存儲(chǔ)單元C000 (參見圖2)的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2處的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)是低于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C000的讀取電流受限。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。
      [0102]類似地,在耦接至字線WLO的存儲(chǔ)單元C001中,所訪問的晶體管Tl和T2通過電壓VDl來接通。因此,位線對(duì)BOl和xBOl的電勢(shì)根據(jù)保持在存儲(chǔ)單元C001的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2處的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)是低于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C000的讀取電流受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0103]當(dāng)作為選擇列的位線對(duì)B00和xBOO的電勢(shì)差變得大于給定的值,位線電勢(shì)檢測(cè)電路BDOOa輸出H電平的檢測(cè)信號(hào)DS00。在位線電勢(shì)檢測(cè)電路BDOOa中,晶體管T34的驅(qū)動(dòng)能力被設(shè)置成小于第一實(shí)施方式。因此,檢測(cè)信號(hào)DS00的電平相比第一實(shí)施方式(在圖6中用虛線示出)在較早的時(shí)刻上升。類似地,當(dāng)作為非選擇列的位線對(duì)BOl和xBOl的電勢(shì)差變得大于該給定值時(shí),位線電勢(shì)檢測(cè)電路BDOla輸出H電平的檢測(cè)信號(hào)DSOl。在位線電勢(shì)檢測(cè)電路BDOla中,晶體管T34的驅(qū)動(dòng)能力被設(shè)置成小于第一實(shí)施方式。因此,檢測(cè)信號(hào)DSOl的電平相比第一實(shí)施方式(在圖6中用虛線示出)在較早的時(shí)刻上升。因此,字線電壓調(diào)節(jié)電路31a響應(yīng)于H電平的檢測(cè)信號(hào)DSOO和DS01,相比第一實(shí)施方式(在圖6中用虛線示出)在較早時(shí)刻輸出L電平的電平調(diào)節(jié)信號(hào)WLC。
      [0104]字線驅(qū)動(dòng)器21的晶體管T53然后通過與電路42所輸出的L電平的信號(hào)來關(guān)斷。因此,字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。在該情況下,位線對(duì)BOO和xBOO的電勢(shì)差足夠并且大于或等于被設(shè)置為不反轉(zhuǎn)存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)的足夠電勢(shì)差的給定值。位線對(duì)BOO和xBOO處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。類似地,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于該給定值。位線對(duì)BOl和xBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)不改變。
      [0105]當(dāng)讀出放大器控制信號(hào)SAE被設(shè)置成H電平時(shí),讀出放大器SAO放大作為選擇列的位線對(duì)BOO和xBOO的電勢(shì)差。讀出放大器SAO然后輸出與位線對(duì)B00和xBOO處的電勢(shì)對(duì)應(yīng)的輸出數(shù)據(jù)D00。
      [0106]現(xiàn)將參考圖7來描述寫操作。在圖7中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0107]如圖7所示,當(dāng)寫放大器控制信號(hào)WAE被設(shè)置成H電平時(shí),作為選擇列的位線對(duì)B00和xBOO處的電勢(shì)由寫放大器WAO根據(jù)輸入數(shù)據(jù)DIO改變至高電勢(shì)電壓VDD的電平和低電勢(shì)電壓VSS的電平。位線電勢(shì)檢測(cè)電路BDOOa因此輸出H電平的檢測(cè)信號(hào)DS00。
      [0108]然后,當(dāng)字線控制信號(hào)WCO被設(shè)置成H電平,字線WLO處的電勢(shì)被設(shè)置成電壓VDl的電平,并且數(shù)據(jù)的寫入在耦接至字線WLO以及位線對(duì)B00和xBOO的存儲(chǔ)單元C000中開始。
      [0109]作為非選擇列的位線對(duì)BOl和xBOl處的電勢(shì)根據(jù)耦接至字線WLO的存儲(chǔ)單元C001的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2處的保持?jǐn)?shù)據(jù)來變化。在該情況下,以與讀操作類似的方式,字線WLO處的電勢(shì)是低于高電勢(shì)電壓VDD的電壓VDl的電平并且存儲(chǔ)單元C001的讀電流受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0110]當(dāng)位線對(duì)BOl和xBOl的電勢(shì)差變得大于給定值時(shí),位線電勢(shì)檢測(cè)電路BDOla輸出H電平的檢測(cè)電路DSOl。在位線電勢(shì)檢測(cè)電路BDOla中,晶體管T34的驅(qū)動(dòng)能力被設(shè)置成比第一實(shí)施方式小。因此,檢測(cè)信號(hào)DSOl的電平相比第一實(shí)施方式(在圖7中用虛線示出)在較早的時(shí)刻上升。
      [0111]字線電壓調(diào)節(jié)電路31a響應(yīng)于H電平的檢測(cè)信號(hào)DS00和DSOl輸出H電平的電平調(diào)節(jié)信號(hào)WLC。字線驅(qū)動(dòng)器21的晶體管T53然后通過從與電路42輸出的L電平的信號(hào)來關(guān)斷。因此,字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。這將選擇列的存儲(chǔ)單元C000轉(zhuǎn)換至適于寫入的狀態(tài),并且完成數(shù)據(jù)的寫入。
      [0112]在該情況下,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于被設(shè)置為不反轉(zhuǎn)存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)的充分電勢(shì)差的給定值。位線對(duì)BOl和XBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0113]第二實(shí)施方式除了具有第一實(shí)施方式的優(yōu)點(diǎn)以外還具有以下優(yōu)點(diǎn)。
      [0114]位線電勢(shì)檢測(cè)電路BDOOa和BDOla包括耦接在柵極端子被耦接至反轉(zhuǎn)位線xBOO和xBOl的晶體管T34和電源引線VSS之間的晶體管T35。晶體管T35為二極管耦接式。換言之,晶體管T35的柵極端子和漏極端子彼此耦接。晶體管T35根據(jù)晶體管T35的閾值電壓將晶體管T34的源極端子電壓設(shè)置成高于低電勢(shì)電壓VSS的電壓VSl。晶體管T33和T34的驅(qū)動(dòng)能力比在晶體管T34的源極端子被耦接至電源線VSS的情況下小(參見圖2)。因此,位線電勢(shì)檢測(cè)電路BDOOa和BDOla以高檢測(cè)靈敏度來檢測(cè)位線BOO和BOl或反轉(zhuǎn)位線xBOO和xBO I的電勢(shì)從H電平至L電平的變化。
      [0115]位線電勢(shì)檢測(cè)電路BDOOa和BDOla根據(jù)位線對(duì)的電勢(shì)差輸出H電平的檢測(cè)信號(hào)DSOO和DSOl的時(shí)刻早于第一實(shí)施方式。S卩,從字線WLO和WLl的控制的開始至位線對(duì)處的電勢(shì)的檢測(cè)的時(shí)間因此變短。因此,字線控制信號(hào)WCO和WCl的脈沖寬度變短。位線對(duì)BOO和xBOO和位線對(duì)BOl和xBOl通過預(yù)充電電路PCO和PCl被預(yù)充電至高電勢(shì)電壓VDD的電平。因此,位線的電勢(shì)變化很小。換言之,即,位線處的電勢(shì)的降低被字線控制信號(hào)WCO和WCl的較短脈沖寬度(即字線WLO和WLl的較短驅(qū)動(dòng)時(shí)間)抑制。這減小了預(yù)充電位線對(duì)所需的電流量,從而降低了功耗。
      [0116]字線電壓調(diào)節(jié)電路3Ia包括耦合在柵極端子被提供有檢測(cè)信號(hào)DSOI的晶體管T64與電源線VSS之間的晶體管T65。字線控制信號(hào)WCA被提供給晶體管T65的柵極端子。當(dāng)與字線WLO和WLl對(duì)應(yīng)的字線控制信號(hào)WCO和WCl之一具有H電平時(shí),字線控制信號(hào)WCA被設(shè)置為H電平。因此,通過使用字線控制信號(hào)WCA關(guān)斷晶體管T65來防止字線電壓調(diào)節(jié)電路31a的直通電流。
      [0117]現(xiàn)將參考圖8至圖11來描述第三實(shí)施方式。
      [0118]相同附圖標(biāo)記賦予與第一實(shí)施方式的對(duì)應(yīng)組件類似的那些組件。將不再詳細(xì)描述這些組件。
      [0119]如圖8所示,半導(dǎo)體存儲(chǔ)器件IOb包括副本單元陣列RCA。副本單元陣列RCA包括按照矩陣形式排列的多個(gè)(在圖8中為4個(gè))副本單元RCO至RC3。沿著行方向排列的副本單元RCO和RC2被耦接至字線WLO。類似地,沿著行方向排列的副本單元RCl和RC3被耦接至字線WLl。沿著列方向排列的副本單元RCO和RCl被耦接至副本位線RBO和RBl。類似地,沿著列方向排列的副本單元RC2和RC3被耦接至副本位線RB2和RB3。
      [0120]副本單元RCO至RC3中的每一個(gè)具有固定在給定值(在本示例中為H電平)的存儲(chǔ)節(jié)點(diǎn)。副本位線RBO至RB3中的每一個(gè)被預(yù)充電至第一電勢(shì)(在本示例中為H電平)。當(dāng)字線WLO被激活時(shí),副本單元RCO根據(jù)存儲(chǔ)節(jié)點(diǎn)的電平將副本位線RBO和RBl處的電勢(shì)減小至第二電勢(shì)(在本示例中為L(zhǎng)電平)。類似地,當(dāng)字線WLl被激活時(shí),副本單元RCl根據(jù)存儲(chǔ)節(jié)點(diǎn)的電平將副本位線RBO和RBl處的電勢(shì)降低至L電平。類似地,當(dāng)字線WLO和WLl被激活時(shí),副本單元RC2和RC3分別根據(jù)各自存儲(chǔ)節(jié)點(diǎn)的電平將位線RB2和RB3處的電勢(shì)降至L電平。
      [0121]副本位線RBO至RB3被耦接至副本列選擇器RCS。副本列選擇器RCS包括以與列選擇器CSO和CSl類似的方式分別耦接至副本位線RBO至RB3的列開關(guān)。每個(gè)列開關(guān)別固定在關(guān)斷狀態(tài)。
      [0122]副本位線RBO至RB3被耦接至位線電勢(shì)檢測(cè)電路RBD。位線電勢(shì)檢測(cè)電路RBD檢測(cè)副本位線RBO至RB3處的電勢(shì)并且輸出具有與該檢測(cè)結(jié)果對(duì)應(yīng)的電平的檢測(cè)信號(hào)RDS。例如,位線電勢(shì)檢測(cè)電路RBD在副本位線RBO至RB3處的電勢(shì)高于給定值時(shí)輸出第一電平(例如,L電平)的檢測(cè)信號(hào)RDS,并且在副本位線RBO至RB3處的電勢(shì)小于或等于該給定值時(shí)輸出第二電平(例如,H電平)的檢測(cè)信號(hào)RDS。在該情況下,與副本位線RBO至RB3處的電勢(shì)相比較的該給定值被設(shè)置成不反轉(zhuǎn)存儲(chǔ)單元C000至COll的存儲(chǔ)電平的位線對(duì)的充分電勢(shì)差,例如被設(shè)置成電源電壓(高電勢(shì)電壓VDD和低電勢(shì)電壓VSS的電勢(shì)差)的一半。
      [0123]字線電壓調(diào)節(jié)電路31b基于從位線電勢(shì)檢測(cè)電路RBD輸出的檢測(cè)信號(hào)RDS輸出電平調(diào)節(jié)信號(hào)WLC。
      [0124]字線驅(qū)動(dòng)器21響應(yīng)于L電平的電平調(diào)節(jié)信號(hào)WLC將高電勢(shì)電壓VDD提供給字線WLO0字線驅(qū)動(dòng)器21響應(yīng)于H電平的電平調(diào)節(jié)信號(hào)WLC將比高電勢(shì)電壓VDD小給定值α的電壓VDl (BP, VDl=VDD-Q )提供給字線WL0。類似地,字線驅(qū)動(dòng)器22響應(yīng)于L電平的電平調(diào)節(jié)信號(hào)WLC將高電勢(shì)電壓VDD提供給字線WLl。字線驅(qū)動(dòng)器22響應(yīng)于H電平的電平調(diào)節(jié)信號(hào)WLC將電壓VDl提供給字線WLl。
      [0125]如圖9所示,預(yù)充電電路RPCO被耦接在副本位線RBO與副本位線RBl之間。預(yù)充電電路RPCO以與存儲(chǔ)陣列MAO的預(yù)充電路PCO和PCl類似的方式包括晶體管Tll至Τ13。晶體管Tll的兩個(gè)端子(源極端子和漏極端子)被分別耦接至副本位線RBO和RB1。晶體管Τ12和Τ13的源極端子被耦接至電源線VDD。晶體管Τ12的漏極端子被耦接至副本位線RB0,并且晶體管Τ13的漏極端子被耦接至副本位線RB1。預(yù)充電信號(hào)PCG被提供給晶體管Tll至Τ13的柵極端子。
      [0126]預(yù)充電電路RPCO響應(yīng)于L電平的預(yù)充電信號(hào)PCG將副本位線RBO和RBl處的電勢(shì)預(yù)充電至H電平。類似地,耦接在副本位線RB2與副本位線RB3之間的預(yù)充電電路RPCl響應(yīng)于L電平的預(yù)充電信號(hào)PCG將副本位線RB2和RB3處的電勢(shì)預(yù)充電至H電平。在圖9中,包括在預(yù)充電電路RPCl中的晶體管沒有用附圖標(biāo)記示出。
      [0127]以與存儲(chǔ)單元C000類似的方式,副本單元RCO包括6個(gè)晶體管Tl至Τ6。晶體管Tl至Τ4例如是N溝道MOS晶體管,并且Τ5和Τ6例如是P溝道MOS晶體管。晶體管Tl至Τ6具有基本上與存儲(chǔ)單元C000至COll的晶體管Tl至Τ6相同的電屬性。晶體管Tl和Τ2用作訪問晶體管,晶體管Τ3和Τ4用作驅(qū)動(dòng)晶體管并且晶體管Τ5和Τ6用作負(fù)載晶體管。
      [0128]在副本單元RCO中,晶體管Tl的第一端子(例如,源極端子)被耦接至副本位線RBO0晶體管Tl的第二端子(例如,漏極端子)被耦接至晶體管Τ3的漏極端子和晶體管Τ5的漏極端子。晶體管Τ3的源極端子被耦接至電源線VSS。晶體管Τ3的柵極端子和晶體管Τ5的柵極端子被耦接至電源線VDD。晶體管Τ5的源極端子被耦接至電源線VDD。晶體管Τ2的第一端子(例如,源極端子)被耦接至副本位線RB1。晶體管Τ2的第二端子(例如,漏極端子)被耦接至晶體管Τ4的漏極端子和晶體管Τ6的漏極端子。晶體管Τ4的源極端子被耦接至電源線VSS。晶體管Τ4的柵極端子和晶體管Τ6的柵極端子被耦接至電源線VDD。晶體管Τ6的源極端子被耦接至電源線VDD。
      [0129]在副本單元RCO中,晶體管Tl和Τ2的柵極端子被耦接至字線WLO。當(dāng)字線WLO被激活時(shí),晶體管Tl將副本位線RBO耦接至晶體管Τ3和Τ5。晶體管Τ3通過提供給柵極端子的高電勢(shì)電壓VDD來接通。晶體管Τ5通過提供給柵極端子的高電勢(shì)電壓VDD來關(guān)斷。因此,當(dāng)字線WLO被激活時(shí),副本位線RBO處的電勢(shì)被晶體管Τ3減小至L電平。類似地,當(dāng)字線WLO被激活時(shí),晶體管Τ2將副本位線RBl耦接至晶體管Τ4和Τ6。因此,當(dāng)字線WLO被激活時(shí),副本位線RBl處的電勢(shì)被晶體管Τ4降至L電平。換言之,副本單元RCO響應(yīng)于字線WLO的激活將副本位線RBO和RBl處的電勢(shì)降至L電平。[0130]副本單元RCl至RC3的配置類似于副本單元RCO的配置。因此,在圖9中沒有用附圖標(biāo)記示出每個(gè)元件。副本單元RCl響應(yīng)于字線WLl的激活將副本位線RBO和RBl處的電勢(shì)降至L電平。類似地,副本單元RC2響應(yīng)于字線WLO的激活將副本位線RB2和RB3處的電勢(shì)降至L電平。此外,副本單元RC3響應(yīng)于字線WLl的激活將位線RB2和RB3處的電勢(shì)降至L電平。
      [0131]以與存儲(chǔ)陣列MAO的保護(hù)電路PTO類似的方式,晶體管T21和T22分別被耦接至副本位線RBO和副本位線RBl。耦接至副本位線RBO和RBl的晶體管T21和晶體管T22的源極端子和柵極端子被耦接至電源線VDD。晶體管T21的漏極端子被耦接至副本位線RBO并且晶體管T22的漏極端子被耦接至副本位線RBl。
      [0132]類似地,晶體管T21和T22被分別耦接至副本位線RB2和副本位線RB3。耦接至副本位線RB2和RB3的晶體管T21和晶體管T22的源極端子和柵極端子被耦接電源線VDD。晶體管T21的漏極端子被耦接至副本位線RB2,并且晶體管T22的漏極端子被耦接至副本位線 RB3。
      [0133]以與存儲(chǔ)陣列MO的列選擇器CSO類似的方式,副本列選擇器RCS包括晶體管T41至T48。晶體管T41至T44的第一端子分別被耦接至副本位線RBO至RB3。晶體管T45和T48被分別并聯(lián)耦接至晶體管T41至T44。晶體管T41至T44的柵極端子被耦接至電源線VDD,并且晶體管T45至T48的柵極端子被耦接至電源線VSS。保護(hù)電路RPT和副本列選擇器RCS隨著存儲(chǔ)單元C000至COll上的負(fù)載來均衡副本單元RCO至RC3上的負(fù)載。副本位線RBO至RB3的電勢(shì)變化因此變得與位線BOO、χΒΟΟ,ΒΟΙ和xBOl的電勢(shì)變化類似。
      [0134]位線電勢(shì)檢測(cè)電路RBD包括晶體管T71和T72。晶體管T71是例如P溝道MOS晶體管,并且晶體管T72例如是N溝道MOS晶體管。晶體管T71的源極端子被耦接至電源線VDD,晶體管T71的漏極端子被耦接至晶體管T72的漏極端子,并且晶體管T72的源極端子被耦接至電源線VSS。
      [0135]位線電勢(shì)檢測(cè)電路RBD是例如倒相電路。位線電勢(shì)檢測(cè)電路RBD的輸入端子被耦接至副本位線RBO至RB3。因此,副本位線RBO至RB3彼此耦接。副本位線RBO至RB3處的電勢(shì)因此變得彼此相等。副本位線RBO至RB3處的平均電勢(shì)被提供給位線電勢(shì)檢測(cè)電路RBD0位線電勢(shì)檢測(cè)電路RBD輸出具有從副本位線RBO至RB3處的電勢(shì)反轉(zhuǎn)的電勢(shì)的檢測(cè)信號(hào)RDS。
      [0136]字線電壓調(diào)節(jié)電路31b例如是倒相電路。字線電壓調(diào)節(jié)電路31b輸出具有從檢測(cè)信號(hào)RDS的電平反轉(zhuǎn)的邏輯電平的電平調(diào)節(jié)信號(hào)WLC。
      [0137]現(xiàn)將參考圖10來描述讀操作。在圖10中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0138]當(dāng)存儲(chǔ)單元沒有被訪問(穩(wěn)定狀態(tài))時(shí),位線對(duì)B00和xBOO以及位線對(duì)BOl和xBOl由響應(yīng)于L電平的預(yù)充電信號(hào)PCG的預(yù)充電電路PCO和PCl預(yù)充電至高電勢(shì)電壓VDD。字線WLO和WLl通過L電平的字線控制信號(hào)WCO和WCl被設(shè)置為低電勢(shì)電壓VSS的電平。位線電勢(shì)檢測(cè)電路RBD基于經(jīng)預(yù)充電的副本位線RBO至RB3輸出具有低電勢(shì)電壓VSS的電平的檢測(cè)信號(hào)RDS。字線電壓調(diào)節(jié)電路31b輸出H電平的電平調(diào)節(jié)信號(hào)WLC。
      [0139]當(dāng)字線控制信號(hào)WCO被設(shè)置成H電平,字線驅(qū)動(dòng)器21將字線WLO處的電勢(shì)設(shè)置成電壓VDl的電平。[0140]在耦接至字線WLO的存儲(chǔ)單元C000中,通過電壓VDl來接通訪問晶體管Tl和T2。因此,位線對(duì)BOO和xBOO處的電勢(shì)根據(jù)保持在存儲(chǔ)單元C000中的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C000的讀電流受限。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。
      [0141]類似地,在耦接至字線WLO的存儲(chǔ)單元COOl中,通過電壓VDl來接通訪問晶體管Tl和T2。位線對(duì)BOl和XBOl處的電勢(shì)因此根據(jù)保持在存儲(chǔ)單元COOl中的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元COOI的讀取電流受限。因此,存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)不改變。
      [0142]副本位線RBO至RB3處的電勢(shì)以與作為非選擇列的位線對(duì)BOl和xBOl中的變化至IJ低電勢(shì)電壓VSS的電平的位線處的電勢(shì)類似的方式從高電勢(shì)電壓VDD的電平變化至低電勢(shì)電壓VSS的電平。當(dāng)副本位線RBO至RB3處的電勢(shì)變得小于給定值時(shí),位線電勢(shì)檢測(cè)電路RBD輸出H電平的檢測(cè)信號(hào)RDS。字線電壓調(diào)節(jié)電路31b響應(yīng)于H電平的檢測(cè)信號(hào)RDS來輸出L電平的電平調(diào)節(jié)信號(hào)WLC。
      [0143]字線驅(qū)動(dòng)器21然后將字線WLO處的電勢(shì)從電壓VDI的電平上升至高電勢(shì)電壓VDD的電平。在該情況下,位線對(duì)BOO和xBOO的電勢(shì)差足夠并且大于或等于被設(shè)置為不反轉(zhuǎn)存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)的充分電勢(shì)差的給定值。位線對(duì)BOO和xBOO處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。類似地,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于被設(shè)置成不反轉(zhuǎn)存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)的充分電勢(shì)差的給定值。位線對(duì)BOl和xBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0144]當(dāng)讀出放大器控制信號(hào)SAE然后被設(shè)置成H電平時(shí),讀出放大器SAO放大作為選擇列的位線對(duì)B00和xBOO的電勢(shì)差。讀出放大器SAO輸出與位線對(duì)B00和xBOO處的電勢(shì)對(duì)應(yīng)的輸出數(shù)據(jù)D00。
      [0145]現(xiàn)將參考圖11來描述寫操作。在圖11中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0146]當(dāng)寫放大器控制信號(hào)WAE被設(shè)置成H電平時(shí),作為選擇列的位線對(duì)B00和xBOO處的電勢(shì)由寫放大器WAO根據(jù)輸入數(shù)據(jù)DIO來改變至高電勢(shì)電壓VDD的電平和低電勢(shì)電壓VSS的電平。
      [0147]當(dāng)字線控制信號(hào)WCO然后被設(shè)置成H電平時(shí),字線WLO處的電勢(shì)被設(shè)置成電壓VDl的電平,并且數(shù)據(jù)的寫入在耦接至字線WLO以及位線對(duì)B00和xBOO的存儲(chǔ)單元C000中開始。
      [0148]作為非選擇列的位線對(duì)BOl和xBOl處的電勢(shì)根據(jù)耦接至字線WLO的存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)來變化。在該情況下,以與讀操作類似的方式,字線WLO處的電勢(shì)是小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C001的讀電流受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0149]當(dāng)副本位線RBO至RB3處的電勢(shì)變得小于給定值時(shí),位線電勢(shì)檢測(cè)電路RBD輸出H電平的檢測(cè)信號(hào)。字線電壓調(diào)節(jié)電路31b響應(yīng)于H電平的檢測(cè)信號(hào)RDS來輸出L電平的電平調(diào)節(jié)信號(hào)WLC。字線驅(qū)動(dòng)器21然后將字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。這將選擇列的存儲(chǔ)單元C000轉(zhuǎn)換至適于寫入的狀態(tài),并且數(shù)據(jù)的寫入受限。
      [0150]在該情況下,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于被設(shè)置成不反轉(zhuǎn)存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)的充分電勢(shì)差的給定值。位線對(duì)BOl和XBOl處的電勢(shì)對(duì)應(yīng)存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元的COOl的保持?jǐn)?shù)據(jù)不改變。
      [0151 ] 第三實(shí)施方式具有以下優(yōu)點(diǎn)。
      [0152]沿著列方向排列的副本單元RCO和RCl被耦接至副本位線RBO和RBl,沿著列方向排列的副本單元RC2和RC3被耦接至副本位線RB2和RB3。副本單元RCO和RC2基于字線WLO的激活將副本位線RBO至RB3處的電勢(shì)降低至L電平。類似地,副本單元RCl和RC3基于字線WLl的激活將副本位線RBO至RB3處的電勢(shì)降低至L電平。
      [0153]副本位線RBO至RB3被耦接至位線電勢(shì)檢測(cè)電路RBD。位線電勢(shì)檢測(cè)電路RBD檢測(cè)副本位線RBO至RB3處的電勢(shì),并且輸出具有與該檢測(cè)結(jié)果對(duì)應(yīng)的電平的檢測(cè)信號(hào)RDS。
      [0154]副本位線RBO至RB3處的電勢(shì)以與保持在存儲(chǔ)單元C000至COOl中的電平對(duì)應(yīng)的位線處的電勢(shì)類似的方式來變化。因此,字線驅(qū)動(dòng)器21和22響應(yīng)于基于表示副本位線RBO至RB3處的電勢(shì)的檢測(cè)結(jié)果的檢測(cè)信號(hào)RDS而產(chǎn)生的電平調(diào)節(jié)信號(hào)WLC來將字線WLO和WLl的電壓從電壓VDl (VDl=VDD-a )變化至高電勢(shì)電壓VDD。因此,存儲(chǔ)單元C000和COOl的數(shù)據(jù)破壞被防止。并且在寫操作中恰當(dāng)?shù)貓?zhí)行數(shù)據(jù)的寫入。
      [0155]位線電勢(shì)檢測(cè)電路RBD輸出具有與副本位線RBO至RB3處的電勢(shì)對(duì)應(yīng)的電平的檢測(cè)信號(hào)RDS。因此相比第一實(shí)施方式,被選擇訪問的位線對(duì)BOO和xBOO以及位線對(duì)BOl和xBOl中的寄生元件減少。因此位線的寄生負(fù)載能力被減小,并且對(duì)位線進(jìn)行預(yù)充電所需的電流量(即半導(dǎo)體存儲(chǔ)器件IOb中的功耗)減小。
      [0156]位線電勢(shì)檢測(cè)電路RBD被耦接至4個(gè)副本位線RBO至RB3。因此,即使在一些副本單元RCO至RC3中出現(xiàn)故障,副本位線中的電勢(shì)變化還是被檢測(cè)到。
      [0157]現(xiàn)將參考圖12至圖14描述第四實(shí)施方式。
      [0158]根據(jù)第四實(shí)施方式的半導(dǎo)體存儲(chǔ)器件IOc的示意性配置類似于第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件10b。相同的附圖標(biāo)記被賦予與第三實(shí)施方式中的半導(dǎo)體存儲(chǔ)器件IOb的對(duì)應(yīng)組件類似的那些組件。將不再詳細(xì)描述這樣的組件。
      [0159]如圖12所示,位線電勢(shì)檢測(cè)電路RBDa包括3個(gè)晶體管T71至T73。晶體管T71例如是P溝道MOS晶體管,并且晶體管T72和T73例如是N溝道MOS晶體管。晶體管T71的源極端子被耦接至電源線VDD,并且晶體管T71的漏極端子被耦接至晶體管T72的漏極端子。晶體管T72的源極端子被耦接至晶體管T73的漏極端子,并且晶體管T73的源極端子被耦接至電源線VSS。晶體管T71和T72的柵極端子被耦接至副本位線RBO和RB3。
      [0160]晶體管T73的柵極端子和漏極端子被彼此耦接。以此方式耦接的晶體管T73根據(jù)晶體管T73的閾值電壓將晶體管T72的源極端子電壓設(shè)置成高于低電勢(shì)電壓VSS的電壓VSl0因此,晶體管T72的驅(qū)動(dòng)能力變得比當(dāng)晶體管T72的源極端子耦接至電源線VSS時(shí)小。位線電勢(shì)檢測(cè)電路RBDa輸出H電平的檢測(cè)信號(hào)RDS的時(shí)刻因此早于圖9所示的位線電勢(shì)檢測(cè)電路RBD輸出H電平的檢測(cè)信號(hào)RDS的時(shí)刻。即,檢測(cè)副本位線RBO至RB3從作為預(yù)充電電平的第一電勢(shì)(在本示例中為H電平)到第二電勢(shì)(在本示例中為L(zhǎng)電平)的電勢(shì)變化的位線電勢(shì)檢測(cè)電路RBDa的檢測(cè)靈敏度高于圖9所示的位線電勢(shì)檢測(cè)電路RBD。在第四實(shí)施方式中,晶體管T72用作第一晶體管,并且晶體管T73用作第二晶體管。[0161]字線電壓調(diào)節(jié)電路31c包括晶體管T81至T83。晶體管T81例如是P溝道MOS晶體管,并且晶體管T82和T82是例如N溝道MOS晶體管。晶體管T81的源極端子被耦接至電源線VDD,并且晶體管T81的漏極端子被耦接至晶體管T82的漏極端子。晶體管T82的源極端子被耦接至晶體管T83的漏極端子,并且晶體管T83的源極端子被耦接至電源線VSS。檢測(cè)信號(hào)RDS被提供給晶體管T81和T82的柵極端子。
      [0162]字線控制信號(hào)WCA被提供給晶體管T83的柵極端子。字線控制信號(hào)WCA由圖1所示的第二解碼器13來提供。第二解碼器13合成(例如,邏輯和合成)與字線WLO和WLl對(duì)應(yīng)的字線控制信號(hào)WCO和WCl以生成字線控制信號(hào)WCA。在本示例中,當(dāng)字線控制信號(hào)WCO和WCl之一具有H電平時(shí),第二解碼器13輸出H電平的字線控制信號(hào)WCA。
      [0163]晶體管T83通過H電平的字線控制信號(hào)WCA來接通,并且通過L電平的字線控制信號(hào)WCA來關(guān)斷。因此,字線電壓調(diào)節(jié)電路31c與字線WLO和WLl之一的激活同步地被激活。經(jīng)激活的字線電壓調(diào)節(jié)電路31c輸出具有檢測(cè)信號(hào)RDS的電平的邏輯反轉(zhuǎn)電平的電平調(diào)節(jié)信號(hào)WLC。字線電壓調(diào)節(jié)電路31c是響應(yīng)于字線控制信號(hào)WCA被激活或禁用的倒相電路。
      [0164]關(guān)斷的晶體管83防止了字線電壓調(diào)節(jié)電路31c中的直通電流。如上所述,位線電勢(shì)檢測(cè)電路RBDa包括低電勢(shì)側(cè)的二極管耦接式晶體管T73。因此,檢測(cè)信號(hào)RDS降低至比低電勢(shì)電壓VSS高的電壓VSl的電平。通過使用L電平(低電勢(shì)電壓VSS)的字線控制信號(hào)WCA關(guān)斷晶體管T83來防止由于檢測(cè)信號(hào)RDS導(dǎo)致的直通電流流經(jīng)字線電壓調(diào)節(jié)電路31c的N溝道MOS晶體管。在第四實(shí)施方式中,晶體管T82用作第三晶體管,并且晶體管T83用作第四晶體管。
      [0165]現(xiàn)將參考圖13描述讀取操作。在圖13中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0166]當(dāng)字線控制信號(hào)WCO被設(shè)置成H電平時(shí),字線驅(qū)動(dòng)器21將字線WLO設(shè)置成電壓VDl的電平。
      [0167]在耦接至字線WLO的存儲(chǔ)單元C000中,訪問晶體管Tl和T2通過電壓VDl來接通。因此,位線對(duì)BOO和xBOO處的電勢(shì)根據(jù)保持在存儲(chǔ)單元C000的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2(參見圖12)處的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)為小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元的C000的讀取電流受限。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。
      [0168]類似地,在耦接至字線WLO的存儲(chǔ)單元COOl中,訪問晶體管Tl和T2通過電壓VDl來接通。位線對(duì)BOl和xBO I處的電勢(shì)因此根據(jù)保持在存儲(chǔ)單元COOl的兩個(gè)存儲(chǔ)節(jié)點(diǎn)NI和N2處的數(shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)為小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元COOl的讀電流受限。因此,存儲(chǔ)單元COOl的保持?jǐn)?shù)據(jù)不改變。
      [0169]當(dāng)副本位線RBO至RB3的電勢(shì)差變得小于給定值時(shí),位線電勢(shì)檢測(cè)電路RBDa輸出H電平的檢測(cè)信號(hào)RDS。在位線電勢(shì)檢測(cè)電路RBDa中,晶體管T72的驅(qū)動(dòng)能力被設(shè)置成小于第三實(shí)施方式。因此,檢測(cè)信號(hào)RDS的電平在早于第三實(shí)施方式(在圖13中用虛線來表示)的時(shí)刻上升。此外,字線電壓調(diào)節(jié)電路31c響應(yīng)于H電平的檢測(cè)信號(hào)RDS在早于第三實(shí)施方式(在圖13中用虛線表示)的時(shí)刻輸出L電平的電平調(diào)節(jié)信號(hào)WLC。
      [0170]字線驅(qū)動(dòng)器21將字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。在該情況下,位線對(duì)BOO和xBOO的電勢(shì)差足夠并且大于或等于被設(shè)置成不反轉(zhuǎn)存儲(chǔ)單元COOO的保持?jǐn)?shù)據(jù)的充分電勢(shì)差的給定值。位線對(duì)BOO和xBOO處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C000的保持?jǐn)?shù)據(jù)不改變。類似地,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于給定值。位線對(duì)BOl和xBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0171]然后,當(dāng)讀出放大器控制信號(hào)SAE被設(shè)置成H電平時(shí),讀出放大器SAO放大作為選擇列的位線對(duì)B00和xBOO的電勢(shì)差。讀出放大器SAO輸出與位線對(duì)B00和xBOO處的電勢(shì)對(duì)應(yīng)的輸出數(shù)據(jù)D00。
      [0172]現(xiàn)將參考圖14來描述寫操作。在圖14中,沿著水平方向延伸的虛線表示低電勢(shì)電壓VSS的電平。
      [0173]如圖14所示,當(dāng)寫放大器控制信號(hào)WAE被設(shè)置成H電平時(shí),作為選擇列的位線對(duì)B00和xBOO處的電勢(shì)由寫放大器WAO根據(jù)輸入數(shù)據(jù)DIO改變至高電勢(shì)電壓VDD的電平和低電勢(shì)電壓VSS的電平。
      [0174]然后,當(dāng)字線控制信號(hào)WCO被設(shè)置成H電平時(shí),字線WLO處的電勢(shì)被設(shè)置成電壓VDl的電平,并且數(shù)據(jù)的寫入在耦接至字線WLO以及位線對(duì)B00和xBOO的存儲(chǔ)單元C000中開始。
      [0175]作為非選擇列的位線對(duì)BOl和xBOl處的電勢(shì)根據(jù)被耦接至字線WLO的存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)來變化。在該情況下,字線WLO處的電勢(shì)為小于高電勢(shì)電壓VDD的電壓VDl的電平,并且存儲(chǔ)單元C001的讀電流以與讀操作的類似方式受限。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0176]當(dāng)副本位線RBO至RB3處的電勢(shì)變得小于給定值時(shí),位線電勢(shì)檢測(cè)電路RBDa輸出H電平的檢測(cè)信號(hào)RDS。在位線電勢(shì)檢測(cè)電路RBDa中,晶體管T72的驅(qū)動(dòng)能力被設(shè)置成小于第三實(shí)施方式。因此,檢測(cè)信號(hào)RDS的電平在早于第三實(shí)施方式(在圖14中用虛線表示)的時(shí)刻處上升。
      [0177]字線電壓調(diào)節(jié)電路31c響應(yīng)于H電平的檢測(cè)信號(hào)RDS來輸出L電平的電平調(diào)節(jié)信號(hào)WLC。字線驅(qū)動(dòng)器21然后將字線WLO處的電勢(shì)從電壓VDl的電平上升至高電勢(shì)電壓VDD的電平。這將選擇列的存儲(chǔ)單元C000轉(zhuǎn)換至適于寫入的狀態(tài),并且數(shù)據(jù)的寫入完成。
      [0178]在該情況下,位線對(duì)BOl和xBOl的電勢(shì)差足夠并且大于或等于被設(shè)置成不反轉(zhuǎn)存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)的足夠電勢(shì)差的給定值。位線對(duì)BOl和XBOl處的電勢(shì)對(duì)應(yīng)于存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)。因此,存儲(chǔ)單元C001的保持?jǐn)?shù)據(jù)不改變。
      [0179]第四實(shí)施方式除了具有第三實(shí)施方式的優(yōu)點(diǎn)以外還具有以下優(yōu)點(diǎn)。
      [0180]位線電勢(shì)檢測(cè)電路RBDa包括耦接在柵極端子被耦接至副本位線RBO至RB3的晶體管T72與電源線VSS之間的晶體管T73。晶體管T73為二極管耦接式。換言之,晶體管T73的柵極端子和漏極端子彼此耦接。晶體管73根據(jù)晶體管T73的閾值電壓將晶體管T72的源極端子電壓設(shè)置成高于低電勢(shì)電壓VSS的電壓VS1。因此,晶體管T72的驅(qū)動(dòng)能力相比晶體管T72的源極端子被耦接至電源線VSS (參見圖9)的情況變小。因此,位線電勢(shì)檢測(cè)電路RBDa以高檢測(cè)靈敏度來檢測(cè)副本位線RBO至RB3的電勢(shì)從H電平的L電平的變化。
      [0181]相比第三實(shí)施方式,位線電勢(shì)檢測(cè)電路RBDa根據(jù)副本位線的電勢(shì)差輸出H電平的檢測(cè)信號(hào)RDS的時(shí)刻變得較早。S卩,從字線WLO和WLl的控制開始到副本位線處的電勢(shì)被檢測(cè)到的時(shí)間變短。因此,字線控制信號(hào)WCO和WCl的脈沖寬度變短。副本位線RBO至RB3由預(yù)充電電路RPCO和RPCl預(yù)充電至高電勢(shì)電壓VDD的電平。因此,字線控制信號(hào)WCO和WCl的較短脈沖寬度(即字線WLO和WLl的較短驅(qū)動(dòng)時(shí)間)降低了副本位線RBO至RB3中的電勢(shì)變化,即,減小了副本位線RBO至RB3的電勢(shì)降。因此,用于預(yù)充電副本位線RBO至RB3所需的電流量變小,并且抑制了功耗。
      [0182]字線電壓調(diào)節(jié)電路31c包括耦接在柵極被提供有檢測(cè)信號(hào)RDS的晶體管T82與電源線VSS之間的晶體管T83。字線控制信號(hào)WCA被提供給晶體管T83的柵極端子。當(dāng)與字線WLO和WLl對(duì)應(yīng)的字線控制信號(hào)WCO和WCl之一具有H電平時(shí),字線控制信號(hào)WCA被設(shè)置為H電平。因此,通過使用字線控制信號(hào)WCA關(guān)斷晶體管T83來防止字線電壓調(diào)節(jié)電路31c中的直通電流。
      [0183]對(duì)本領(lǐng)域技術(shù)人員應(yīng)當(dāng)很明顯的是,在不偏離本發(fā)明的范圍的前提下可以以許多其他具體形式來實(shí)施本發(fā)明。具體地,應(yīng)當(dāng)理解可以以下形式來實(shí)施本發(fā)明。
      [0184]在第一實(shí)施方式和第二實(shí)施方式中,耦接至位線對(duì)的位線電勢(shì)檢測(cè)電路的數(shù)量是可以改變的。例如,在包括三個(gè)或更多個(gè)位線對(duì)的存儲(chǔ)陣列中,位線電勢(shì)檢測(cè)電路可以被耦接到至少兩個(gè)位線對(duì)。在這樣的配置中,例如,當(dāng)耦接至位線電勢(shì)檢測(cè)電路的兩個(gè)位線對(duì)中的至少任意一個(gè)是非選擇列時(shí),可以以與第一實(shí)施方式和第二實(shí)施方式類似的方式來抑制存儲(chǔ)單元的數(shù)據(jù)破壞。此外,可以用寫操作將數(shù)據(jù)寫入存儲(chǔ)單元中。還可以減小半導(dǎo)體存儲(chǔ)器件中的功耗。
      [0185]在第三和第四實(shí)施方式中,耦接至位線電勢(shì)檢測(cè)電路RBD和RBDa的副本位線的數(shù)
      量可以改變。
      [0186]在以上每個(gè)實(shí)施方式中,在字線(例如WL0)的電勢(shì)(即字線驅(qū)動(dòng)器21和22中每個(gè)的輸出電壓)從電壓VDl (第一電壓)改變至電壓VDD (第二電壓)之后,讀出放大器控制信號(hào)SAE被激活以操作讀出放大器SA0。然而,即使在字線的電勢(shì)被改變至電壓VDD之前,讀出放大器SAO也可以執(zhí)行讀取操作,只要輸出到數(shù)據(jù)總線DBO和反轉(zhuǎn)數(shù)據(jù)總線xDBO的信號(hào)具有給定幅度。
      [0187]本文所引用的所有示例和條件性語言意在于教示目的以幫助讀者理解本發(fā)明的原理和發(fā)明人所貢獻(xiàn)的促進(jìn)本領(lǐng)域技術(shù)的概念,并且被理解為不對(duì)這樣具體列舉的示例和條件構(gòu)成限制,而且本說明書中的這些示例的組織也與本發(fā)明的優(yōu)勢(shì)和劣勢(shì)的說明無關(guān)。盡管詳細(xì)地描述了本發(fā)明的實(shí)施方式,但是應(yīng)當(dāng)理解在不偏離本發(fā)明的精神和范圍的情況下可以對(duì)本發(fā)明做出各種變化、替換以及變更。
      【權(quán)利要求】
      1.一種半導(dǎo)體存儲(chǔ)器件,包括: 多個(gè)字線; 與所述多個(gè)字線交叉的多個(gè)位線對(duì); 與所述多個(gè)字線和所述多個(gè)位線對(duì)交叉的位置對(duì)應(yīng)地設(shè)置的多個(gè)存儲(chǔ)單元; 與所述多個(gè)字線之一對(duì)應(yīng)地設(shè)置的字線驅(qū)動(dòng)器,其中所述字線驅(qū)動(dòng)器輸出第一電壓或高于所述第一電壓的第二電壓; 與所述多個(gè)位線對(duì)中的至少一個(gè)位線對(duì)對(duì)應(yīng)地設(shè)置的電勢(shì)檢測(cè)電路,其中所述電勢(shì)檢測(cè)電路檢測(cè)所述至少一個(gè)位線對(duì)處的電勢(shì)并且生成檢測(cè)信號(hào); 字線電壓調(diào)節(jié)電路,其根據(jù)來自所述電勢(shì)檢測(cè)電路的所述檢測(cè)信號(hào)來將所述字線驅(qū)動(dòng)器的輸出電壓從所述第一電壓改變至所述第二電壓;以及 讀出放大器,其對(duì)所述多個(gè)位線對(duì)中的所選擇用于訪問的一個(gè)位線對(duì)的電勢(shì)差進(jìn)行放大。
      2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述多個(gè)存儲(chǔ)單元中的每個(gè)存儲(chǔ)單元包括保持不同電平的兩個(gè)存儲(chǔ)節(jié)點(diǎn),并且基于提供給所述多個(gè)字線中的相應(yīng)的一個(gè)字線的所述第一電壓、根據(jù)由所述兩個(gè)存儲(chǔ)節(jié)點(diǎn)保持的電平來改變所述多個(gè)位線對(duì)中的相應(yīng)的一個(gè)位線對(duì)處的電勢(shì);以及 所述電勢(shì)檢測(cè)電路根據(jù)所述相應(yīng)的位線對(duì)的電勢(shì)差來生成所述檢測(cè)信號(hào)。`
      3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述電勢(shì)檢測(cè)電路是耦接至所述多個(gè)位線對(duì)的多個(gè)電勢(shì)檢測(cè)電路之一; 所述字線電壓調(diào)節(jié)電路基于由所述多個(gè)電勢(shì)檢測(cè)電路生成的多個(gè)檢測(cè)信號(hào)來生成電平調(diào)節(jié)信號(hào);以及 所述字線驅(qū)動(dòng)器基于所述電平調(diào)節(jié)信號(hào)來改變所述多個(gè)字線中的相應(yīng)的一個(gè)字線的電壓。
      4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述存儲(chǔ)單元包括: 包括保持不同電平的兩個(gè)存儲(chǔ)節(jié)點(diǎn)的儲(chǔ)存單元,以及 副本單元,其基于提供給所述多個(gè)字線中的相應(yīng)的一個(gè)字線的所述第一電壓來將所述多個(gè)位線對(duì)中的相應(yīng)的一個(gè)位線對(duì)處的電勢(shì)從第一電勢(shì)降低; 所述讀出放大器對(duì)所選擇用于訪問所述儲(chǔ)存單元的所述位線對(duì)的電勢(shì)差進(jìn)行放大;以及 所述電勢(shì)檢測(cè)電路根據(jù)耦接至所述副本單元的至少一個(gè)副本位線的電勢(shì)來生成所述檢測(cè)信號(hào)。
      5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述字線電壓調(diào)節(jié)電路基于耦接至所述至少一個(gè)副本位線的所述電勢(shì)檢測(cè)電路的所述檢測(cè)信號(hào)來生成電平調(diào)節(jié)信號(hào);以及 所述字線驅(qū)動(dòng)器基于所述電平調(diào)節(jié)信號(hào)來改變所述多個(gè)字線中的相應(yīng)的一個(gè)字線的電壓。
      6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述電勢(shì)檢測(cè)電路包括:耦接至所述多個(gè)位線對(duì)之一的第一晶體管;以及 耦接在所述第一晶體管與低電勢(shì)電源線之間的第二晶體管,其中所述第二晶體管是二極管耦接式晶體管。
      7.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器件,其中, 所述字線電壓調(diào)節(jié)電路包括: 第三晶體管,其響應(yīng)于所述電勢(shì)檢測(cè)電路的所述檢測(cè)信號(hào)來操作,以及第四晶體管,其耦接在所述第三晶體管與低電勢(shì)電源線之間,其中所述第四晶體管響應(yīng)于與所述字線驅(qū)動(dòng)器的激活對(duì)應(yīng)的控制信號(hào)來操作。
      8.一種用于控制半導(dǎo)體存儲(chǔ)器件的方法,所述半導(dǎo)體存儲(chǔ)器件包括與多個(gè)字線和多個(gè)位線對(duì)交叉的位置對(duì)應(yīng)地設(shè)置的多個(gè)存儲(chǔ)單元,所述方法包括: 以第一電壓驅(qū)動(dòng)所述多個(gè)字線中的一個(gè)字線; 檢測(cè)所述多個(gè)位線對(duì)中的至少一個(gè)位線對(duì)的電勢(shì)并且生成檢測(cè)信號(hào); 根據(jù)所述檢測(cè)信號(hào)將所述多個(gè)字線中的所述一個(gè)字線的驅(qū)動(dòng)電壓從所述第一電壓改變至高于所述第一電壓的第二電壓;以及 對(duì)所述多個(gè)位線對(duì)中的所選擇用于訪問的一個(gè)位線對(duì)的電勢(shì)差進(jìn)行放大。
      【文檔編號(hào)】G11C11/413GK103632716SQ201310359006
      【公開日】2014年3月12日 申請(qǐng)日期:2013年8月16日 優(yōu)先權(quán)日:2012年8月21日
      【發(fā)明者】小澤敬 申請(qǐng)人:富士通半導(dǎo)體股份有限公司
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