電壓拉升電路、移位寄存器和柵極驅動模塊的制作方法
【專利摘要】一種電壓拉升電路、移位寄存器和柵極驅動模塊。該電位拉升電路，包括第一開關、第二開關和第三開關。第一開關可以依據第一驅動訊號而決定是否將第一電壓訊號傳送至第二節(jié)點。另外，第二開關則是依據第二驅動訊號而決定是否將一電壓提升訊號送至第一節(jié)點。第二驅動訊號被致能的時間與電壓提升訊號被致能時間相重迭，并且第二驅動訊號被致能的時間與第一驅動訊號被致能的時間不會重迭。另外，電壓提升訊號的頻率可以大于或等于第二驅動訊號的頻率。此外，第三開關會依據第一節(jié)點的狀態(tài)而決定將一時鐘訊號傳送至一輸出端。
【專利說明】電壓拉升電路、移位寄存器和柵極驅動模塊
【技術領域】
[0001]本發(fā)明涉及一種移位寄存器，特別是涉及一種應用于顯示器中的柵極驅動模塊的移位寄存器。
【背景技術】
[0002]圖1A示出了現有的柵極驅動陣列的方塊圖，而圖1B則示出了圖1A中各柵極驅動訊號的時序圖。請合并參照圖1A和圖1B，現有的柵極驅動陣列100可以適用于一顯示裝置，其包括多個移位寄存器，例如102、104、106、108、110和112，并且每一移位寄存器102、104、106、108、110和112都會依據一起始訊號(例如STl)和一時鐘訊號CLK，而各自輸出對應的柵極訊號G1、G2、G3、G4、G5和G6給顯示裝置中的每一列，以啟動各列中的像素。
[0003]然而，最近幾年，立體影像顯示裝置開始蓬勃發(fā)展。由于立體影像顯示裝置在一個幀(frame)周期內需要顯示左眼畫面和右眼畫面，因此就需要更快的驅動頻率。如此一來，現有的驅動電路無法適用在立體影像顯示裝置上。

【發(fā)明內容】

[0004]因此，本發(fā)明提供一種柵極驅動模塊，可以適用于立體影像顯示裝置中。
[0005]本發(fā)明也提供一種移位寄存器，可以組成上述的柵極驅動模塊。
[0006]另外，本發(fā)明又提供一種電位拉升電路，可以適用于上述的移位寄存器，以使上述的移位寄存器提供較大的驅動力。
[0007]本發(fā)明提供一種電位拉升電路，包括第一開關、第二開關和第三開關。第一開關可以依據第一驅動訊號而決定是否將一第一電壓訊號傳送至一第二節(jié)點。另外，第二開關則是依據一第二驅動訊號而決定是否將一電壓提升訊號送至第一節(jié)點，而第二驅動訊號被致能的時間與電壓提升訊號被致能時間相重迭，并且第二驅動訊號被致能的時間與第一驅動訊號被致能的時間不會重迭。另外，電壓提升訊號的頻率可以大于或等于第二驅動訊號的頻率。此外，第三開關會依據第一節(jié)點的狀態(tài)而決定將一時鐘訊號傳送至一輸出端。
[0008]從另一觀點來看，本發(fā)明提供一種移位寄存器，具有上述的電位拉升電路。此外，本發(fā)明的移位寄存器還包括上拉控制電路、下拉控制電路、下拉電路和主下拉電路。上拉控制電路依據一第一起始訊號而將第一驅動訊號傳送至第一節(jié)點，以使第三開關可以依據第一驅動訊號的狀態(tài)而決定是否將第二時鐘訊號送至移位寄存器的輸出端。下拉控制電路則是依據第一節(jié)點的狀態(tài)，而決定輸出第一電壓訊號給下拉電路。下拉電路則是耦接下拉控制電路、第一節(jié)點和移位寄存器的輸出端，以依據下拉控制電路的輸出而穩(wěn)定第一節(jié)點和移位寄存器的輸出端的電位。另外，主下拉電路則耦接一第二電壓訊號和第三開關，以通過控制該第三開關的作動，而下拉第一節(jié)點和移位寄存器的輸出端的電位。
[0009]從另一觀點來看，本發(fā)明又提供一種柵極驅動模塊，其具有多個上述的移位寄存器，并且依序排列。其中，每一移位寄存器中的第一開關是依據排列在前的移位寄存器所輸出的柵極訊號當作第一驅動訊號。另外，各移位寄存器中的第二開關則是依據排列在前或排列在后的移位寄存器所輸出的柵極訊號當作第二驅動訊號。[0010]由于在本發(fā)明的移位寄存器中配置了第二上拉電路，因此可以通過第二節(jié)點的電位拉升致使第一節(jié)點的電位可以拉升到更高的電平，用以提升第三開關的柵極電壓的電位。如此一來,就可以增加移位寄存器的驅動力。
[0011]為使本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并結合附圖詳細說明如下。
【專利附圖】

【附圖說明】
[0012]圖1A示出了現有的柵極驅動陣列的方塊圖。
[0013]圖1B示出了圖1A中各柵極驅動訊號的時序圖。
[0014]圖2示出了依照本發(fā)明的一較佳實施例用于顯示裝置中的柵極驅動模塊的電路方塊圖。
[0015]圖3示出了依照本發(fā)明的一實施例的顯示裝置在顯示立體影像模式下的時鐘訊號的時序圖。
[0016]圖4示出了依照本發(fā)明的一實施例的一種移位寄存器的內部電路圖。
[0017]圖5示出了依照本發(fā)明的一較佳實施例的一種圖4的移位寄存器內部訊號的時序圖。
[0018]圖6示出了圖4中節(jié)點Qn的電壓圖。
[0019]附圖符號說明
[0020]100:柵極驅動陣列
[0021]102、104、106、108、110、112、SRU SR2、SR3、SR4、SR5…、SRn:移位寄存器:移位寄
存器
[0022]200:柵極驅動模塊
[0023]402:第二上拉電路
[0024]404:上拉控制電路
[0025]406:第一下拉控制電路
[0026]408:第二下拉控制電路
[0027]410:第一下拉電路
[0028]412:第二下拉電路
[0029]414:主下拉電路
[0030]416:第一上拉電路
[0031]422、424、426:開關
[0032]428:電容
[0033]602:電壓虛線
[0034]604:電壓實線
[0035]5tl、5t2、5t3:時間點
[0036]Qn:第一節(jié)點
[0037]An:第二節(jié)點
[0038]Gl、G2、G3、G4、G5、G6、G(n-4)、Gn、G(n+l):柵極訊號[0039]CLK、HC1、HC2、HC3、HC4、HC5、HC6、HC7、HC8、HCn:時鐘訊號
[0040]LC1、LC2:控制訊號
[0041]STl、STn、ST(n_4)、ST (n+4)、ST5、ST9:起始訊號
[0042]TlU T12、T21、T22、T23、T31、T32、T33、T34、T35、T41、T42、T43、T51、T52、T53、T54、T61、T62、T63、T64:晶體管
[0043]VSSl:第一電壓訊號
[0044]VSS2:第二電壓訊號
【具體實施方式】
[0045]圖2示出了依照本發(fā)明的一較佳實施例用于顯示裝置中的柵極驅動模塊的電路方塊圖。請參照圖2，本實施例所提供的柵極驅動模塊200，包括多個移位寄存器SR1、SR2、SR3、SR4、SR5…、SRn依序排列。其中，每一移位寄存器分別輸出一柵極訊號Gl、G2、G3、G4、G5-,Gn,以掃描顯示裝置中對應的柵極線。此外，在本實施例中，各移位寄存器分別耦接一時鐘訊號，例如圖3所示的HC1、HC2、HC3、HC4、HC5…。
[0046]圖3示出了依照本發(fā)明的一實施例的顯示裝置在顯示立體影像模式下的時鐘訊號的時序圖。請合并參照圖2和圖3，當顯示裝置在顯示立體影像(也就是工作在3D模式下)時，由于在一幀中需要顯示左眼訊號和右眼訊號，因此時鐘訊號的頻率就需要加快。在本實施例中，每一相對于奇數柵極線的時鐘訊號的相位與對應于下一柵極線的時鐘訊號的相位相同。例如，相對于第一柵極線的時鐘訊號HCl與相對于第二柵極線的時鐘訊號HC2的相位相同；相對于第三柵極線的時鐘訊號HC3與相對于第四柵極線的時鐘訊號HC4的相位相同；相對于第五柵極線的時鐘訊號HC5與相對于第六柵極線的時鐘訊號HC6的相位相同；以及相對于第七柵極線的時鐘 訊號HC7與相對于第八柵極線的時鐘訊號HC8的相位相同。另外，每一相對于奇數柵極線的時鐘訊號被致能的周期會與相對于下一個奇數柵極線的時鐘訊號被致能的周期會有部分重迭。例如，相對于第一柵極線的時鐘訊號HCl被致能的時間的部分與相對于第三柵極線的時鐘訊號HC3被致能的時間重迭。
[0047]另外，每一移位寄存器所輸出的柵極訊號被致能的時間會與相對應的時鐘訊號被致能的時間重迭。例如，移位寄存器SR5所輸出的柵極訊號G5被致能的時間會與對應的時鐘訊號HC5被致能的時間重迭。
[0048]圖4示出了依照本發(fā)明的一實施例的一種移位寄存器的內部電路圖。請參照圖4，本實施例所提供的移位寄存器的電路，適用于圖2的柵極驅動模塊200中的移位寄存器。本實施例所提供的移位寄存器的電路，包括第二上拉電路402、上拉控制電路404、第一下拉控制電路406、第二下拉控制電路408、第一下拉電路410、第二下拉電路412、主下拉電路414以及第一上拉電路416。
[0049]請繼續(xù)參照圖4，第一上拉電路416包括開關426。在本實施例中，開關426可以用晶體管T21來完成。在本實施例的第一上拉電路416中，晶體管T21的柵極端耦接至第一節(jié)點Qn，而第一節(jié)點Qn是通過電容428耦接至第二節(jié)點An。晶體管T21的第一源/漏極端則是耦接至對應于相同柵極線的時鐘訊號，而其第二源/漏極端則耦接移位寄存器的輸出端，以輸出柵極訊號Gn。本實施例所揭示的移位寄存器，是對應于第五柵極線(n=5)的移位寄存器，因此晶體管T21的第一源/漏極端是耦接至時鐘訊號HC5。[0050]請繼續(xù)參照圖4，第二上拉電路402包括開關422、424和電容428。在本實施例中，開關422和424可以分別用晶體管T22和T23來完成。在本實施例中，排列在第η個的移位寄存器中的晶體管Τ22的柵極端是接收第η-4個移位寄存器所輸出的柵極訊號G(η-4)當作第一驅動訊號。另外，晶體管Τ22的第一源/漏極端耦接第一電壓訊號VSSl，而其第二源/漏極端則是耦接第二節(jié)點An。在本實施例中，電壓訊號VSSl的極性為負極性。
[0051]另外，晶體管T23的柵極端是耦接至排列在前或在后的移位寄存器所輸出的柵極訊號當作第二驅動訊號。在本實施例中，若是移位寄存器是排列在奇數列，則其晶體管T23的柵極端就是耦接下一級(第n+1級)移位寄存器所輸出的柵極訊號當作第二驅動訊號。相對地，在排列在偶數列的移位寄存器中，其晶體管T23的柵極端則是耦接至上一級(第η-1級)移位寄存器所輸出的柵極訊號當作第二驅動訊號。在本實施例所提供移位寄存器是排在奇數列，因此晶體管T23的柵極端就接收第n+1級移位寄存器所輸出的柵極訊號G(n+1)當作第二驅動訊號。另外，晶體管T23的第一源/漏極端則是耦接一電壓提升訊號。在本實施例中，晶體管T23的第一源/漏極端則與柵極端互相耦接，以柵極訊號G(n+1)當作電壓提升訊號。晶體管T23的第二源/漏極端則是耦接至第二節(jié)點An。在其它的一些實施例中，晶體管T23的第一源/漏極端也可以直接耦接至下一級的時鐘訊號。
[0052]另外，在本實施例中，上拉控制電路404包括晶體管Tll和T12。晶體管Tll的柵極端耦接至排列在前的移位寄存器所輸出的起始訊號，例如是耦接起始訊號ST (η-4)。另夕卜，晶體管Tll的第一源/漏極端與晶體管Τ22的柵極端共同接收第一驅動訊號(例如是G (η-4))，而晶體管Tll的第二源/漏極端則耦接第一節(jié)點Qn。另一方面，晶體管T12的第一源/漏極端和柵極端分別耦接晶體管T21的第一源/漏極端和柵極端，并且晶體管T12的第二源/漏極端還可以輸出對應的起始訊號STn。
[0053]第一下拉控制電路406則包括晶體管T51、T52、T53和Τ54。晶體管Τ51的柵極端和第一源/漏極端共同耦接控制訊號LCl和晶體管Τ53的第一源/漏極端。晶體管Τ53的柵極端耦接至晶體管Τ51和Τ52的第二源/漏極端，而晶體管Τ53的第二源/漏極端則耦接至晶體管Τ54的第二源/漏極端。另外，晶體管Τ52和Τ54的第一源/漏極端耦接第一電壓訊號VSS1，而柵極端則共同耦接至第一節(jié)點Qn。
[0054]與第一下拉控制電路406配合的是第一下拉電路410。在本實施例中，第一下拉電路410包括晶體管T32、T34和Τ42。晶體管Τ42的第一源/漏極端和第二源/漏極端分別耦接晶體管Τ12的第二源/漏極端和柵極端，而晶體管Τ42的柵極端則與晶體管Τ32和Τ34的柵極端耦接至晶體管Τ53的第二源/漏極端。另外，晶體管Τ32的第一源/漏極端耦接至第二電壓訊號VSS2，而其第二源/漏極端則耦接移位寄存器的輸出端，其中第二電壓訊號VSS2的電位低于第一電壓訊號VSS1。另一方面，晶體管Τ34的第一源/漏極端稱接第一電壓訊號VSS1，而其第二源/漏極端則耦接至晶體管Τ12的第二源/極極端。
[0055]類似地，第二下拉控制電路408包括晶體管Τ61、Τ62、Τ63和Τ64。晶體管Τ61的柵極端和第一源/漏極端共同耦接控制訊號LC2和晶體管Τ63的第一源/漏極端。晶體管Τ63的柵極端耦接至晶體管Τ61和Τ62的第二源/漏極端，而晶體管Τ63的第二源/漏極端則耦接至晶體管Τ64的第二源/漏極端。另外，晶體管Τ62和Τ64的第一源/漏極端分別耦接第一電壓訊號VSS1，而柵極端則共同耦接至第一節(jié)點Qn。
[0056]而與第二下拉控制電路408配合的第二下拉電路412同樣也包括晶體管T33、T35和T43。晶體管T43的第一源/漏極端和第二源/漏極端分別耦接晶體管T42的第一源/漏極端和第二源/漏極端，而晶體管T43的柵極端則與晶體管T33和T35的柵極端耦接至晶體管T63的第二源/漏極端。另外，晶體管T33和T35的第一源/漏極端和第二源/漏極端分別對應耦接至晶體管T32和34的第一源/漏極端和第二源/漏極端。
[0057]主下拉電路414則包括晶體管T31和T41。晶體管T31和T41的柵極端和第一源/漏極端彼此耦接。在本實施例中，晶體管T31和T41的柵極端共同耦接起始訊號ST(n+4)，而晶體管T41和T31的第一源/漏極端則共同耦接第二電壓訊號VSS2。另外，晶體管T31的第二源/漏極端耦接至第一節(jié)點Qn，而晶體管T31的第二源/漏極端則耦接至移位寄存器的輸出端。
[0058]圖5示出了依照本發(fā)明的一較佳實施例的一種圖4的移位寄存器內部訊號的時序圖。在本實施例中，以排列在第五個移位寄存器(n=5)當作例子來說明，本領域技術人員可以自行推得其它移位寄存器的操作原理。請合并參照圖4和圖5，在5tl時，時鐘訊號HCl和柵極訊號Gl都被致能，因此晶體管Tll和T22被開啟。因此，晶體管Tll會將柵極訊號Gl傳送至節(jié)點Q5，而將節(jié)點Q5的電位上拉至一第一電位。此時，晶體管T12和T21就會被導通。由于在5tl時，時鐘訊號HC5為低電位，因此起始訊號ST5和柵極訊號G5都是低電位。
[0059]在5t2時，時鐘訊號HC5被致能而被上拉至高電位。由于起始訊號ST9此時還是處于低電位，導致晶體管T41和T31持續(xù)關閉。另外，晶體管T12和T21會維持為開啟的狀態(tài)。如此一來，晶體管T21就會將高電位的時鐘訊號HC5導通至移位寄存器的輸出端，使得移位寄存器輸出高電位的柵極訊號G5，并且使得節(jié)點Q5的電壓從第一電位被上拉至更高的第二電位。另外，起始訊號ST5也會被上拉至高電位。
[0060]另一方面，由于柵極訊號G6與G5具有相同的相位，因此晶體管T23會被開啟。因此，晶體管T23會將柵極訊號G6導通至節(jié)點A5，并且節(jié)點A5的電壓經過電容428會耦合到節(jié)點Q5，進而拉升節(jié)點Q5的電位。如此一來，晶體管T21的柵極端會被施加更高的電壓，而使得流過晶體管T21的電流增加，并且提高了位寄存器的驅動能力。
[0061]由于在一些實施例中，晶體管T23的第一源/漏極端可以直接耦接至下一級的時鐘訊號HC6，并且因為時鐘訊號HC6的波形會比柵極訊號G6的波形品質更好，因此可以增加移位寄存器的驅動力。
[0062]接著，在5t3時，由于起始訊號ST9被致能，因此晶體管T41和T31就會導通。因此，第二電壓訊號VSS2會被施加到晶體管T21的柵極端，而關閉晶體管T21，并且將節(jié)點Q5下拉到低電位。另外，第二電壓訊號VSS2也會被施加到移位寄存器的輸出端，而使得柵極訊號G5被下拉到低電位。
[0063]另一方面，晶體管T62和T64則會因為節(jié)點Q5被下拉到低電位而被關閉。相對地，晶體管T61則會因為控制訊號LC2維持在高電位而被導通，因此晶體管T63也會被導通，而將高電位的控制訊號LC2施加到晶體管T43、T33和Τ35。如此一來，晶體管Τ43、Τ33和Τ35都會被導通，使得節(jié)點Q5、柵極訊號G5和起始訊號ST5都被穩(wěn)定在低電位。
[0064]同理，當在下一幀(Frame)期間，控制訊號LCl被切換至高電位，而控制訊號LC2被下拉的低電位，則穩(wěn)壓電路410會如同穩(wěn)壓電路412動作，以穩(wěn)定節(jié)點Q5、柵極訊號G5和起始訊號ST5的電位。[0065]圖6示出了圖4中節(jié)點Qn的電壓圖。請合并參照圖4和圖6，節(jié)點Qn在沒有利用晶體管T22和T23進行電壓上拉時的電壓變化是以虛線602來表示，而配置了晶體管T22和T23時節(jié)點Qn的電壓變化是用實線604來表示。從圖6可以明顯的看出，本發(fā)明因為配置了晶體管T22和T23，因此節(jié)點Qn在高電平時的電位，會比沒有配置晶體管T22和T23時節(jié)點Qn在高電平時的電位高。如此一來,就可以增加移位寄存器的驅動力。[0066]請返回參照圖3和圖4，當顯示裝置顯示二維影像(也就是工作在2D模式下)時，時鐘訊號HC1、HC2、…的頻率就可以降低。換句話說，時鐘訊號HC1、HC2、…被致能的時間彼此不會重迭。如此一來，每一級移位寄存器所輸出的柵極訊號(G1、G2、…)被致能的時間也不會重迭。因此，當顯示裝置工作在2D模式，并且HC5被致能時，由于柵極訊號G6還是維持在低電平，晶體管T23就會維持關閉的狀態(tài)。因此，節(jié)點Qn的電位并不會上拉到更高的電平，并且流經晶體管T21的電流并不會增加。換句話說，當顯示裝置操作在2D模式下時，并不會消耗額外的電能。
[0067]綜上所述，由于本發(fā)明利用晶體管T22和T23來上拉節(jié)點Qn的電位，因此就可以使移位寄存器具有較大的驅動力。另一方面，本發(fā)明在顯示裝置工作在2D模式下時，并不會消耗額外的電能。
[0068]雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，本領域技術人員在不脫離本發(fā)明的精神和范圍的前提下，可作些許的更動與潤飾，因此本發(fā)明的保護范圍是以本發(fā)明的權利要求為準。
【權利要求】
1.一種電位拉升電路,包括:一第一開關，依據一第一驅動訊號而決定是否將一第一電壓訊號傳送至一第二節(jié)點；一第二開關，依據一第二驅動訊號而決定是否將一電壓提升訊號送至該第一節(jié)點，其中該第二驅動訊號被致能的時間會與該電壓提升訊號被致能時間重迭，且該電壓提升訊號的頻率會大于或等于該第二驅動訊號的頻率，而該第二驅動訊號被致能的時間與該第一驅動訊號被致能的時間不會重迭；以及 一第三開關，依據該第一節(jié)點的狀態(tài)而決定將一時鐘訊號傳送至一輸出端。
2.如權利要求1所述的電位拉升電路，其中該第二驅動訊號與該電壓提升訊號為相同的訊號。
3.如權利要求1所述的電位拉升電路，還包括一電容，其第一端耦接該第二節(jié)點，而其第二端則通過一第一節(jié)點耦接至該第三開關，以使該第三開關得以依據該第一節(jié)點的狀態(tài)而將該時鐘訊號傳送至該輸出端。
4.一種移位寄存器，具有如權利要求1-3任一權利要求所述的電位拉升電路，且該移位寄存器還包括: 一上拉控制電路，依據一第一控制訊號而將該第一驅動訊號送至該第三開關，以使該第三開關依據該驅動訊號而決定將該時鐘訊號送至該輸出端； 一下拉控制電路，依據該第一節(jié)點的狀態(tài)，而決定輸出該第一電壓訊號； 一下拉電路，耦接該下拉控制電路和該輸出端，以依據該下拉控制電路的輸出而穩(wěn)定該輸出端的電位；以及 一主下拉電路，耦接一第二電壓訊號和該第三開關，以通過控制該第三開關的作動，而下拉該輸出端的電位。
5.一種柵極驅動模塊，適用于一顯不器，并具有多個移位寄存器，而每一該些移位寄存器具有一輸出端以輸出對應的柵極訊號，且各該移位寄存器還包括: 一第一開關，依據排列在前的移位寄存器所輸出的柵極訊號的狀態(tài)，而決定是否將一第一電壓訊號傳送至一第二節(jié)點；一第二開關，依據排列在前或排列在后的移位寄存器所輸出的柵極訊號當作一第二驅動訊號，而決定是否將一電壓提升訊號送至該第一節(jié)點，其中該第二驅動訊號被致能的時間與該電壓提升訊號被致能時間相重迭，且該電壓提升訊號的頻率大于或等于該第二驅動訊號的頻率，而該第二驅動訊號被致能的時間與該第一驅動訊號被致能的時間不會重迭；一第三開關，依據該第一節(jié)點的狀態(tài)而決定將一時鐘訊號傳送至一輸出端； 一上拉控制電路，依據一第一控制訊號而將該第一驅動訊號送至該第三開關，以使該第三開關依據該驅動訊號而決定將該時鐘訊號送至該輸出端； 一下拉控制電路，依據該第一節(jié)點的狀態(tài)，而決定輸出該第一電壓訊號；以及一下拉電路，耦接該下拉控制電路和該輸出端，以依據該下拉控制電路的輸出而穩(wěn)定該輸出端的電位； 一主下拉電路，耦接一第二電壓訊號和該第三開關，以控制該第三開關的作動，而下拉該輸出端的電位， 其中第m級移位寄存器所輸出的柵極訊號與第m+1級移位寄存器所輸出的柵極訊號為同相，而m為奇數。
6.如權利要求5所述的柵極驅動模塊， 其中各該奇數級移位寄存器中的第二開關是依據下一級移位寄存器所輸出的柵極訊號當作該第二驅動訊號。
7.如權利要求5所述的柵極驅動模塊，其中各該偶數級移位寄存器中的第二開關是依據前一級移位寄存器所輸出的柵極訊號當作該第二驅動訊號。
8.如權利要求5所述的柵極驅動模塊，其中每一該些移位寄存器接收下一級移位寄存器所輸出的柵極訊號當作控制其第二開關的第二驅動訊號。
9.如權利要求5所述的柵極驅動模塊，其中該第二驅動訊號與該電壓提升訊號為相同的訊號。
10.如權利要求5所述的柵極驅動模塊，其中各該移位寄存器還包括一電容，其第一端耦接該第二節(jié)點，而其第二端則通過一第一節(jié)點耦接至該第三開關，以使該第三開關得以依據該第一節(jié)點的狀態(tài)而將該時鐘訊號傳送至該輸出端。
【文檔編號】G11C19/28GK103500550SQ201310363177
【公開日】2014年1月8日 申請日期:2013年8月20日 優(yōu)先權日:2013年5月10日
【發(fā)明者】林煒力, 董哲維, 陳嘉亨, 侯淑方 申請人:友達光電股份有限公司