具有主存儲單元和需要預設操作的輔存儲單元的半導體設備的制作方法
【專利摘要】一種用于將輸入數(shù)據(jù)傳輸?shù)椒且资源鎯ζ髟O備的半導體設備。該半導體設備包括包含多個數(shù)據(jù)單元的虛擬頁面緩沖器；包括對應的多個數(shù)據(jù)單元的屏蔽緩沖器；控制邏輯電路，用于（i）當接收到觸發(fā)時將每個屏蔽緩沖器數(shù)據(jù)單元設置為第一邏輯狀態(tài)；（ii）將輸入數(shù)據(jù)寫入所選虛擬頁面緩沖器數(shù)據(jù)單元；和（iii）將與所選虛擬頁面緩沖器數(shù)據(jù)單元相對應的那些屏蔽緩沖器數(shù)據(jù)單元設置為不同邏輯狀態(tài)；屏蔽邏輯電路，配置為通過對于每個虛擬頁面緩沖器數(shù)據(jù)單元將從該虛擬頁面緩沖器數(shù)據(jù)單元讀取的數(shù)據(jù)和對應屏蔽緩沖器數(shù)據(jù)單元的邏輯狀態(tài)組合在一起來產(chǎn)生屏蔽的輸出數(shù)據(jù)；和輸出接口，配置為向該非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
【專利說明】具有主存儲單元和需要預設操作的輔存儲單元的半導體設
備
[0001]本申請為申請?zhí)枮?00980151065.3、申請日為2009年12月17日、發(fā)明名稱為“具
有主存儲單元和需要預設操作的輔存儲單元的半導體設備”的申請的分案申請。
【背景技術】
[0002]閃速存儲器設備包括核心存儲塊內的存儲單位和頁面緩沖器、以及用于與控制器交換數(shù)據(jù)的外圍電路。由于消費市場上引入了閃速存儲器設備，所以它們已經(jīng)獲得廣泛的傳播和認可，但是它們與控制器的原來的異步接口卻在極大程度上保持不變。
[0003]最近，已經(jīng)研發(fā)了一些對閃速存儲器技術的改進，但是要求與傳統(tǒng)閃速存儲器設備不一致的接口設計。為了允許傳統(tǒng)閃速存儲器設備也從改進的技術受益，構想使用橋接芯片。橋接芯片將提供改進的控制器和傳統(tǒng)閃速存儲器設備之間的雙向接口。
[0004]可以理解，橋接芯片的設計帶來了各種挑戰(zhàn)，其中至少一些與暫時存儲將被傳輸?shù)絺鹘y(tǒng)閃速存儲器設備的數(shù)據(jù)的需求相關。
[0005]也應認識到，半導體存儲器用于各種應用。最有用的且應用最廣泛的半導體存儲器類型之一是SRAM，或者靜態(tài)隨機存取存儲器。只要SRAM陣列的存儲單位可被連續(xù)供電，該類半導體存儲器就允許用于讀和寫各存儲單位的快速存取。
[0006]在一些應用中，次級陣列中的SRAM存儲單元用作主陣列中對應存儲單位的狀態(tài)指示器(例如，存儲單位有效性)。例如，當認為主陣列中對應的存儲單位“有效”時，給定的SRAM存儲單元可被設置為“I”;在此之前，期望給定的SRAM存儲單元具有數(shù)值“O ”，由此指示對應的主存儲單位是無效。因此，次級SRAM陣列的使用允許外部實體迅速存取關于主陣列中存儲單位有效性的信息，而不必須存取主陣列。當主陣列是使用下述類型的存儲器制造時，這是有用的，該類型的存儲器不允許各個存儲單位如SRAM—樣被靈活地或者快速地存取。
[0007]但是，由于SRAM存儲單元在上電時獲得不可預測的數(shù)值，所以為了保證給定的SRAM存儲單元在被寫為“ I”之前實際具有數(shù)值“0”，或者相反，需要初始化(“預設”)操作。對陣列中的所有SRAM存儲單元應用該初始化操作，可導致麻煩且冗長的預設階段。
[0008]可以理解，在涉及使用SRAM的許多應用中需要預設階段。因此，需要對預設半導體存儲器陣列存儲單位方面進行改進。

【發(fā)明內容】

[0009]根據(jù)第一方面，提供了一種用于將輸入數(shù)據(jù)傳輸?shù)椒且资源鎯ζ髟O備的半導體設備。半導體設備包括包含多個數(shù)據(jù)單元的虛擬頁面緩沖器。該半導體設備還包括包含多個數(shù)據(jù)單元的屏蔽緩沖器，該屏蔽緩沖器的每個數(shù)據(jù)單元對應于該虛擬頁面緩沖器的相應一個數(shù)據(jù)單元。該半導體設備還包括控制邏輯電路，用于(i)當接收到觸發(fā)時將該屏蔽緩沖器的每個數(shù)據(jù)單元設置為第一邏輯狀態(tài)，(ii)將輸入數(shù)據(jù)寫入該虛擬頁面緩沖器的所選數(shù)據(jù)單元，和(iii)將與該虛擬頁面緩沖器的該所選數(shù)據(jù)單元相對應的該屏蔽緩沖器的那些數(shù)據(jù)單元設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。該半導體設備還包括屏蔽邏輯電路，配置為通過對于每個虛擬頁面緩沖器的數(shù)據(jù)單元將從該虛擬頁面緩沖器的數(shù)據(jù)單元讀取的數(shù)據(jù)和屏蔽緩沖器的對應一個數(shù)據(jù)單元的邏輯狀態(tài)組合在一起來提供屏蔽的輸出數(shù)據(jù)。該半導體設備還包括輸出接口，配置為向該非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
[0010]根據(jù)第二方面，提供了一種存儲器系統(tǒng)，其包括限定于至少一個非易失性存儲器設備中的半導體設備。半導體設備包括包含多個數(shù)據(jù)單元的虛擬頁面緩沖器。該半導體設備還包括包含多個數(shù)據(jù)單元的屏蔽緩沖器，該屏蔽緩沖器的每個數(shù)據(jù)單元對應于該虛擬頁面緩沖器的相應一個數(shù)據(jù)單元。該半導體設備還包括控制邏輯電路，用于(i)當接收到觸發(fā)時將該屏蔽緩沖器的每個數(shù)據(jù)單元設置為第一邏輯狀態(tài)，(ii)將輸入數(shù)據(jù)寫入該虛擬頁面緩沖器的所選數(shù)據(jù)單元，和(iii)將與該虛擬頁面緩沖器的該所選數(shù)據(jù)單元相對應的該屏蔽緩沖器的那些數(shù)據(jù)單元設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。該半導體設備還包括屏蔽邏輯電路，配置為通過對于每個虛擬頁面緩沖器的數(shù)據(jù)單元將從該虛擬頁面緩沖器的數(shù)據(jù)單元讀取的數(shù)據(jù)和屏蔽緩沖器的對應一個數(shù)據(jù)單元的邏輯狀態(tài)組合在一起來提供屏蔽的輸出數(shù)據(jù)。該半導體設備還包括輸出接口，配置為向該至少一個非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
[0011]根據(jù)第三方面，提供了一種用于向非易失性存儲器設備傳輸輸入數(shù)據(jù)的方法。該方法包括保持包括多個數(shù)據(jù)單元的虛擬頁面緩沖器；保持包括多個數(shù)據(jù)單元的屏蔽緩沖器，該屏蔽緩沖器的每個數(shù)據(jù)單元對應于該虛擬頁面緩沖器的相應一個數(shù)據(jù)單元；當接收到觸發(fā)時設置該屏蔽緩沖器的每個數(shù)據(jù)單元為第一邏輯狀態(tài)；向該虛擬頁面緩沖器的所選一些數(shù)據(jù)單元中寫數(shù)據(jù)并且將將與該虛擬頁面緩沖器的該所選一些數(shù)據(jù)單元相對應的該屏蔽緩沖器的那些數(shù)據(jù)單元設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)；通過對于該虛擬頁面緩沖器的每個數(shù)據(jù)單元組合從該每個數(shù)據(jù)單元讀取的數(shù)據(jù)和該屏蔽緩沖器的該對應一個數(shù)據(jù)單元的該邏輯狀態(tài)來提供屏蔽的輸出數(shù)據(jù)；和向該非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
[0012]根據(jù)第四方面，提供了一種計算機可讀存儲介質，用于存儲當被處理時用于提供半導體設備的指令，該半導體設備被配置為:保持包括多個數(shù)據(jù)單元的虛擬頁面緩沖器；保持包括多個數(shù)據(jù)單元的屏蔽緩沖器，該屏蔽緩沖器的每個數(shù)據(jù)單元對應于該虛擬頁面緩沖器的相應一個數(shù)據(jù)單元；當接收到觸發(fā)時設置該屏蔽緩沖器的每個數(shù)據(jù)單元為第一邏輯狀態(tài)；向該虛擬頁面緩沖器的所選數(shù)據(jù)單元中寫數(shù)據(jù)并且將與該虛擬頁面緩沖器的該所選數(shù)據(jù)單元相對應的該屏蔽緩沖器的那些數(shù)據(jù)單元設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)；通過對于該虛擬頁面緩沖器的每個數(shù)據(jù)單元組合從該每個數(shù)據(jù)單元讀取的數(shù)據(jù)和該屏蔽緩沖器的該對應一個數(shù)據(jù)單元的該邏輯狀態(tài)來提供屏蔽的輸出數(shù)據(jù)；和向該非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
[0013]根據(jù)第五方面，提供了一種半導體存儲器電路，包括存儲器陣列，該存儲器陣列包括:多個字線，每個字線連接到相應行的存儲單位；和多個位線，每個位線連接到相應列的存儲單位。該半導體存儲電路還包括至少一個行解碼器，用于在該多個字線中選擇一群字線；和多個驅動器電路，用于分別驅動該多個位線并且將連接到該群字線的該存儲單位設置為預定邏輯狀態(tài)。[0014]根據(jù)第六方面，提供了一種用于預設至少部分存儲器陣列的方法，該存儲器陣列包括多個字線，每個字線連接到對應行的存儲單位。該方法包括在該多個字線中選擇一群字線；和同時將連接到該群字線的存儲單位設置為預定邏輯狀態(tài)。
[0015]根據(jù)第七方面，提供了一種與包括多個字線的存儲器陣列一起使用的電路，每個字線連接到多行存儲單位內相應一行存儲單位。該電路包括第一輸入，用于接收指示選擇單個行的行信號，此后，稱為單獨所選行；第二輸入，用于接收指示選擇一群行的預設控制信號，此后，稱為連帶所選行；用于組合該行信號和該預設控制信號來對于每一行產(chǎn)生相應字線選擇信號的電路，每一行的該字線選擇信號指示選擇下述行中的至少一個(i )該單獨所選行和(i i )連帶所選行中的一個，且指示不選擇既不是該單獨所選行也不是該連帶所選行中的一個的行；和用于將用于每一行的該字線選擇信號經(jīng)由字線驅動器釋放到該存儲器陣列的輸出。
[0016]根據(jù)第八方面，提供了一種半導體設備，包括:包括多個主存儲單位的主存儲單元；包括成行且成列地安置的多個輔存儲單位的輔存儲單元，每個輔存儲單位對應于相應組的主存儲單位；多個字線，每個字線連接到相應行的輔存儲單位；多個位線，每個位線連接到相應列的輔存儲單位；行解碼器電路，用于在第一操作模式下在該多個字線中選擇單獨字線且在第二操作模式下在該多個字線中選擇一群字線；位線控制電路，用于驅動該位線來使能寫連接到已選字線的輔存儲單位；控制邏輯電路，用于(i)當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路以將每個輔存儲單位設置為第一邏輯狀態(tài)；
(ii)將輸入數(shù)據(jù)寫入所選主存儲單位jP(iii)當該行解碼器電路在該第一操作模式下操作時控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
[0017]根據(jù)第九方面，提供了一種由半導體設備執(zhí)行的方法，包括:選擇形成一部分輔存儲單元的一群成行輔存儲單位，該輔存儲單位成行且成列地安置；驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，每個位線連接到相應的列輔存儲單位；將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位；選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
[0018]根據(jù)第十方面，提供了一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為:選擇形成一部分輔存儲單元的一群成行輔存儲單位，該輔存儲單位成行且成列地安置；驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到相應列的輔存儲單位；將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位；選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十一方面，提供了一種半導體設備，包括:包括多個主存儲單位的主存儲單元；包括多個子單元的輔存儲單元，每個子單元包括成行且成列地安置的多個輔存儲單位，每個輔存儲單位對應于相應組的主存儲單位；多個字線，每個字線都連接到相應行的輔存儲單位；多個位線，每個位線都連接到相應列的輔存儲單位且貫穿該多個子單元；行解碼器電路，用于在第一操作模式下在特定一個子單元的多個字線中選擇單獨字線且在第二操作模式下在至少兩個子單元的每個中選擇包括至少一個字線的一群字線；位線控制電路，用于驅動該位線來使能寫連接到已選字線的輔存儲單位；控制邏輯電路，用于(i)當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路以將每個子單元的每個輔存儲單位設置為第一邏輯狀態(tài)；(ii)將輸入數(shù)據(jù)寫入所選主存儲單位jP(iii)當該行解碼器電路在該第一操作模式下操作時控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十二方面，提供了一種由半導體設備執(zhí)行的方法，包括:從至少兩個子單元的每個中選擇包括至少一行的一群成行輔存儲單位，每個子單元中的輔存儲單位成行且成列地安置；驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，每個位線連接到相應列的輔存儲單位且貫穿該多個子單元；將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位；選擇特定一個子單元的特定行，該特定行包括至少一個輔存儲單位，其中該至少一個輔存儲單位的對應組主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十三方面，提供了一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為:從至少兩個子單元的每個中選擇包括至少一行的一群成行輔存儲單位，每個子單元中的輔存儲單位成行且成列地安置；驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，每個位線連接到相應列的輔存儲單位且貫穿該多個子單元；將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位；選擇特定一個子單元的特定行，該特定行包括至少一個輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十四方面，提供了一種半導體設備，包括:包括被安置到NI行、Ml列的陣列中的多個主存儲單位的主存儲單元；包括被安置到N2行、M2列的陣列中的多個輔存儲單位的輔存儲單元，每個輔存儲單位對應于相應組的Z個主存儲單位，N2小于NI且M2大于M1/Z ;多個字線，每個字線連接到相應行的輔存儲單位的多個字線；多個位線，每個位線連接到相應列的輔存儲單位；行解碼器電路，用于在多個字線中選擇單獨字線；位線控制電路，用于驅動該多個位線以使能寫連接到所選字線的輔存儲單位；控制邏輯電路，用于(i)控制該位線控制電路以將每個輔存儲單位設置為第一邏輯狀態(tài)；(ii)將輸入數(shù)據(jù)寫入所選主存儲單位jP(iii)控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十五方面，提供了一種由半導體設備執(zhí)行的方法，包括:將輸入數(shù)據(jù)寫入形成一部分主存儲單元的多個主存儲單位的所選主存儲單位，該主存儲單元的該主存儲單位被安置為NI行、Ml列；在所述寫之前，驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到形成一部分輔存儲單元的相應列輔存儲單位,每個輔存儲單位對應于包括Z個主存儲單位的對應組,該輔存儲單元的輔存儲單位被安置為N2行、M2列，N2小于NI且M2大于M1/Z ;選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十六方面，提供了一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為:將輸入數(shù)據(jù)寫入形成一部分主存儲單元的多個主存儲單位的所選主存儲單位，該主存儲單元的該主存儲單位被安置為NI行、Ml列；在將該輸入數(shù)據(jù)寫入多個主存儲單位的所選主存儲單位之前，驅動多個位線，以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線連接到形成部分輔存儲單元的相應列的輔存儲單位，每個輔存儲單位對應于包括Z個主存儲單位的對應組，該輔存儲單元的輔存儲單位被安置為N2行、M2列，N2小于NI且M2大于M1/Z ;選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十七方面，提供了一種半導體設備，包括:多個單端口存儲單位；成行且成列地安置的多個雙端口存儲單位，每個雙端口存儲單位對應于對應組的單端口存儲單位；第一字線和第二字線，連接到該雙端口存儲單位的行，使得每行雙端口存儲單位連接到對應一個第一字線和對應一個第二字線；第一位線和第二位線，連接到該雙端口存儲單位的列，使得每列雙端口存儲單位連接到對應一組第一位線和對應一組第二位線；行解碼器電路，用于連帶選擇至少一個第一字線和至少一個第二字線；位線控制電路，用于驅動該第一位線來使能寫連接到已選第一字線的雙端口存儲單位并且用于驅動該第二位線來使能寫連接到已選第二字線的雙端口存儲單位；控制邏輯電路，用于(i )控制該位線控制電路以將每個雙端口存儲單位設置為第一邏輯狀態(tài)；(ii )使輸入數(shù)據(jù)被寫入所選單端口存儲單位；和(iii )控制該位線控制電路以將對應于該所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十八方面，提供了一種由半導體設備執(zhí)行的方法，包括:將多個雙端口存儲單位的每個設置為第一邏輯狀態(tài)；將輸入數(shù)據(jù)寫入多個單端口存儲單位的所選單端口存儲單位，其中每個雙端口存儲單位對應于相應組的單端口存儲單位；將對應于所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。根據(jù)第十九方面，提供了一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為:將多個雙端口存儲單位的每個設置為第一邏輯狀態(tài)；將輸入數(shù)據(jù)被寫入多個單端口存儲單位的所選單端口存儲單位，其中每個雙端口存儲單位對應于相應組的單端口存儲單位；將對應于所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
[0019]通過研讀下面結合附圖對本發(fā)明具體實施例的描述，本發(fā)明的這些和其他方面和特征對本領域技術人員是顯見的。
【專利附圖】

【附圖說明】
[0020]在附圖中:
[0021]圖1A是根據(jù)可能實施例的存儲器系統(tǒng)的框圖，包括布置在存儲器控制器和多個非易失性存儲器設備之間的橋接設備；
[0022]圖1B概念性地示出橋接設備的特征，該橋接設備將來自存儲器控制器的專用命令轉換為用于非易失性存儲器設備的通用命令；
[0023]圖2是根據(jù)可能實施例的橋接設備的框圖，其包括多個被管理存儲器模塊；
[0024]圖3A是根據(jù)一個可能實施例的一個被管理存儲器模塊的框圖，包括屏蔽邏輯塊(mask logic block)；
[0025]圖3B是根據(jù)另一可能實施例的一個被管理存儲器模塊的框圖；
[0026]圖4是根據(jù)一個可能實施例的屏蔽邏輯塊的框圖；
[0027]圖5-圖10是示出遍及示例命令各個處理階段的各種存儲器結構的部分內容的框圖，該示例命令將數(shù)據(jù)寫入特定一個非易失性存儲器設備，這樣的命令已由存儲器控制器發(fā)出；
[0028]圖11是晶體管層級框圖，示出可用于構成虛擬頁面緩沖器和屏蔽緩沖器的一部分的存儲單位的可能內部結構；
[0029]圖12是根據(jù)本發(fā)明的非限制性實施例的半導體存儲器電路的框圖，該半導體存儲器電路包括至少一個行解碼器；
[0030]圖13A-圖13D是圖12的半導體存儲器電路的框圖，其示出了根據(jù)本發(fā)明的各種特定非限制性實施例的該至少一個行解碼器的更詳細細節(jié)；和
[0031]圖14是嵌入到系統(tǒng)內的圖12的半導體存儲器電路的框圖；
[0032]圖15是根據(jù)本發(fā)明的特定非限制性實施例的包括主存儲單元和輔存儲單元的半導體設備的框圖；
[0033]圖16是單端口 SRAM存儲單元的電路圖；
[0034]圖17-圖20是根據(jù)本發(fā)明的其它特定非限制性實施例的每個包括主存儲單元和輔存儲單元的半導體設備的框圖；
[0035]圖2IA-圖21E是嵌入到系統(tǒng)內的圖15和圖17-圖20的半導體設備的框圖。
[0036]可以清楚地理解，說明書和附圖僅用于描述發(fā)明的特定實施例以及幫助理解的目的。它們并不意欲限制本發(fā)明。
【具體實施方式】
[0037]參考圖1A，示出了根據(jù)本發(fā)明非限制性實施例的存儲器系統(tǒng)10。存儲器系統(tǒng)10包括存儲器控制器12、多個非易失性存儲器設備H1-H4和半導體設備。在特定示例中，該半導體設備是布置在存儲器控制器12和非易失性存儲器設備H1-H4之間的橋接設備16。應該理解，雖然在圖1A中示出了 4個非易失性存儲器設備H1-H4，但是其僅為示例目的，該存儲器系統(tǒng)10并不限制非易失性存儲器設備的特定數(shù)目。實際上，在一些實施例中，可能只存在單個非易失性存儲器設備。
[0038]非易失性存儲器設備H1-H4
[0039]在一些情況中，非易失性存儲器設備H1-H4可以是如今天市場上許多供應商所供給的常規(guī)可獲得的NAND閃速設備。例如，非易失性存儲器設備H1-H4可以是NAND閃存、NOR閃存、NROM等，這里僅列舉了少數(shù)非限制性可能。在其它情況中，非易失性存儲器設備H1-H4中的一些或者全部可以是商業(yè)上難以獲得的非標準設備。應該理解，無需使所有的非易失性存儲器設備H1-H4都是相同類型或者由同一制造商制造。
[0040]非易失性存儲器設備H1-H4中的每個包括設備控制邏輯塊18、存儲器核心20和設備頁面緩沖器22。存儲器核心20包括數(shù)據(jù)單元24的排列，數(shù)據(jù)單元24可在設備控制邏輯塊18的控制下被寫入或者讀出。設備控制邏輯塊18接收通用命令和來自外部實體的“寫數(shù)據(jù)”并且將“讀數(shù)據(jù)”提供給外部實體。如此處所使用的，“邏輯塊”(在這里，例如為“設備控制邏輯塊18”的表達方式)包括執(zhí)行所需邏輯功能的電路和/或軟件。但在附圖中，省略了字“塊”，以使附圖不亂。
[0041]在非限制性實施例中，存儲器核心20中的數(shù)據(jù)單元24可被組織為多個“平面”，每個平面包括多個“塊”，每個塊包括多個“頁面”，每個頁面包括多個“字”。例如，在所示實施例中，存儲器核心20具有2 (=21)個平面(A和B)，每個平面包括32768 (=215)個塊，每個塊具有32 (=25)個頁面，每個頁面包括2048 (=211)個8位字，結果每個非易失性存儲器設備總為共4千兆字節(jié)(=232個8位字)?？梢栽黾恿硗獾淖钟糜诩m錯和其它目的，其可以使一些設備中每個平面的每個頁面總共有2112個字。但是，應該理解，可以使用其它尺寸和配置，包括僅使用單個平面的配置。
[0042]設備頁面緩沖器22包括數(shù)據(jù)單元的排列。在從外部實體接收的數(shù)據(jù)被寫入存儲器核心20的指定頁面之前，使用設備頁面緩沖器22來暫時存儲一個頁面的數(shù)據(jù)，或者替代地，在處理用于讀數(shù)據(jù)的通用命令的最后階段，在從存儲器核心20提取的數(shù)據(jù)返回到外部實體之前，使用設備頁面緩沖器22來暫時存儲一個頁面迪數(shù)據(jù)。這樣，在本示例中，設備頁面緩沖器22在2個平面(A和B)的每個中保持2112個字。在其它實施例中，設備頁面緩沖器22可具有不同大小且可保持多于一個頁面值的數(shù)據(jù)。
[0043]可被非易失性存儲器設備H1-H4中的一個或幾個處理的通用命令具有以第一命令周期開始的通用命令結構。根據(jù)實際命令自身，地址周期、數(shù)據(jù)周期、和第二命令周期均有可能。在下面的表1中提供了可由第一命令周期傳送的位的各種組合來編碼的可能的通用命令選擇、以及這樣的通用命令的可能定義。
[0044]
【權利要求】
1.一種計算機可讀存儲介質，用于存儲在被處理時用于提供半導體設備的指令，該半導體設備被配置為: 保持包括多個數(shù)據(jù)單元的虛擬頁面緩沖器； 保持包括多個數(shù)據(jù)單元的屏蔽緩沖器，該屏蔽緩沖器的每個數(shù)據(jù)單元對應于該虛擬頁面緩沖器的相應一個數(shù)據(jù)單元； 當接收到觸發(fā)時設置該屏蔽緩沖器的每個數(shù)據(jù)單元為第一邏輯狀態(tài)； 向該虛擬頁面緩沖器的所選數(shù)據(jù)單元中寫數(shù)據(jù)并且將與該虛擬頁面緩沖器的該所選數(shù)據(jù)單元相對應的該屏蔽緩沖器的那些數(shù)據(jù)單元設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)； 通過對于該虛擬頁面緩沖器的每個數(shù)據(jù)單元組合從該虛擬頁面緩沖器的每個數(shù)據(jù)單元讀取的數(shù)據(jù)和該屏蔽緩沖器的該對應一個數(shù)據(jù)單元的該邏輯狀態(tài)，來提供屏蔽的輸出數(shù)據(jù)；和 向該非易失性存儲器設備釋放該屏蔽的輸出數(shù)據(jù)。
2.一種半導體存儲器電路，包括: 存儲器陣列，包括: 多個字線，每個字線都連接到相應的一行存儲單位；和 多個位線，每個位線連接到相應的一列存儲單位； 至少一個行解碼器，用于在該多個字線中選擇一群字線； 多個驅動器電路，用于分別驅動該多個位線并且將連接到該群字線的存儲單位設置為預定邏輯狀態(tài)。
3.如權利要求2所述的半導體存儲器電路，其中當確立預設控制信號時發(fā)生選擇該群字線。
4.如權利要求3所述的半導體存儲器電路，其中當沒有確立該預設控制信號時，該至少一個行解碼器被配置為選擇由行信號識別的單獨一個字線。
5.如權利要求4所述的半導體存儲器電路，還包括配置為用于提供該行信號作為地址信號的一部分的控制器。
6.如權利要求3所述的半導體存儲器電路，還包括配置為用于確立該預設控制信號的控制器。
7.如權利要求6所述的半導體存儲器電路，其中該控制器還被配置用于在確立該預設控制信號之后啟用該驅動器電路。
8.如權利要求7所述的半導體存儲器電路，其中該驅動器電路被同時啟用。
9.如權利要求7所述的半導體存儲器電路，其中該驅動器電路被順序啟用。
10.如權利要求2所述的半導體存儲器電路，其中該群字線是第一群字線，且其中該至少一個行解碼器還被配置用于在該多個字線中選擇第二群字線。
11.如權利要求10所述的半導體存儲器電路，其中該第一群字線和該第二群字線互不相交。
12.如權利要求10所述的半導體存儲器電路，其中當確立第一預設控制信號時，選擇該第一群字線，并且其中當確立第二預設控制信號時，選擇該第二群字線。
13.如權利要求12所述的半導體存儲器電路，其中該至少一個行解碼器包括單個行解碼器，其中當該第一預設控制信號和該第二預設控制信號均沒有被確立時，該單個行解碼器被配置為選擇由行信號識別的單獨一個字線。
14.如權利要求12所述的半導體存儲器電路，其中該至少一個行解碼器包括第一行解碼器和第二行解碼器，其中當該第一預設控制信號和該第二預設控制信號均沒有被確立時，該第一行解碼器被配置為在該第一群字線內選擇由第一行信號識別的單獨一個字線且該第二行解碼器被配置為在該第二群字線內選擇由第二行信號識別的單獨一個字線。
15.如權利要求12所述的半導體存儲器電路，還包括配置為用于確立該第一預設控制信號和該第二控制信號的控制器。
16.如權利要求15所述的半導體存儲器電路，其中該控制器進一步被配置為用于同時確立該第一預設控制信號和該第二控制信號。
17.如權利要求15所述的半導體存儲器電路，其中該控制器進一步被配置為用于順序確立該第一預設控制信號和該第二控制信號。
18.如權利要求10所述的半導體存儲器電路，其中該至少一個行解碼器包括用于響應于確立預設控制信號來控制選擇該第一群字線和選擇該第二群字線的電路。
19.如權利要求18所述的半導體存儲器電路，其中當沒有確立該預設控制信號時，該至少一個行解碼器被配置為選擇由行信號識別的單獨一個字線。
20.如權利要求2所述的半導體存儲器電路，還包括多個字線驅動器電路，每一個字線驅動器電路當被選擇時用于驅動相應一個字線。
21.如權利要求2所述的半導體存儲器電路，其中該群字線中的字線是相鄰的。
22.如權利要求2所述的半導體存儲器電路，其中該群字線包括該存儲器陣列的所有行。
23.如權利要求2所述的半導體存儲器電路，其中該群字線包括的行比該存儲器陣列的所有行少。
24.一種用于預設至少部分存儲器陣列的方法，該存儲器陣列包括多個字線，每個字線連接到對應存儲單位行，該方法包括: 在該多個字線中選擇一群字線； 同時將連接到該群字線的存儲單位設置為預定邏輯狀態(tài)。
25.如權利要求24所述的方法，其中所述同時將連接到該群字線的存儲單位設置為預定邏輯狀態(tài)包括同時將連接到該群字線的所有存儲單位設置為該預定邏輯狀態(tài)。
26.如權利要求24所述的方法，其中所述同時將連接到該群字線的存儲單位設置為預定邏輯狀態(tài)包括在同時將連接到所述群字線中的每個字線的至少一個第一存儲單位設置為該預定邏輯狀態(tài)之后，同時將連接到所述群字線中的每個字線的至少一個第二存儲單位設置為該預定邏輯狀態(tài)。
27.如權利要求24所述的方法，其中該群字線包括第一群字線，該方法進一步包括: 在該多個字線中選擇第二群字線； 同時將連接到該第二群字線的存儲單位設置為預定邏輯狀態(tài)。
28.—種與包括多個字線的存儲器陣列一起使用的電路，每個字線連接到多行存儲單位內相應的一行存儲單位，該電路包括: 第一輸入端，用于接收指示選擇單個行的行信號，此后，將選擇的單個行稱為單獨所選行； 第二輸入端，用于接收指示選擇一群行的預設控制信號，此后，將選擇的一群行稱為連帶所選行； 用于組合該行信號和該預設控制信號來對于每一行產(chǎn)生相應字線選擇信號的線路，對于每一行的該字線選擇信號指示選擇下述行中的至少一個:(i )該單獨所選行和(ii )該連帶所選行中的一個，以及指示不選擇既不是該單獨所選行也不是該連帶所選行中的一個的行； 輸出端，用于對于每一行將該字線選擇信號經(jīng)由字線驅動器釋放到該存儲器陣列。
29.—種半導體設備,包括: 包括多個主存儲單位的主存儲單元； 包括成行且成列安置的多個輔存儲單位的輔存儲單元，每個輔存儲單位對應于相應的一組主存儲單位； 多個字線，每個字線連接到相應行的輔存儲單位； 多個位線，每個位線連接到相應列的輔存儲單位； 行解碼器電路，用于在第一操作模式下在該多個字線中選擇單個字線且在第二操作模式下在該多個字線中選擇一群字線； 位線控制電路，用于驅動該位線來使能寫連接到已選字線的輔存儲單位； 控制邏輯電路，用于(i)當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路以將每個輔存儲單位設`置為第一邏輯狀態(tài)；(ii)將輸入數(shù)據(jù)寫入所選主存儲單位；和(iii)當該行解碼器電路在該第一操作模式下操作時控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
30.如權利要求29所述的半導體設備，其中該主存儲單位和該輔存儲單位是靜態(tài)隨機存取存儲器(SRAM)存儲單元。
31.如權利要求30所述的半導體設備，其中該SRAM存儲單元是單端口SRAM存儲單元。
32.如權利要求29所述的半導體設備，其中，對于每列輔存儲單位，該多個位線包括連接到該列輔存儲單位的相應一對位線。
33.如權利要求29所述的半導體設備，其中該第一邏輯狀態(tài)是指示主存儲單元中的數(shù)據(jù)具有第一狀態(tài)的邏輯狀態(tài)。
34.如權利要求33所述的半導體設備，其中該第二邏輯狀態(tài)是指示主存儲單元中的數(shù)據(jù)具有第二狀態(tài)的邏輯狀態(tài)。
35.如權利要求34所述的半導體設備，其中該第一邏輯狀態(tài)是邏輯0，且該第二邏輯狀態(tài)是邏輯I。
36.如權利要求29所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該行解碼器電路置于該第二操作模式。
37.如權利要求36所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括預設命令。
38.如權利要求36所述的半導體設備，其中為將該行解碼器電路置于該第二操作模式，該控制邏輯電路被配置為命令該行解碼器電路選擇該群字線。
39.如權利要求38所述的半導體設備，其中該群字線包括所有字線。
40.如權利要求39所述的半導體設備，其中該群字線能從多個字線組合中選擇，每個字線組合包括少于所有字線的字線。
41.如權利要求29所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該輸入數(shù)據(jù)寫入該所選主存儲單位。
42.如權利要求41所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，從其能夠確定該所選主存儲單位。
43.如權利要求41所述的半導體設備，其中該控制邏輯電路被配置為當完成寫該輸入數(shù)據(jù)時將該行解碼器電路置于該第一操作模式。
44.如權利要求43所述的半導體設備，其中為將該行解碼器電路置于該第一操作模式，該控制邏輯電路被配置為命令該行解碼器電路選擇其所連接的行包括被寫入的至少一個主存儲單位的單個字線。
45.如權利要求29所述的半導體設備，其中當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路包括(i )選擇一列輔存儲單位；(ii )將所選列中連接到已選字線的每個輔存儲單位設置為該第一邏輯狀態(tài)jP(iii)對于每一其它列的輔存儲單位重復該選擇和該設置。
46.如權利要求29所述的半導體設備，其中當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路包括(i )選擇多列輔存儲單位；(ii )將所選列中連接到已選字線的那些輔存儲單位同時設置為該第一邏輯狀態(tài)；和(iii)對于多個其它多列的輔存儲單位重復該選擇和該同時設置。
47.如權利要求29所述的半導體設備，其中當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路包括將連接到已選字線的所有輔存儲單位同時設置為該第一邏輯狀態(tài)。
48.如權利要求29所述的`半導體設備，其中每個輔存儲單位對應于包括恰好一個主存儲單位的相應組。
49.如權利要求29所述的半導體設備，其中每個輔存儲單位對應于包括至少兩個主存儲單位的相應組。
50.如權利要求29所述的半導體設備，其中該位線是第一位線，其中連接到給定行輔存儲單位的每個字線還連接到相應行的主存儲單位，該相應行的主存儲單位包括對應于該給定行輔存儲單位中輔存儲單位的一組或多組主存儲單位，其中該主存儲單位成行且成列地安置，且其中該半導體設備進一步包括: 多個第二位線，每個第二位線連接到相應列的主存儲單位； 其中該位線控制電路進一步用于驅動該第二位線以使能寫連接到已選字線的輔存儲單位； 其中當該行解碼器電路在該第一操作模式時該控制邏輯電路通過控制該位線控制電路來使該輸入數(shù)據(jù)被寫入該所選主存儲單位。
51.如權利要求50所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該行解碼器電路置于該第一操作模式。
52.如權利要求51所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，從其確定該所選主存儲單位。
53.如權利要求51所述的半導體設備，其中為將該行解碼器電路置于該第一操作模式，該控制邏輯電路被配置為命令該行解碼器電路選擇其所連接的行包括被寫入的至少一個主存儲單位的單個字線。
54.如權利要求52所述的半導體設備，其中為將該行解碼器電路置于該第一操作模式，該控制邏輯電路被配置為命令該行解碼器電路選擇其連接的行包括該起始地址的單個字線。
55.如權利要求29所述的半導體設備，其中該字線是第一字線，其中該位線是第一位線，其中該位線控制電路是第一位線控制電路，其中該行解碼器電路是第一行解碼器電路，其中該主存儲單位被成行成列地安置，且其中該半導體設備進一步包括: 多個第二字線，每個第二字線連接到相應行的主存儲單位，該第二字線與該第一字線不同； 第二行解碼器電路，用于在該多個第二字線中選擇單獨的第二字線； 多個第二位線，每個第二位線連接到相應列的主存儲單位； 第二位線控制電路，用于驅動該第二位線來使能寫連接到已選第二字線的主存儲單位； 其中該控制邏輯電路通過控制該第二位線控制電路和該第二行解碼器電路來將該輸入數(shù)據(jù)寫入該所選 主存儲單位。
56.如權利要求55所述的半導體設備，其中該控制邏輯電路被配置為命令該第二行解碼器電路選擇其所連接的行包括被寫入的至少一個主存儲單位的單獨第二字線。
57.如權利要求56所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時命令該第二行解碼器。
58.如權利要求57所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，從其確定該所選主存儲單位。
59.一種由半導體設備執(zhí)行的方法，包括: 選擇形成一部分輔存儲單元的一群成行輔存儲單位，該輔存儲單位成行且成列地安置； 驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到相應列的輔存儲單位； 將輸入數(shù)據(jù)寫入多個主存儲單位中所選的主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位； 選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位； 驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
60.一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為: 選擇形成一部分輔存儲單元的一群成行輔存儲單位，該輔存儲單位成行且成列地安置； 驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到相應列的輔存儲單位； 將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位； 選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位； 驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
61.一種半導體設備，包括: 包括多個主存儲單位的主存儲單元； 包括多個子單元的輔存儲單元，每個子單元包括成行且成列地安置的多個輔存儲單位，每個輔存儲單位對應于相應組的主存儲單位； 多個字線，每個字線都連接到相應行的輔存儲單位； 多個位線，每個位線都連接到相應列的輔存儲單位且貫穿該多個子單元； 行解碼器電路，用于在第一操作模式下在特定一個子單元的多個字線中選擇單獨字線且在第二操作模式下在至少兩個子單元的每個中選擇包括至少一個字線的一群字線；位線控制電路，用于驅動該位線來使能寫連接到已選字線的輔存儲單位； 控制邏輯電路，用于(i)當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路以將每個子單元中的每個輔存儲單位設置為第一邏輯狀態(tài)；(ii)將輸入數(shù)據(jù)寫入所選主存儲單位jP(iii)當該行解碼器電路在該第一操作模式下操作時控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
62.如權利要求61所述的半導體設備，其中該主存儲單位和該輔存儲單位是靜態(tài)隨機存取存儲器(SRAM)存儲單元。
63.如權利要求62所述的半導體設備，其中該SRAM存儲單元是單端口SRAM存儲單元。
64.如權利要求61所述的半導體設備，其中，對于每列輔存儲單位，該多個位線包括連接到該列輔存儲單位的相應一對位線。
65.如權利要求61所述的半導體設備，其中該第一邏輯狀態(tài)是指示該主存儲單元中的數(shù)據(jù)具有第一狀態(tài)的邏輯狀態(tài)。
66.如權利要求65所述的半導體設備，其中該第二邏輯狀態(tài)是指示該主存儲單元中的數(shù)據(jù)具有第二狀態(tài)的邏輯狀態(tài)。
67.如權利要求66所述的半導體設備，其中該第一邏輯狀態(tài)是邏輯O，且該第二邏輯狀態(tài)是邏輯I。
68.如權利要求61所述的半導體設備，其中該行解碼器電路包括多個行解碼器，每個行解碼器分別對應于一個子單元。
69.如權利要求68所述的半導體設備，其中每個行解碼器單獨地選擇由該控制邏輯電路識別的至少一個字線。
70.如權利要求69所述的半導體設備，其中該控制邏輯電路被配置為識別被每個行解碼器選擇的至少一個字線，使得在該第二操作模式下該行解碼器電路能夠從至少兩個子單元的每個中選擇包括至少一個字線的一群字線。
71.如權利要求70所述的半導體設備，其中該群字線包括來自每個子單元的至少一個字線。
72.如權利要求70所述的半導體設備，其中該群字線包括來自所有子單元的所有字線。
73.如權利要求61所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該輸入數(shù)據(jù)寫入該所選主存儲單位。
74.如權利要求73所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，且從其能夠確定該所選主存儲單位。
75.如權利要求73所述的半導體設備，其中該控制邏輯電路被配置為當完成寫該輸入數(shù)據(jù)時將該行解碼器電路置于該第一操作模式。
76.如權利要求75所述的半導體設備，其中為將該行解碼器電路置于該第一操作模式，該控制邏輯電路被配置為命令該行解碼器電路選擇其所連接的行包括被寫入的至少一個主存儲單位的單獨字線。
77.如權利要求61所述的半導體設備，其中當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路包括(i )選擇一列輔存儲單位；(ii )將所選列中連接到已選字線的每個輔存儲單位設置為該第一邏輯狀態(tài)jP(iii)對于每一個其它列的輔存儲單位重復該選擇和該設置。
78.如權利要求61所述的半導體設備，其中當該行解碼器電路在該第二操作模式下操作時控制該位線控制電路包括(i )選擇多列輔存儲單位；(ii )將所選列中連接到已選字線的那些輔存儲單位同時設置為該第一邏輯狀態(tài)；和(iii)對于多個其它多列的輔存儲單位重復該選擇和該同時設置。
79.如權利要求61所述的半導體設備，其中控制該位線控制電路以將每個輔存儲單位設置為該第一邏輯狀態(tài)包括將連接到已選字線的所有輔存儲單位同時設置為該第一邏輯狀態(tài)。
80.如權利要求61所述的半導體設備，其中每個輔存儲單位對應于包括恰好一個主存儲單位的相應組。
81.如權利要求61所述的半導體設備，其中每個輔存儲單位對應于包括至少兩個主存儲單位的相應組。
82.—種由半導體設備執(zhí)行的方法，包括: 從至少兩個子單元的每個中選擇包括至少一行的一群成行輔存儲單位，每個子單元中的輔存儲單位成行且成列地安置； 驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到相應列的輔存儲單位且貫穿該多個子單元； 將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位； 選擇特定一個子單元的特定行，該特定行包括至少一個輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位； 驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
83.一種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為: 從至少兩個子單元的每個中選擇包括至少一行的一群成行輔存儲單位，每個子單元中的輔存儲單位成行且成列地安置； 驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到相應列的輔存儲單位且貫穿該多個子單元； 將輸入數(shù)據(jù)寫入多個主存儲單位中所選主存儲單位，其中每個輔存儲單位對應于相應組的主存儲單位； 選擇特定一個子單元的特定行，該特定行包括至少一個輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位； 驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
84.—種半導體設備,包括: 包括被安置到NI行、Ml列的陣列中的多個主存儲單位的主存儲單元； 包括被安置到N2行、M2列的陣列中的多個輔存儲單位的輔存儲單元，每個輔存儲單位對應于相應組的Z個主存儲單位，N2小于NI且M2大于M1/Z ； 多個字線，每個字線連 接到相應行的輔存儲單位； 多個位線，每個位線連接到相應列的輔存儲單位； 行解碼器電路，用于在多個字線中選擇單獨字線； 位線控制電路，用于驅動該多個位線以使能寫連接到所選字線的輔存儲單位； 控制邏輯電路，用于(i)控制該位線控制電路以將每個輔存儲單位設置為第一邏輯狀態(tài)；(ii)將輸入數(shù)據(jù)寫入所選主存儲單位jP(iii)控制該位線控制電路以將對應于該所選主存儲單位的那些輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
85.如權利要求84所述的半導體設備，其中該主存儲單位和該輔存儲單位是靜態(tài)隨機存取存儲器(SRAM)存儲單元。
86.如權利要求85所述的半導體設備，其中該SRAM存儲單元是單端口SRAM存儲單元。
87.如權利要求84所述的半導體設備，其中，對于每列輔存儲單位，該多個位線包括連接到該列輔存儲單位的相應一對位線。
88.如權利要求84所述的半導體設備，其中該第一邏輯狀態(tài)是指示主存儲單元中的數(shù)據(jù)具有第一狀態(tài)的邏輯狀態(tài)。
89.如權利要求88所述的半導體設備，其中該第二邏輯狀態(tài)是指示主存儲單元中的數(shù)據(jù)具有第二狀態(tài)的邏輯狀態(tài)。
90.如權利要求89所述的半導體設備，其中該第一邏輯狀態(tài)是邏輯0，且該第二邏輯狀態(tài)是邏輯I。
91.如權利要求84所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將每個輔存儲單位設置為該第一邏輯狀態(tài)。
92.如權利要求91所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括預設命令。
93.如權利要求84所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該輸入數(shù)據(jù)寫入該所選主存儲單位。
94.如權利要求93所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，且從其能夠確定該所選主存儲單位。
95.如權利要求84所述的半導體設備，其中控制該位線控制電路以將每個輔存儲單位設置為該第一邏輯狀態(tài)包括(i )選擇一列輔存儲單位；(ii )將所選列中連接到已選字線的每個輔存儲單位設置為該第一邏輯狀態(tài)；和(iii)對于每一個其它列的輔存儲單位重復該選擇和該設置。
96.如權利要求84所述的半導體設備，其中控制該位線控制電路以將每個輔存儲單位設置為該第一邏輯狀態(tài)包括(i )選擇多列輔存儲單位；(ii )將所選列中連接到已選字線的那些輔存儲單位同時設置為該第一邏輯狀態(tài)jP(iii)對于多個其它多列的輔存儲單位重復該選擇和該同時設置。
97.如權利要求84所述的半導體設備，其中控制該位線控制電路以將每個輔存儲單位設置為該第一邏輯狀態(tài)包括將連接到已選字線的所有輔存儲單位同時設置為該第一邏輯狀態(tài)。
98.如權利要求84所述的半導體設備，其中Z等于I。
99.如權利要求84所述的半導體設備，其中Z大于I。
100.如權利要求84所述的半導體設備，其中NI至少是N2的兩倍。
101.如權利要求84所述的半導體設備，其中M2至少是M1/4。
102.一種由半導體設備執(zhí)行的方法，包括: 將輸入數(shù)據(jù)寫入形成一部分主存儲單元的多個主存儲單位的所選主存儲單位，該主存儲單元的該主存儲單位被安置為NI行、Ml列； 在所述寫之前，驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到形成一部分輔存儲單元的相應列的輔存儲單位，每個輔存儲單位對應于包括Z個主存儲單位的對應組，該輔存儲單元的輔存儲單位被安置為N2行、M2列，N2小于NI且M2 大于 M1/Z ； 選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位； 驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
103.—種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為: 將輸入數(shù)據(jù)寫入形成一部分主存儲單元的多個主存儲單位的所選主存儲單位，該主存儲單元的該主存儲單位被安置為NI行、Ml列； 在將該輸入數(shù)據(jù)寫入多個主存儲單位的所選主存儲單位之前，驅動多個位線以將每個輔存儲單位設置為第一邏輯狀態(tài)，其中每個位線都連接到形成一部分輔存儲單元的相應列的輔存儲單位，每個輔存儲單位對應于包括Z個主存儲單位的對應組,該輔存儲單元的輔存儲單位被安置為N2行、M2列，N2小于NI且M2大于M1/Z ； 選擇包括至少一個輔存儲單位的特定行的輔存儲單位，其中該至少一個輔存儲單位的對應組的主存儲單位包括至少一個所選存儲單位；驅動該位線來將該至少一個輔存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
104.一種半導體設備,包括: 多個單端口存儲單位； 成行且成列地安置的多個雙端口存儲單位，每個雙端口存儲單位對應于對應組的單端口存儲單位； 第一字線和第二字線，連接到該雙端口存儲單位的行，使得每行雙端口存儲單位連接到對應的一個第一字線和對應的一個第二字線； 第一位線和第二位線，連接到該雙端口存儲單位的列，使得每列雙端口存儲單位連接到對應的一組第一位線和對應的一組第二位線； 行解碼器電路，用于連帶選擇至少一個第一字線和至少一個第二字線； 位線控制電路，用于驅動該第一位線來使能寫連接到已選第一字線的雙端口存儲單位并且用于驅動該第二位線來使能寫連接到已選第二字線的雙端口存儲單位； 控制邏輯電路，用于(i)控制該位線控制電路以將每個雙端口存儲單位設置為第一邏輯狀態(tài)；(ii)使輸入數(shù)據(jù)被寫入所選單端口存儲單位jp(iii)控制該位線控制電路以將對應于該所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
105.如權利要求104所述的半導體設備，其中該單端口存儲單位和該雙端口存儲單位是靜態(tài)隨機存取存儲器(SRAM)存儲單元。`
106.如權利要求104所述的半導體設備，其中連接到每列的該對應一組第一位線包括一對第一位線。
107.如權利要求106所述的半導體設備，其中連接到每列的該對應一組第二位線包括一對第二位線。
108.如權利要求104所述的半導體設備，其中該第一邏輯狀態(tài)是指示該單端口存儲單位中的數(shù)據(jù)具有第一狀態(tài)的邏輯狀態(tài)。
109.如權利要求108所述的半導體設備，其中該第二邏輯狀態(tài)是指示該單端口存儲單位中的數(shù)據(jù)具有第二狀態(tài)的邏輯狀態(tài)。
110.如權利要求109所述的半導體設備，其中該第一邏輯狀態(tài)是邏輯0，且該第二邏輯狀態(tài)是邏輯I。
111.如權利要求104所述的半導體設備，其中該單端口存儲單位占用第一存儲單元且該雙端口存儲單位占用第二存儲單元。
112.如權利要求104所述的半導體設備，其中該控制邏輯電路被配置為控制該位線控制電路以當從外部實體接收到命令時將每個雙端口存儲單位設置為該第一邏輯狀態(tài)。
113.如權利要求112所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括預設命令。
114.如權利要求104所述的半導體設備，其中該控制邏輯電路被配置為當從外部實體接收到命令時將該輸入數(shù)據(jù)寫入該所選單端口存儲單位。
115.如權利要求114所述的半導體設備，其中該外部實體包括片外控制器且其中該命令包括識別起始地址的寫命令，且從其能夠確定該所選單端口存儲單位。
116.如權利要求114所述的半導體設備，其中該控制邏輯電路被配置為控制該位線控制電路以當完成寫該輸入數(shù)據(jù)時將對應于所選單端口存儲單位的那些雙端口存儲單位設置為該第二邏輯狀態(tài)。
117.如權利要求104所述的半導體設備，其中控制該位線控制電路以將每個雙端口存儲單位設置為該第一邏輯狀態(tài)包括(i )選擇一列雙端口存儲單位；(i i )將所選列中連接到已選的第一字線或第二字線的每個雙端口存儲單位設置為該第一邏輯狀態(tài)；和(iii)對于每一個其它列的雙端口存儲單位重復該選擇和該設置。
118.如權利要求104所述的半導體設備，其中控制該位線控制電路以將每個雙端口存儲單位設置為該第一邏輯狀態(tài)包括(i )選擇多列雙端口存儲單位；(i i )將所選列中連接到已選的第一字線或第二字線的那些雙端口存儲單位同時設置為該第一邏輯狀態(tài)；和(iii)對于多個其它多列的雙端口存儲單位重復該選擇和該同時設置。
119.如權利要求104所述的半導體設備，其中控制該位線控制電路以將每個雙端口存儲單位設置為該第一邏輯狀態(tài)包括將連接到已選第一字線或第二字線的所有雙端口存儲單位同時設置為該第一邏輯狀態(tài)。
120.如權利要求104所述的半導體設備，其中每個雙端口存儲單位對應于包括恰好一個單端口存儲單位的相應組。
121.如權利要求104所述的半導體設備，其中每個雙端口存儲單位對應于包括至少兩個單端口存儲單位的相應組。
122.—種由半導體設備執(zhí)行的方法，包括: 將多個雙端口存儲單位的每個設置為第一邏輯狀態(tài)； 將輸入數(shù)據(jù)寫入多個單端口存儲單位的所選單端口存儲單位，其中每個雙端口存儲單位對應于相應組的單端口存儲單位； 將對應于所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
123.—種計算機可讀存儲介質，用于存儲當被計算機處理時用于產(chǎn)生控制邏輯電路的指令，該控制邏輯電路被配置為: 將多個雙端口存儲單位的每個設置為第一邏輯狀態(tài)； 將輸入數(shù)據(jù)寫入多個單端口存儲單位的所選單端口存儲單位，其中每個雙端口存儲單位對應于相應組的單端口存儲單位； 將對應于所選單端口存儲單位的那些雙端口存儲單位設置為與該第一邏輯狀態(tài)不同的第二邏輯狀態(tài)。
【文檔編號】G11C8/10GK103559905SQ201310425360
【公開日】2014年2月5日 申請日期:2009年12月17日 優(yōu)先權日:2008年12月18日
【發(fā)明者】潘弘柏 申請人:莫塞德技術公司