一種用于可配置位寬ram的讀取路徑選擇及控制電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種用于可配置位寬RAM的讀取路徑選擇及控制電路，該電路包括：位寬配置譯碼電路、地址使能譯碼電路、地址采樣電路、地址跳轉(zhuǎn)電路、路徑選擇控制電路以及讀取路徑選擇電路。采用了可配置的電路設(shè)計(jì)控制讀取路徑的位寬，即RAM的讀取路徑的位寬可以根據(jù)配置信號(hào)來(lái)決定。這樣是得RAM可以更加方便的應(yīng)用與FPGA等可配置器件中。本發(fā)明的讀取路徑的可配置位寬的最大位數(shù)可達(dá)到32位，擴(kuò)展了RAM的實(shí)用范圍，使得RAM具有了快速讀取數(shù)據(jù)的功能。
【專(zhuān)利說(shuō)明】—種用于可配置位寬RAM的讀取路徑選擇及控制電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，特別涉及一種用于可配置位寬RAM的讀取路徑選擇及控制電路。
【背景技術(shù)】
[0002]眾所周知，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)由于具有用戶(hù)可編程性和低開(kāi)發(fā)成本的優(yōu)點(diǎn)，使其成為實(shí)現(xiàn)現(xiàn)代電路和系統(tǒng)的一種重要技術(shù)被廣泛應(yīng)用，而RAM是FPGA中的重要集成資源，其中存儲(chǔ)了所用的程序數(shù)據(jù)，在工作過(guò)程中需要從RAM中讀取數(shù)據(jù)?，F(xiàn)有RAM都為一固定位寬的RAM，這就導(dǎo)致RAM的實(shí)用范圍較小，必須以對(duì)應(yīng)位寬來(lái)讀取數(shù)據(jù)，既影響了RAM的讀取數(shù)據(jù)的速度，也局限了 RAM使用的范圍。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問(wèn)題是提供一種對(duì)于最大位寬為32位的可配置位寬RAM的讀取路徑選擇及控制電路，以解決最大為32位位寬的可配置位寬RAM的電路設(shè)計(jì)問(wèn)題，可極大提高RAM的讀取速度以及使用范圍。
[0004]為了解決以上技術(shù)問(wèn)題，本發(fā)明提供一種用于可配置位寬RAM的讀取路徑選擇及控制電路，其中，包括:
[0005]地址采樣電路，用來(lái)接收地址輸入信號(hào)，并輸出采樣地址信號(hào)；
[0006]地址使能譯碼電路，接收配置信號(hào)，并根據(jù)配置信號(hào)譯碼出地址信號(hào)對(duì)應(yīng)位的地址使能信號(hào)；
[0007]位寬配置譯碼電路，接收配置信號(hào)，并根據(jù)配置信號(hào)輸出位寬控制信號(hào)；
[0008]地址跳轉(zhuǎn)電路，接收采樣地址信號(hào)以及地址信號(hào)對(duì)應(yīng)位的使能信號(hào)，并根據(jù)所述采樣地址信號(hào)以及所述地址信號(hào)對(duì)應(yīng)位的使能信號(hào)輸出32位的寫(xiě)使能信號(hào)；
[0009]路徑選擇控制電路，根據(jù)所述地址跳轉(zhuǎn)電路輸出的32位的寫(xiě)使能信號(hào)和所述位寬配置譯碼電路輸出的位寬控制有效信號(hào)，輸出32對(duì)互補(bǔ)的路徑選擇控制信號(hào)；
[0010]讀取路徑選擇電路，根據(jù)路徑選擇控制信號(hào)，將32位的讀取數(shù)據(jù)配置位寬進(jìn)行輸出。
[0011]優(yōu)選的，地址采樣電路為一個(gè)D觸發(fā)器組，所述D觸發(fā)器組包括5個(gè)D觸發(fā)器，根據(jù)地址elk信號(hào)以及地址信號(hào)，所述D觸發(fā)器組輸出采樣地址信號(hào)，所述采樣地址信號(hào)包括時(shí)鐘采樣后的同相信號(hào)和時(shí)鐘采樣后的反相信號(hào)。
[0012]優(yōu)選的，所述配置信號(hào)為三組配置輸入信號(hào)，所述地址使能譯碼電路包括三輸入或非門(mén)、二輸入與門(mén)、非門(mén)、二輸入與非門(mén)、二輸入或門(mén)、兩個(gè)二輸入或非門(mén)和五個(gè)驅(qū)動(dòng)器，所述地址使能信號(hào)根據(jù)配置信號(hào)的不同分別控制對(duì)應(yīng)位的地址信號(hào)是否有效。
[0013]優(yōu)選的，所述配置信號(hào)為三組配置輸入信號(hào)，所述位寬配置譯碼電路包括三個(gè)反相器和六個(gè)三輸入與門(mén)，所述三輸入與門(mén)根據(jù)所述配置信號(hào)輸出位寬控制信號(hào)。
[0014]優(yōu)選的，所述地址跳轉(zhuǎn)電路包括32個(gè)寫(xiě)使能信號(hào)輸出端，地址跳轉(zhuǎn)電路的每個(gè)輸出端均為地址采樣信號(hào)(或者其反相信號(hào))分別與對(duì)應(yīng)位的地址使能信號(hào)的與非輸出后的
與信號(hào)。
[0015]優(yōu)選的，路徑選擇控制電路包括32對(duì)輸出端，每對(duì)輸出端輸出互補(bǔ)的路徑選擇控制信號(hào)，每對(duì)互補(bǔ)的路徑選擇控制信號(hào)互為反相信號(hào)，每個(gè)路徑選擇信號(hào)均為對(duì)應(yīng)的寫(xiě)使能信號(hào)與位寬控制信號(hào)邏輯運(yùn)算后的結(jié)果。
[0016]優(yōu)選的，讀取路徑選擇電路包括讀取數(shù)據(jù)信號(hào)輸出端、讀取數(shù)據(jù)輸入端和設(shè)于所述所述讀取數(shù)據(jù)信號(hào)輸入端與所述讀取數(shù)據(jù)信號(hào)輸出端之間的傳輸門(mén)，所述傳輸門(mén)兩端的連通受控于路徑選擇控制信號(hào)。
[0017]采用了可配置的電路設(shè)計(jì)，利用地址使能譯碼電路以及位寬配置譯碼電路將配置信號(hào)轉(zhuǎn)換為地址使能信號(hào)與位寬控制有效信號(hào)，再通過(guò)地址跳轉(zhuǎn)電路將地址信號(hào)與地址使能信號(hào)轉(zhuǎn)換為寫(xiě)使能信號(hào)，最后通過(guò)路徑選擇控制電路根據(jù)寫(xiě)使能信號(hào)與位寬控制有效信號(hào)輸出路徑選擇控制電路并控制讀取路徑選擇電路中的傳輸們，從而控制讀取路徑的位寬，即RAM的讀取路徑的位寬可以根據(jù)配置信號(hào)來(lái)決定。這樣是得RAM可以更加方便的應(yīng)用與FPGA等可配置器件中。本發(fā)明的讀取路徑的可配置位寬的最大位數(shù)可達(dá)到32位，擴(kuò)展了 RAM的實(shí)用范圍，使得RAM具有了快速讀取數(shù)據(jù)的功能。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0018]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明:
[0019]圖1是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的電路原理框圖；
[0020]圖2是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的地址采樣電路的電路不意圖；
[0021]圖3是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的地址使能譯碼電路的電路原理示意圖；
[0022]圖4是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的配置位寬譯碼電路的電路原理示意圖；
[0023]圖5是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的地址跳轉(zhuǎn)電路的電路原理不意圖；
[0024]圖6是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的路徑選擇控制電路的電路原理不意圖；
[0025]圖7是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的讀取路徑選擇電路的電路原理示意圖；
[0026]圖8是本發(fā)明的用于可配置位寬RAM的讀取路徑選擇及控制電路實(shí)施例的配置信號(hào)真值表圖。
【具體實(shí)施方式】
[0027]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說(shuō)明，使本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按比例繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0028]如圖1所示，本發(fā)明提供一種用于可配置位寬RAM的讀取路徑選擇及控制電路，其中，包括:地址采樣電路101，用來(lái)接收地址輸入信號(hào)，并輸出采樣地址信號(hào)；地址使能譯碼電路103，接收配置信號(hào)，并根據(jù)配置信號(hào)譯碼出地址信號(hào)對(duì)應(yīng)位的地址使能信號(hào)；位寬配置譯碼電路104，接收配置信號(hào)，并根據(jù)配置信號(hào)輸出位寬控制信號(hào)；位寬配置譯碼電路104根據(jù)配置信號(hào)輸出位寬分別為1、2、4、8、16、32的位寬控制信號(hào)；地址跳轉(zhuǎn)電路102，接收采樣地址信號(hào)以及地址信號(hào)對(duì)應(yīng)位的使能信號(hào)，并根據(jù)所述采樣地址信號(hào)以及所述地址信號(hào)對(duì)應(yīng)位的使能信號(hào)輸出32位的寫(xiě)使能信號(hào)；路徑選擇控制電路105，根據(jù)所述地址跳轉(zhuǎn)電路輸出的32位的寫(xiě)使能信號(hào)和所述位寬配置譯碼電路輸出的位寬控制有效信號(hào)，輸出32對(duì)互補(bǔ)的路徑選擇控制信號(hào)；讀取路徑選擇電路106，根據(jù)路徑選擇控制信號(hào)，將32位的讀取數(shù)據(jù)配置位寬進(jìn)行輸出，讀取路徑選擇電路106根據(jù)路徑選擇控制信號(hào)將32位的讀取數(shù)據(jù)輸出端的低I位、或者低2位、或者低4位、或者低8位、或者低16位、或者低32位與讀取數(shù)據(jù)輸入端連接。
[0029]輸入到地址采樣電路101輸入端107的5位地址信號(hào)addr〈4:0>，輸入到地址采樣電路101輸入端108的I位地址Clk信號(hào)，輸入到地址使能譯碼電路103與位寬配置譯碼電路104的輸入端109的3位配置信號(hào)cfgbit〈2:0>。
[0030]地址采樣電路101通過(guò)其輸出端112輸出到地址跳轉(zhuǎn)電路102的信號(hào)為5位信號(hào)addrq〈4: 0>和addrqn〈4: 0>，地址使能譯碼電路103輸出到地址跳轉(zhuǎn)電路102的信號(hào)為5位addren〈4:0>，地址跳轉(zhuǎn)電路102輸出到路徑選擇控制電路105的信號(hào)為32位wren〈31: 0>，位寬配置譯碼電路104輸出到路徑選擇控制電路105的信號(hào)為6個(gè)位寬選擇信號(hào)wl、w2、w4、w8、wl6、w32，路徑選擇控制電路105輸出到讀取路徑選擇電路106的兩組32位信號(hào)mux〈31:0> 和 muxn〈31:0>。
[0031]該電路可以用于位寬為1、2、4、8、16、32的可配置位寬RAM，即可以根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的最低I位dol〈0>分別連接到32位讀取數(shù)據(jù)輸入端dOr〈31:0>，即I位位寬；或者根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的最低2位dol〈l:0>分別連接到32位讀取數(shù)據(jù)輸入端dor〈31:0>，即2位位寬；或者根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的最低4位dol〈3:0>分別連接到32位讀取數(shù)據(jù)輸入端dor〈31: 0>，即4位位寬；或者根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的最低8位dol〈7:0>分別連接到32位讀取數(shù)據(jù)輸入端dor〈31:0>、即8位位寬；或者根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的最低16位dol<15:0>分別連接到32位讀取數(shù)據(jù)輸入端dor〈31:0>，即16位位寬；或者根據(jù)配置信號(hào)109和地址信號(hào)107決定將讀取數(shù)據(jù)輸出端的32位dol〈31:0>連接到32位讀取數(shù)據(jù)輸入端dor〈31:0>，即32位位寬。
[0032]如圖2所示，地址采樣電路為一個(gè)D觸發(fā)器組201，所述D觸發(fā)器組201包括5個(gè)D觸發(fā)器，根據(jù)地址elk信號(hào)203以及地址信號(hào)202，所述D觸發(fā)器組輸出采樣地址信號(hào)，所述米樣地址信號(hào)包括時(shí)鐘米樣后的同相信號(hào)addrq〈4: 0>和時(shí)鐘米樣后的反相信號(hào)addrqn<4:0>o
[0033]所述配置信號(hào)為三組配置輸入信號(hào)，所述地址使能譯碼電路包括三輸入或非門(mén)、二輸入與門(mén)、非門(mén)、二輸入與非門(mén)、二輸入或門(mén)、兩個(gè)二輸入或非門(mén)和五個(gè)驅(qū)動(dòng)器，所述地址使能信號(hào)根據(jù)配置信號(hào)的不同分別控制對(duì)應(yīng)位的地址信號(hào)是否有效。如圖3所示，在本實(shí)施例中，301為配置信號(hào)輸入cfgbit〈2>，302為配置信號(hào)輸入cfgbit〈l>，303為配置信號(hào)輸入cfgbit〈0>。301,302和303經(jīng)過(guò)三輸入或非門(mén)309和驅(qū)動(dòng)器310后生成I位地址使能信號(hào)addren〈0> ;301、302經(jīng)過(guò)二輸入或非門(mén)311和驅(qū)動(dòng)器312后生成I位地址使能信號(hào)addren〈l> ；302和303經(jīng)過(guò)二輸入與門(mén)313后和301共同輸入二輸入或非門(mén)314后，經(jīng)過(guò)驅(qū)動(dòng)器315后生成I位地址使能信號(hào)addren〈2> ；301經(jīng)過(guò)非門(mén)316和驅(qū)動(dòng)器317后生成I位地址使能信號(hào)addren〈3> ；302和303經(jīng)過(guò)二輸入或門(mén)318后和301共同輸入二輸入與非門(mén)319后，經(jīng)過(guò)驅(qū)動(dòng)器320后生成I位地址使能信號(hào)addren〈4>,地址使能信號(hào)addren〈4:0>根據(jù)配置信號(hào)的不同分別控制對(duì)應(yīng)位的地址信號(hào)是否有效。配置信號(hào)與地址使能信號(hào)的對(duì)應(yīng)關(guān)系見(jiàn)圖 8，cfgbit〈2:0> 為“000” 時(shí)，addren〈4:0> 為“l(fā)llll”;cfgbit〈2:0> 為“001” 時(shí)，addren〈4:0> 為“11110”；cfgbit〈2:0> 為“010” 時(shí)，addren<4:0> 為“11100”；cfgbit〈2:0>為 “ 011” 時(shí)，addren<4: 0> 為 “ 11000 ” ； cfgb i t〈2: 0> 為 “ 100 ” 時(shí)，addren<4: 0> 為“ 10000 ” ；cfgbit<2:0> 為 “101” 時(shí)，addren〈4:0> 為 “00000”。
[0034]所述配置信號(hào)為三組配置輸入信號(hào)，所述位寬配置譯碼電路包括三個(gè)反相器和六個(gè)三輸入與門(mén)，所述三輸入與門(mén)根據(jù)所述配置信號(hào)輸出位寬控制信號(hào)。如圖4所示，401為配置信號(hào)輸入cfgbit〈2>，402為配置信號(hào)輸入cfgbit〈l>，403為配置信號(hào)輸入cfgbit〈0>。401經(jīng)過(guò)反相器410后生成401的反相信號(hào),402經(jīng)過(guò)反相器411后生成402的反相信號(hào)，403經(jīng)過(guò)反相器412后生成403的反相信號(hào)。401的反相信號(hào)、402的反相信號(hào)以及403的反相信號(hào)，經(jīng)過(guò)三輸入與門(mén)413后生成位寬控制信號(hào)wl，wl表示I位位寬模式有效；401的反相信號(hào)、402的反相信號(hào)以及403，經(jīng)過(guò)三輸入與門(mén)414后生成位寬控制信號(hào)w2，《2表示2位位寬模式有效；401的反相信號(hào)、402以及403的反相信號(hào),經(jīng)過(guò)三輸入與門(mén)415后生成位寬控制信號(hào)w4，w4表示4位位寬模式有效；401的反相信號(hào)、402以及403經(jīng)過(guò)三輸入與門(mén)416后生成位寬控制信號(hào)w8，w8表示8位位寬模式有效；401、402的反相信號(hào)以及403的反相信號(hào)，經(jīng)過(guò)三輸入與門(mén)417后生成位寬控制信號(hào)《16，《16表示16位位寬模式有效；401、402的反相信號(hào)以及403，經(jīng)過(guò)三輸入與門(mén)418后生成位寬控制信號(hào)w32，w32表示32位位寬模式有效。配置信號(hào)與位寬控制信號(hào)的對(duì)應(yīng)關(guān)系見(jiàn)圖8，cfgbit〈2:0>為“000”時(shí)，wl有效；cfgbit<2:0> 為 “001” 時(shí)，w2 有效；cfgbit〈2:0> 為 “010” 時(shí)，w4 有效；cfgbit<2:0> 為“011” 時(shí)，w8 有效；cfgbit<2:0> 為 “100” 時(shí)，wl6 有效；cfgbit<2:0> 為 “101” 時(shí)，w32 有效。
[0035]所述地址跳轉(zhuǎn)電路包括32個(gè)寫(xiě)使能信號(hào)輸出端，地址跳轉(zhuǎn)電路的每個(gè)輸出端均為地址采樣信號(hào)(或者其反相信號(hào))分別與對(duì)應(yīng)位的地址使能信號(hào)的與非輸出后的與信號(hào)。如圖5所示，在本實(shí)施例中，地址跳轉(zhuǎn)電路的輸出端包括500?531，即wren〈0>?wren〈31>，均為高有效;輸入端包括en〈4:0>、q〈4:0>和qn〈4:0>。其中en〈4:0>對(duì)應(yīng)的是圖1中的信號(hào)addren〈4:0> ;q〈4:0>對(duì)應(yīng)的是圖1中的信號(hào)addrq〈4:0> ;qn〈4:0>對(duì)應(yīng)的是圖1中的信號(hào)addrqn〈4:0>。地址跳轉(zhuǎn)電路的每個(gè)輸出端wren〈i> (i=0, 1...31),均為5位地址信號(hào)(或者反相信號(hào))分別與對(duì)應(yīng)位的使能信號(hào)的與非輸出的與信號(hào)。
[0036]500是由“q〈4>q〈3>q〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào);
[0037]501是由“q〈4>q〈3>q〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào);
[0038]502是由“q〈4>q〈3>q〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的
與信號(hào);
[0039]503是由“q〈4>q〈3>q〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0040]504是由“q〈4>q〈3>qn〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的
與信號(hào);
[0041]505是由“q〈4>q〈3>qn〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0042]506是由“q〈4>q〈3>qn〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0043]507是由“q〈4>q〈3>qn〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0044]508是由“q〈4>qn〈3>q〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的
與信號(hào);
[0045]509是由“q〈4>qn〈3>q〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0046]510是由“q〈4>qn〈3>q〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0047]511是由“q〈4>qn〈3>q〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0048]512是由“q〈4>qn〈3>qn〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0049]513是由“q〈4>qn〈3>qn〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0050]514是由“q〈4>qn〈3>qn〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0051]515是由“q〈4>qn〈3>qn〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0052]516是由“qn〈4>q〈3>q〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的
與信號(hào);
[0053]517是由“qn〈4>q〈3>q〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0054]518是由“qn〈4>q〈3>q〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0055]519是由“q〈4>nq〈3>q〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0056]520是由“qn〈4>q〈3>qn〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；[0057]521是由“qn〈4>q〈3>qn〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0058]522是由“qn〈4>q〈3>qn〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0059]523是由“qn〈4>q〈3>qn〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0060]524是由“qn〈4>qn〈3>q〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0061]525是由“qn〈4>qn〈3>q〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0062]526是由“qn〈4>qn〈3>q〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0063]527是由“qn〈4>qn〈3>q〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0064]528是由“qn〈4>qn〈3>qn〈2>q〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0065]529是由“qn〈4>qn〈3>qn〈2>q〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0066]530是由“qn〈4>qn〈3>qn〈2>qn〈l>q〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)；
[0067]531是由“qn〈4>qn〈3>qn〈2>qn〈l>qn〈0>”分別和對(duì)應(yīng)位的地址使能信號(hào)的與非輸出的與信號(hào)。
[0068]路徑選擇控制電路包括32對(duì)輸出端，每對(duì)輸出端輸出互補(bǔ)的路徑選擇控制信號(hào)，每對(duì)互補(bǔ)的路徑選擇控制信號(hào)互為反相信號(hào)，每個(gè)路徑選擇信號(hào)均為對(duì)應(yīng)的寫(xiě)使能信號(hào)與位寬控制信號(hào)邏輯運(yùn)算后的結(jié)果。如圖6所示，地址跳轉(zhuǎn)電路的輸出端包括600?631，即mux<0:31>,以及相應(yīng)位的反相信號(hào)632?663,即muxn〈0:31>,均為高有效；其中muxn〈i>是mux〈i>的反相信號(hào)。輸入端包括wren〈31:0>,對(duì)應(yīng)的是圖1中的連線(xiàn)信號(hào)wren〈31: O〉，以及位寬控制信號(hào)wl、w2、w4、w8、wl6> w32, w32。
[0069]Mux<0>是“wren〈0>和wl的與非結(jié)果”和“wren〈0>和w2的與非結(jié)果”和“wren〈0>和w4的與非結(jié)果”和“wren〈0>和w8的與非結(jié)果”和“wren〈0>和wl6的與非結(jié)果”和“w32的非結(jié)果”的與非結(jié)果；
[0070]mux〈l>是“wren〈16>和wl的與非結(jié)果”和“wren〈16>和w2的與非結(jié)果”和“wren〈16>和w4的與非結(jié)果”和“wren〈16>和w8的與非結(jié)果”和“wren〈16>和wl6的與非結(jié)果”的與非結(jié)果；
[0071]mux<2>是“wren〈8>和wl的與非結(jié)果”和“wren〈8>和w2的與非結(jié)果”和“wren〈8>和w4的與非結(jié)果”和“wren〈8>和w8的與非結(jié)果”的與非結(jié)果；
[0072]mux<3>是“wren〈24>和wl的與非結(jié)果”和“wren〈24>和w2的與非結(jié)果”和“wren〈24>和w4的與非結(jié)果”和“wren〈24>和w8的與非結(jié)果”的與非結(jié)果；
[0073]mux<4>是“wren〈4>和wl的與非結(jié)果”和“wren〈4>和w2的與非結(jié)果”和“wren〈4>和w4的與非結(jié)果”的與非結(jié)果；
[0074]mux<5>是“wren〈20>和wl的與非結(jié)果”和“wren〈20>和w2的與非結(jié)果”和“wren〈20>和w4的與非結(jié)果”的與非結(jié)果；
[0075]mux<6>是“wren〈12>和wl的與非結(jié)果”和“wren〈12>和w2的與非結(jié)果”和“wren〈12>和w4的與非結(jié)果”的與非結(jié)果；
[0076]mux<7>是“wren〈28>和wl的與非結(jié)果”和“wren〈28>和w2的與非結(jié)果”和“wren〈28>和w4的與非結(jié)果”的與非結(jié)果；
[0077]mux〈8>是“wren〈2>和wl的與非結(jié)果”和“wren〈2>和w2的與非結(jié)果”的與非結(jié)果;
[0078]mux〈9>是“wren〈18>和wl的與非結(jié)果”和“wren〈18>和w2的與非結(jié)果”的與非
結(jié)果;
[0079]mux〈10>是“wren〈10>和wl的與非結(jié)果”和“wren〈10>和w2的與非結(jié)果”的與非
結(jié)果;
[0080]mux<ll>是“wren〈26>和wl的與非結(jié)果”和“wren〈26>和w2的與非結(jié)果”的與非
結(jié)果;
[0081]mux〈12>是“wren〈6>和wl的與非結(jié)果”和“wren〈6>和w2的與非結(jié)果”的與非結(jié)果;
[0082]mux<13>是“wren〈22>和wl的與非結(jié)果”和“wren〈22>和w2的與非結(jié)果”的與非
結(jié)果;
[0083]mux<14>是“wren〈14>和wl的與非結(jié)果”和“wren〈14>和w2的與非結(jié)果”的與非結(jié)果;
[0084]mux<15>是“wren〈30>和wl的與非結(jié)果”和“wren〈30>和w2的與非結(jié)果”的與非
結(jié)果;
[0085]mux<16> 是 wren〈l> 和 wl 的與結(jié)果；
[0086]mux<17> 是 wren〈l7> 和 wl 的與結(jié)果；
[0087]mux<18> 是 wren〈9> 和 wl 的與結(jié)果；
[0088]mux<19> 是 wren〈25> 和 wl 的與結(jié)果；
[0089]mux<20> 是 wren〈5> 和 wl 的與結(jié)果；
[0090]mux〈21> 是 wren〈21> 和 wl 的與結(jié)果；
[0091]mux〈22> 是 wren〈13> 和 wl 的與結(jié)果；
[0092]mux<23> 是 wren〈29> 和 wl 的與結(jié)果；
[0093]mux<24> 是 wren〈3> 和 wl 的與結(jié)果；
[0094]mux<25> 是 wren〈19> 和 wl 的與結(jié)果；
[0095]mux〈26> 是 wren〈ll> 和 wl 的與結(jié)果；
[0096]mux<27> 是 wren〈27> 和 wl 的與結(jié)果；
[0097]mux<28> 是 wren〈7> 和 wl 的與結(jié)果；
[0098]mux<29> 是 wren〈23> 和 wl 的與結(jié)果；
[0099]mux〈30> 是 wren〈15> 和 wl 的與結(jié)果；
[0100]mux〈31> 是 wren〈31> 和 wl 的與結(jié)果。[0101]讀取路徑選擇電路包括讀取數(shù)據(jù)信號(hào)輸出端、讀取數(shù)據(jù)輸入端和設(shè)于所述所述讀取數(shù)據(jù)信號(hào)輸入端與所述讀取數(shù)據(jù)信號(hào)輸出端之間的傳輸門(mén)，所述傳輸門(mén)兩端的連通受控于路徑選擇控制信號(hào)。讀取路徑選擇電路的結(jié)構(gòu)如圖7所示，因?yàn)樽x取路徑選擇電路的結(jié)構(gòu)相對(duì)復(fù)雜，所以在圖7中用多圖描述該電路，多圖中同樣名稱(chēng)的線(xiàn)表示為連接在一起的同一個(gè)線(xiàn)，多圖所描述的各個(gè)電路均為讀取路徑選擇電路的一部分，同時(shí)存在于讀取路徑選擇電路中。
[0102]圖7 (a)所示為在讀取路徑選擇電路中mux〈0> (或muxn〈0>)信號(hào)所控制的部分。其中700~731表示讀取數(shù)據(jù)輸出端信號(hào)dol〈0>~dol〈31> ；732~763表示讀取數(shù)據(jù)輸入端信號(hào)dor〈0>~dor〈31> ；764表不受mux<0>和muxn〈0>信號(hào)控制的傳輸門(mén)，mux〈0>為I時(shí)，傳輸門(mén)兩端的連線(xiàn)連接在一起，mux〈0>為O時(shí)，傳輸門(mén)兩端的連線(xiàn)不連接。在此約定，在圖7中出現(xiàn)的傳輸門(mén)均受到mux<i>和muxn<i>的控制(i=0，1....31)，且當(dāng)mux<i>為I時(shí)，傳輸門(mén)兩端的連線(xiàn)連接在一起，mux<i>為O時(shí)，傳輸門(mén)兩端的連線(xiàn)不連接。如圖7 (a)所示，當(dāng)mux<0>為I時(shí)，dol〈31:0>與dor<31:0>對(duì)位順序一一連接。
[0103]圖7 (b)所示為在讀取路徑選擇電路中mux〈l> (muxn〈l>)、mux〈2> (muxn〈2>)和mux<3> (muxn〈3>)信號(hào)所控制的部分。
[0104]765 為 mux〈l> (muxn<l>)所控制的電路，當(dāng) mux〈l> 為 I 時(shí)，dol〈15:0> 與dor〈31:16> 對(duì)位順序一一連接，當(dāng) mux<l> 為 O 時(shí)，dol〈15:0> 與 dor〈31:16> 不連接；
[0105]766 為 mux〈2>(muxn〈2>)所控制的電路，當(dāng) mux<2> 為 I 時(shí)，dol<7:0> 與 dor〈15:8>對(duì)位順序一一連接，當(dāng)mux<2>為O時(shí)，dol〈7:0>與dor〈15:8>不連接；
[0106]767 為 mux〈3>(muxn〈3>)所控制的電路，當(dāng) mux〈3> 為 I 時(shí)，dol〈7: 0> 與 dor〈31:24>對(duì)位順序一一連接，當(dāng)mux<3>為O時(shí)，dol<7:0>與dor〈31:24>不連接。
[0107]圖7(c)所示為在讀取路徑選擇電路中從mux〈4Xmuxn〈4>)到mux〈15>(muxn〈15>)信號(hào)所控制的部分。
[0108]768 為 mux<4> (muxn〈4>)所控制的電路，當(dāng) mux<4> 為 I 時(shí)，dol〈3:0> 與 dor<7:4>對(duì)位順序一一連接，當(dāng)mux<4>為O時(shí)，dol〈3:0>與dor<7:4>不連接；
[0109]769 為 mux〈5>(muxn〈5>)所控制的電路，當(dāng) mux〈5> 為 I 時(shí)，dol〈3:0> 與 dor〈23:20>對(duì)位順序一一連接，當(dāng)mux<5>為O時(shí)，dol〈3:0>與dor〈23:20>不連接；
[0110]770 為 mux〈6>(muxn〈6>)所控制的電路，當(dāng) mux〈6> 為 I 時(shí)，dol〈3:0> 與 dor〈15:12>對(duì)位順序一一連接，當(dāng)mux<6>為O時(shí)，dol〈3:0>與dor〈15:12>不連接；
[0111]771 為 mux〈7>(muxn〈7>)所控制的電路，當(dāng) mux〈7> 為 I 時(shí)，dol〈3: 0> 與 dor〈31:28>對(duì)位順序一一連接，當(dāng)mux<7>為O時(shí)，dol〈3:0>與dor〈31:28>不連接；
[0112]772 為 mux<8> (muxn〈8>)所控制的電路，當(dāng) mux<8> 為 I 時(shí)，dol〈l:0> 與 dor<3:2>對(duì)位順序一一連接，當(dāng)mux<8>為O時(shí)，dol<l:0>與dor<3:2>不連接；
[0113]773 為 1111^〈9>(1111^11〈9>)所控制的電路，當(dāng) mux〈9> 為 I 時(shí)，dol〈l:0> 與 dor〈19:18>對(duì)位順序一一連接，當(dāng)mux<9>為O時(shí)，dol<l:0>與dor〈19:18>不連接；
[0114]774 為 mux〈10> (muxn<10>)所控制的電路，當(dāng) mux〈10> 為 I 時(shí)，dol〈l:0> 與dor<ll: 10> 對(duì)位順序一一連接，當(dāng) mux<10> 為 O 時(shí)，dol<l:0> 與 dor〈ll: 10> 不連接；
[0115]775 為 mux〈ll> (muxn<ll>)所控制的電路，當(dāng) mux〈ll> 為 I 時(shí)，dol〈l:0> 與dor<27:26> 對(duì)位順序一一連接，當(dāng) mux<ll> 為 O 時(shí)，dol<l:0> 與 dor<27:26> 不連接；[0116]776 為 mux〈12> (muxn<12>)所控制的電路，當(dāng) mux〈12> 為 I 時(shí)，dol〈l:0> 與dor<7:6>對(duì)位順序一一連接，當(dāng)mux<ll>為O時(shí)，dol<l:0>與dor<7:6>不連接；
[0117]777 為 mux〈13> (muxn<13>)所控制的電路，當(dāng) mux〈13> 為 I 時(shí)，dol〈l:0> 與dor<23:22> 對(duì)位順序一一連接，當(dāng) mux<13> 為 O 時(shí)，dol<l:0> 與 dor<23:22> 不連接；
[0118]778 為 mux〈14> (muxn<14>)所控制的電路，當(dāng) mux〈14> 為 I 時(shí)，dol〈l:0> 與dor<15:14> 對(duì)位順序一一連接，當(dāng) mux<14> 為 O 時(shí)，dol<l:0> 與 dor〈15:14> 不連接；
[0119]779 為 mux〈15> (muxn<15>)所控制的電路，當(dāng) mux〈15> 為 I 時(shí)，dol〈l:0> 與dor〈31:30> 對(duì)位順序一一連接，當(dāng) mux<15> 為 O 時(shí)，dol<l:0> 與 dor〈31:30> 不連接。
[0120]圖7 Cd)所示為在讀取路徑選擇電路中從mux〈16> (muxn<16>)到mux〈31>(muxn<31>)信號(hào)所控制的部分。
[0121]當(dāng)mux〈16>為I時(shí)，dol〈0>與dor〈l>對(duì)位順序一一連接，當(dāng)mux〈16>為O時(shí)，dol〈0> 與 dor〈l> 不連接；
[0122]當(dāng)mux〈17> 為 I 時(shí)，dol〈0> 與 dor〈17> 對(duì)位順序一一連接，當(dāng) mux〈17> 為 O 時(shí)，dol〈0> 與 dor<17> 不連接；
[0123]當(dāng)mux〈18>為I時(shí)，dol〈0>與dor〈9>對(duì)位順序一一連接，當(dāng)mux〈18>為O時(shí)，dol〈0> 與 dor〈l> 不連接；
[0124]當(dāng)mux〈19> 為 I 時(shí)，dol〈0> 與 dor〈25> 對(duì)位順序一一連接，當(dāng) mux〈19> 為 O 時(shí)，dol<0> 與 dor<25> 不連接；
[0125]當(dāng)mux〈20>為I時(shí)，dol〈0>與dor〈5>對(duì)位順序一一連接，當(dāng)mux〈20>為O時(shí)，dol〈0> 與 dor<5> 不連接；
[0126]當(dāng)mux〈21> 為 I 時(shí)，dol〈0> 與 dor〈21> 對(duì)位順序一一連接，當(dāng) mux〈21> 為 O 時(shí)，dol〈0> 與 dor〈21> 不連接；
[0127]當(dāng)mux<22> 為 I 時(shí)，dol〈0> 與 dor〈13> 對(duì)位順序一一連接，當(dāng) mux<22> 為 O 時(shí)，dol〈0> 與 dor〈13> 不連接；
[0128]當(dāng)mux〈23> 為 I 時(shí)，dol〈0> 與 dor〈29> 對(duì)位順序一一連接，當(dāng) mux〈23> 為 O 時(shí)，dol<0> 與 dor<29> 不連接；
[0129]當(dāng)mux〈24>為I時(shí)，dol〈0>與dor〈3>對(duì)位順序一一連接，當(dāng)mux〈24>為O時(shí)，dol〈0> 與 dor<3> 不連接；
[0130]當(dāng)mux〈25> 為 I 時(shí)，dol〈0> 與 dor〈19> 對(duì)位順序一一連接，當(dāng) mux〈25> 為 O 時(shí)，dol〈0> 與 dor<19> 不連接；
[0131]當(dāng)mux〈26> 為 I 時(shí)，dol〈0> 與 dor〈ll> 對(duì)位順序一一連接，當(dāng) mux〈26> 為 O 時(shí)，dol〈0> 與 dor〈ll> 不連接；
[0132]當(dāng)mux〈27> 為 I 時(shí)，dol〈0> 與 dor〈27> 對(duì)位順序一一連接，當(dāng) mux〈27> 為 O 時(shí)，dol<0> 與 dor<27> 不連接；
[0133]當(dāng)mux〈28>為I時(shí)，dol〈0>與dor〈7>對(duì)位順序一一連接，當(dāng)mux〈28>為O時(shí)，dol〈0> 與 dor<7> 不連接；
[0134]當(dāng)mux〈29> 為 I 時(shí)，dol〈0> 與 dor〈23> 對(duì)位順序一一連接，當(dāng) mux〈29> 為 O 時(shí)，dol<0> 與 dor<23> 不連接；
[0135]當(dāng)mux〈30> 為 I 時(shí)，dol〈0> 與 dor〈15> 對(duì)位順序一一連接，當(dāng) mux〈30> 為 O 時(shí)，dol〈0> 與 dor<15> 不連接；
[0136]當(dāng)mux〈31> 為 I 時(shí)，dol〈0> 與 dor〈31> 對(duì)位順序一一連接，當(dāng) mux〈31> 為 O 時(shí)，dol<0> 與 dor〈31> 不連接。
[0137]圖7 (e)所示為讀取路徑選擇電路中的讀取數(shù)據(jù)輸入端口的上拉結(jié)構(gòu)，該部分的目的是，在讀取數(shù)據(jù)輸入端口未被使用的時(shí)候，該端口被上拉為“I”。圖中780為P管，圖7(e)的所有MOS管均為同類(lèi)型的P管，當(dāng)某個(gè)讀取數(shù)據(jù)輸入端所連接的上拉管的所有控制信號(hào)全部為“O”時(shí)，即該輸出端所涉及的控制信號(hào)全部沒(méi)有處于有效狀態(tài)，則該讀取數(shù)據(jù)輸入端被拉高。如圖7 (e)所示，
[0138]dor<31> 的上拉信號(hào)分別是 mux〈31>、mux〈15>、mux〈7>、mux〈3>、mux〈l>、mux〈0> ；
[0139]dor〈30> 的上拉信號(hào)分別是 mux〈15>、mux〈7>、mux〈3>、mux〈l>、mux〈0> ；
[0140]dor<29> 的上拉信號(hào)分別是 mux〈23>、mux〈7>、mux〈3>、mux〈l>、mux〈0> ；
[0141]dor<28> 的上拉信號(hào)分別是 mux〈7>、mux〈3>、mux〈l>、mux〈0> ；
[0142]dor<27> 的上拉信號(hào)分別是 mux〈27>、mux〈ll>、mux〈3>、mux〈l>、mux〈0> ；
[0143]dor<26> 的上拉信號(hào)分別是 mux〈ll>、mux〈3>、mux〈l>、mux〈0> ；
[0144]dor<25> 的上拉信號(hào)分別是 mux〈19>、mux〈3>、mux〈l>、mux〈0> ；
[0145]dor<24> 的上拉信號(hào)分別是 mux〈3>、mux〈l>、mux〈0> ；
[0146]dor<23> 的上拉信號(hào)分別是 mux〈29>、mux〈13>、mux〈5>、mux〈l>、mux〈0> ；
[0147]dor<22> 的上拉信號(hào)分別是 mux〈13>、mux〈5>、mux〈l>、mux〈0> ；
[0148]dor〈21> 的上拉信號(hào)分別是 mux〈21>、mux〈5>、mux〈l>、mux〈0> ；
[0149]dor〈20> 的上拉信號(hào)分別是 mux〈5>、mux〈l>、mux〈0> ；
[0150]dor〈19> 的上拉信號(hào)分別是 mux〈25>、mux〈19>、mux〈l>、mux〈0> ；
[0151]dor〈18> 的上拉信號(hào)分別是 mux〈9>、mux〈l>、mux〈0> ；
[0152]dor〈17> 的上拉信號(hào)分別是 mux〈17>、mux〈l>、mux〈0> ；
[0153]dor〈16> 的上拉信號(hào)分別是 mux〈l>、mux〈0> ；
[0154]dor〈15> 的上拉信號(hào)分別是 mux〈30>、mux〈14>、mux〈6>、mux〈2>、mux〈0> ；
[0155]dor〈14> 的上拉信號(hào)分別是 mux〈14>、mux〈6>、mux〈2>、mux〈0> ；
[0156]dor〈13> 的上拉信號(hào)分別是 mux〈22>、mux〈6>、mux〈2>、mux〈0> ；
[0157]dor〈12> 的上拉信號(hào)分別是 mux〈6>、mux〈2>、mux〈0> ；
[0158]dor〈ll> 的上拉信號(hào)分別是 mux〈26>、mux〈ll>、mux〈2>、mux〈0> ；
[0159]dor〈10> 的上拉信號(hào)分別是 mux〈10>、mux〈2>、mux〈0> ；
[0160]dor<9> 的上拉信號(hào)分別是 mux〈18>、mux〈2>、mux〈0> ；
[0161]dor<8> 的上拉信號(hào)分別是 mux〈2>、mux〈0> ；
[0162]dor<7> 的上拉信號(hào)分別是 mux〈28>、mux〈12>、mux〈4>、mux〈2>、mux〈0> ；
[0163]dor<6> 的上拉信號(hào)分別是 mux〈12>、mux〈4>、mux〈2>、mux〈0> ；
[0164]dor<5> 的上拉信號(hào)分別是 mux〈20>、mux〈4>、mux〈2>、mux〈0> ；
[0165]dor<4> 的上拉信號(hào)分別是 mux〈4>、mux〈2>、mux〈0> ；
[0166]dor<3> 的上拉信號(hào)分別是 mux〈24>、mux〈8>、mux〈2>、mux〈0> ；
[0167]dor<2> 的上拉信號(hào)分別是 mux〈8>、mux〈2>、mux〈0> ；
[0168]dor〈l> 的上拉信號(hào)分別是 mux〈16>、mux〈2>、mux〈0> ；[0169]dor〈0> 的上拉信號(hào)分別是 mux〈2>、mux〈0> ；
[0170]本實(shí)施例的工作原理如下:
[0171]當(dāng)配置信號(hào)Cfgbit〈2:0>為“000”時(shí)，表示當(dāng)前的位寬為1，即Wl信號(hào)有效；因?yàn)楫?dāng)前的位寬為1，而最大位寬為32，為了充分利用所有的存儲(chǔ)資源，需要所有的5位地址全部可用，才可以將I位位寬的讀取數(shù)據(jù)選擇性地分配給最大為32位的存儲(chǔ)空間，所以地址的使能信號(hào)addren〈4:0>為“11111”，即所有的5位地址全部可用。
[0172]5位地址信號(hào)在時(shí)鐘的上升沿被釆樣，地址跳轉(zhuǎn)電路102隨著被釆樣的地址的變化而跳轉(zhuǎn)，當(dāng)被釆樣的地址addK4:0>為“00000”時(shí)，wrerKO〉信號(hào)為“1”，其余wrerKi〉信號(hào)為“O”；當(dāng)被釆樣的地址addK4:0>為“00001”時(shí)，wrenO信號(hào)為“1”，其余wren<i> ff號(hào)為“O”;也就是說(shuō)32位的wrerKi〉信號(hào)隨著5為地址信號(hào)addK4:0>的釆樣變化而變化，每次只有I位wren〈i>信號(hào)為1，即i為addr〈4:0>表征的十進(jìn)制值。
[0173]路徑選擇控制電路105隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)。在Wl信號(hào)為1，其他位寬有效信號(hào)為O時(shí):
[0174]mux<0>隨著wren〈0>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0175]mux<l>隨著wren〈16>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0176]mux<2>隨著wren〈8>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0177]mux<3>隨著wren〈24>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0178]mux<4>隨著wren〈4>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0179]mux<5>隨著wren〈20>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0180]mux<6>隨著wren〈12>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0181]mux<7>隨著wren〈28>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0182]mux<8>隨著wren〈2>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0183]mux<9>隨著wren〈18>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0184]mux<10> 隨著 wren〈10> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0185]mux<ll> 隨著 wren〈26> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0186]mux<12>隨著wren〈6>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0187]mux<13> 隨著 wren〈22> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0188]mux<14> 隨著 wren〈14> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0189]mux<15> 隨著 wren〈30> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0190]mux<16>隨著wren〈l>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0191]mux<17> 隨著 wren〈l7> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0192]mux<18>隨著wren〈9>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0193]mux<19> 隨著 wren〈25> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0194]mux<20> 隨著 wren〈25> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0195]mux<21> 隨著 wren〈21> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0196]mux<22> 隨著 wren〈13> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0197]mux<13> 隨著 wren〈29> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0198]mux<24>隨著wren〈3>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0199]mux<25> 隨著 wren〈19> 跳轉(zhuǎn)而跳轉(zhuǎn)；[0200]mux<26> 隨著 wren〈ll> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0201 ] mux<27> 隨著 wren〈27> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0202]mux<28>隨著wren〈7>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0203]mux<29> 隨著 wren〈23> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0204]mux<30> 隨著 wren〈15> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0205]mux〈31> 隨著 wren〈31> 跳轉(zhuǎn)而跳轉(zhuǎn)。
[0206]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址信號(hào)和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)wl為I時(shí)，地址信號(hào)addr〈4:0>為“00000”時(shí)，dol〈0> 連接 dor〈0> ；^wl 為 I 時(shí)，地址信號(hào) addr〈4:0> 為“00001 ”時(shí)，dol〈0>
連接dor〈l> ;當(dāng)界1為I時(shí)，地址信號(hào)addr〈4:0>為“00010”時(shí)，dol〈0>連接dor〈2>......地
址信號(hào)addr〈4:0>為“11111”時(shí)，(!(^〈(^連接如!.^〉；即隨著5位地址信號(hào)的跳轉(zhuǎn)，do I〈0>逐次與dor〈i> 一一連接，i即地址的十進(jìn)制值，從而實(shí)現(xiàn)位寬為I時(shí)，讀取路徑的選擇功能。
[0207]同理，當(dāng)配置信號(hào)cfgbit〈2:0>為“001”時(shí)，表示當(dāng)前的位寬為2，即W2信號(hào)有效；因?yàn)楫?dāng)前的位寬為2，而最大位寬為32，為了充分利用所有的存儲(chǔ)資源，需要4位地址全部可用，才可以將2位位寬的讀取數(shù)據(jù)選擇性地分配給最大為32位的存儲(chǔ)空間，所以地址的使能信號(hào)addren〈4:0>為“11110”，即所有的高4位地址可用。
[0208]5位地址信號(hào)在時(shí)鐘的上升沿被采樣，地址跳轉(zhuǎn)電路102隨著被采樣的地址信號(hào)的變化而跳轉(zhuǎn)，因?yàn)榈刂诽D(zhuǎn)電路的輸入addren〈4:0>為“11110”，所以只有4位地址addr<4:l>有效。當(dāng)被采樣的地址addr〈4:1>為“0000”時(shí)，wren〈0>和wren〈l>信號(hào)為“1”，其余wren<i>信號(hào)為“O” ；當(dāng)被采樣的地址addr<3:0>為“0001”時(shí)，wren<2>和wren<3>信號(hào)為“1”，其余wren〈i>信號(hào)為“O” ；也就是說(shuō)32位的wren〈i>信號(hào)隨著5位地址信號(hào)addr〈4:0>的米樣變化而變化，每次只有2位wren〈i>和wren〈i+l>信號(hào)為I,即i為addr<4:0> (最低位為O)表征的十進(jìn)制值。
[0209]路徑選擇控制電路105隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)。在w2信號(hào)為I，其他位寬有效信號(hào)為O時(shí):
[0210]mux<0>隨著wren〈0>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0211]mux<l>隨著wren〈16>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0212]mux<2>隨著wren〈8>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0213]mux<3>隨著wren〈24>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0214]mux<4>隨著wren〈4>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0215]mux<5>隨著wren〈20>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0216]mux<6>隨著wren〈12>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0217]mux<7>隨著wren〈28>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0218]mux<8>隨著wren〈2>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0219]mux<9>隨著wren〈18>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0220]mux<10> 隨著 wren〈10> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0221]mux<ll> 隨著 wren〈26> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0222]mux<12>隨著wren〈6>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0223]mux〈13> 隨著 wren〈22> 跳轉(zhuǎn)而跳轉(zhuǎn)；[0224]mux<14> 隨著 wren〈14> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0225]mux<15> 隨著 wren〈30> 跳轉(zhuǎn)而跳轉(zhuǎn)；
[0226]其余mux<i> (i=16....31)信號(hào)為 O。
[0227]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址信號(hào)和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)w2為I時(shí)，地址信號(hào)addr〈4:1>為 “0000” 時(shí)，dol〈l:0> 連接 dor<l:0> ;當(dāng) w2 為 I 時(shí)，地址信號(hào) addr〈4:1> 為 “0001”時(shí)，dol<l:0> 連接 dor〈3:2> ;當(dāng) w2 為 I 時(shí)，地址信號(hào) addr〈4:1> 為 “0010” 時(shí)，dol<l:0>
連接dor<5:4>......當(dāng)w2為I時(shí)，地址信號(hào)addr〈4:1>為“1111”時(shí)，dol<l:0>連接
dor〈31:30> ;即隨著4位地址信號(hào)的跳轉(zhuǎn)，dol〈l: 0>逐次與dor〈2i+l: 2i>——連接，i即地址的十進(jìn)制值，dor<i>信號(hào)在不被連接的時(shí)候均處于上拉狀態(tài)，從而實(shí)現(xiàn)位寬為2時(shí)，讀取路徑的選擇功能。
[0228]當(dāng)配置信號(hào)cfgbit〈2:0>為“010”時(shí)，表示當(dāng)前的位寬為4，即W4信號(hào)有效；因?yàn)楫?dāng)前的位寬為4，而最大位寬為32，為了充分利用所有的存儲(chǔ)資源，需要3位地址全部可用，才可以將4位位寬的讀取數(shù)據(jù)選擇性地分配給最大為32位的存儲(chǔ)空間，所以地址的使能信號(hào)addren〈4:0>為“11100”，即所有的高3位地址可用。
[0229]5位地址信號(hào)在時(shí)鐘的上升沿被采樣，地址跳轉(zhuǎn)電路102隨著被采樣的地址的變化而跳轉(zhuǎn)，因?yàn)榈刂诽D(zhuǎn)電路的輸入addren〈4: 0>為“ 11100 ”，所以只有3位地址addr<4:2> 有效。當(dāng)被采樣的地址 addr〈4:2> 為 “000” 時(shí)，wren〈0>、wren〈l>、wren<2> 和wren<3>信號(hào)為“1”，其余wren<i>信號(hào)為“O” ；當(dāng)被采樣的地址addr<4:2>為“001”時(shí)，wren〈4>、wren〈5>、wren〈6> 和 wren〈7> 信號(hào)為“ I”，其余 wren〈i> 信號(hào)為“O”;也就是說(shuō) 32 位的wren〈i>信號(hào)隨著3為地址信號(hào)addr〈4:2>的米樣變化而變化,每次只有4位wren〈i>、wren<i+l>>wren<i+2> 和 wren〈i+3> 信號(hào)為 1，即 i 為 addr〈4:0> (低 2 位為 O)表征的十進(jìn)制值。
[0230]路徑選擇控制電路105隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)，在《4信號(hào)為1，其他位寬有效信號(hào)為O時(shí):
[0231]mux<0>隨著wren〈0>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0232]mux<l>隨著wren〈16>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0233]mux<2>隨著wren〈8>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0234]mux<3>隨著wren〈24>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0235]mux<4>隨著wren〈4>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0236]mux<5>隨著wren〈20>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0237]mux<6>隨著wren〈12>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0238]mux<7>隨著wren〈28>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0239]其余mux〈i> (i=8....31)信號(hào)為 O。
[0240]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)w4為I時(shí)，地址信號(hào)addr〈4:2>為 “000” 時(shí)，dol<3:0> 連接 dor<3:0> ;當(dāng) w4 為 I 時(shí)，地址信號(hào) addr〈4:2> 為 “001” 時(shí)，dol<3:0> 連接 dor<7:4> ;當(dāng) w4 為 I 時(shí)，地址信號(hào) addr〈4:2> 為“010” 時(shí)，dol<3:0> 連接 dor<ll:8>......當(dāng) w4 為 I 時(shí)，地址信號(hào) addr<4:2> 為 “1111” 時(shí)，dol<3:0> 連接dor〈31:28> ;即隨著3位地址信號(hào)的跳轉(zhuǎn)，dol〈3:O〉逐次與dor〈4i+3:4i>——連接，i即地址的十進(jìn)制值，dor<i>信號(hào)在不被連接的時(shí)候均處于上拉狀態(tài)，從而實(shí)現(xiàn)位寬為4時(shí)，讀取路徑的選擇功能。
[0241]當(dāng)配置信號(hào)cfgbit〈2:0>為“011”時(shí)，表示當(dāng)前的位寬為8，即W8信號(hào)有效；因?yàn)楫?dāng)前的位寬為8，而最大位寬為32，為了充分利用所有的存儲(chǔ)資源，需要2位地址全部可用，才可以將8位位寬的讀取數(shù)據(jù)選擇性地分配給最大為32位的存儲(chǔ)空間，所以地址的使能信號(hào)addren〈4:0>為“11000”，即所有的高2位地址可用。
[0242]5位地址信號(hào)在時(shí)鐘的上升沿被采樣，地址跳轉(zhuǎn)電路102隨著被采樣的地址的變化而跳轉(zhuǎn)，因?yàn)榈刂诽D(zhuǎn)電路的輸入addren〈4:0>為“11000”，所以只有2位地址addr〈4:3>有效。當(dāng)被采樣的地址addr<4:3>為“00”時(shí)，wren〈n> (n=0，1,2...7)信號(hào)為“1”，其余界代11〈丨>信號(hào)為“0”;當(dāng)被采樣的地址&(1(11'〈4:3>為“01”時(shí)，￥代11〈11>(11=7，8，9...15)信號(hào)為“ I ”，其余wren〈i>信號(hào)為“O”;也就是說(shuō)32位的wren〈i>信號(hào)隨著2為地址信號(hào)addr〈4:3>的采樣變化而變化，每次只有 8 位 wren〈i>、wren〈i+l>、wren〈i+2>、...、wren<i+7> 和wren<i+28>信號(hào)為I,即i為addr<4:3> (低3位為O)表征的十進(jìn)制值。
[0243]路徑選擇控制電路105隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)，在w8信號(hào)為I，其他位寬有效信號(hào)為O時(shí):
[0244]mux<0>隨著wren〈0>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0245]mux<l>隨著wren〈16>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0246]mux<2>隨著wren〈8>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0247]mux<3>隨著wren〈24>跳轉(zhuǎn)而跳轉(zhuǎn)；
[0248]其余mux〈i> (i=4....31)信號(hào)為 O。
[0249]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)w8為1，地址信號(hào)addr〈4:3>為“00”時(shí)，dol<7:0> 連接 dor〈7:0> ;當(dāng) w8 為 1，地址信號(hào) addr〈4:3> 為 “01” 時(shí)，dol<7:0> 連接dor<15:8> ;當(dāng) w8 為 1，地址信號(hào) addr〈4:3> 為 “ 10” 時(shí)，dol<7:0> 連接 dor<23:16> ;當(dāng) w8為I，地址信號(hào)addr<4: 3>為“ 11”時(shí)，dol〈7: 0>連接dor〈31:24> ；即隨著2位地址信號(hào)的跳轉(zhuǎn)，dol<7:0>逐次與dor〈8i+7:8i>——連接，i即地址的十進(jìn)制值，dor〈i>信號(hào)在不被連接的時(shí)候均處于上拉狀態(tài)，從而實(shí)現(xiàn)位寬為8時(shí)，讀取路徑的選擇功能。
[0250]當(dāng)配置信號(hào)cfgbit〈2:0>為“100”時(shí)，表示當(dāng)前的位寬為16，即W16信號(hào)有效；因?yàn)楫?dāng)前的位寬為16，而最大位寬為32，為了充分利用所有的存儲(chǔ)資源，需要I位地址全部可用，才可以將16位位寬的讀取數(shù)據(jù)選擇性地分配給最大為32位的存儲(chǔ)空間，所以地址的使能信號(hào)addren〈4:0>為“10000”，即所有的高I位地址可用。
[0251]5位地址信號(hào)在時(shí)鐘的上升沿被采樣，地址跳轉(zhuǎn)電路102隨著被采樣的地址的變化而跳轉(zhuǎn)，因?yàn)榈刂诽D(zhuǎn)電路的輸入addren〈4:0>為“00001”，所以只有I位地址
addr〈4> 有效。當(dāng)被采樣的地址 addr〈4> 為 “O” 時(shí)，wren<0>, wren<l>......wren〈15>
信號(hào)為“ I ”，其余wren〈i>信號(hào)為“ O ” ；當(dāng)被采樣的地址addr〈4>為“ I ”時(shí)，wren〈 16>，
wren<17>......wren<31>信號(hào)為“I”，其余wren<i>信號(hào)為“O”;也就是說(shuō)32位的wren〈i>
信號(hào)隨著I位地址信號(hào)addr〈4>的采樣變化而變化,每次只有16位wren〈i>信號(hào)為I。
[0252]路徑選擇控制電路1 05隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)，在wl6信號(hào)為I，其他位寬有效信號(hào)為O時(shí)，mux<0>隨著wren〈0>跳轉(zhuǎn)而跳轉(zhuǎn)；mux〈l>隨著wren〈16>跳轉(zhuǎn)而跳轉(zhuǎn)；其余mux〈i> (i=2....31)信號(hào)為O。
[0253]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)wl6為1，地址信號(hào)addr〈4>為“O”時(shí)，dol〈15:0> 連接 dor〈15:0> ;當(dāng) wl6 為 I，地址信號(hào) addr〈4> 為 “I” 時(shí)，dol〈15:0> 連接dor<31:16> ;即隨著I位地址信號(hào)的跳轉(zhuǎn)，dol〈15:0>逐次與dor〈16i+15:16i>——連接，i即地址的十進(jìn)制值，dor〈i>信號(hào)在不被連接的時(shí)候均處于上拉狀態(tài)，從而實(shí)現(xiàn)位寬為16時(shí)，讀取路徑的選擇功能。
[0254]當(dāng)配置信號(hào)cfgbit〈2:0>為“101”時(shí)，表示當(dāng)前的位寬為32，即W32信號(hào)有效；因?yàn)楫?dāng)前的位寬為32，而最大位寬為32，即已經(jīng)充分利用了所有的存儲(chǔ)資源，不需要地址信號(hào)譯碼，所以地址的使能信號(hào)addren〈4:0>為“00000”，即不需要地址譯碼讀取路徑電路。
[0255]5位地址信號(hào)在時(shí)鐘的上升沿被采樣，地址跳轉(zhuǎn)電路102隨著被采樣的地址的變化而跳轉(zhuǎn)，因?yàn)榈刂诽D(zhuǎn)電路的輸入addren〈4:0>為“00000”，所以全部地址無(wú)效。ffren<i>均為I。
[0256]路徑選擇控制電路105隨位寬配置譯碼電路104和地址跳轉(zhuǎn)電路102的跳轉(zhuǎn)而跳轉(zhuǎn)，在w32信號(hào)為1，其他位寬有效信號(hào)為O時(shí)，mux〈i> (i=0....31)信號(hào)全部為1，不隨地址跳轉(zhuǎn)而跳轉(zhuǎn)。
[0257]讀取路徑選擇電路106負(fù)責(zé)根據(jù)路徑選擇控制電路105，即地址和配置信號(hào)來(lái)決定讀取數(shù)據(jù)輸出端和讀取數(shù)據(jù)輸入端的連接關(guān)系。當(dāng)w32為I時(shí)，mux<0>為1，dol<31:0>與dor〈31:0> —一連接，從而實(shí)現(xiàn)了位寬為32時(shí)，讀取路徑的選擇功能。
[0258]采用了可配置的電路設(shè)計(jì)，利用地址使能譯碼電路以及位寬配置譯碼電路將配置信號(hào)轉(zhuǎn)換為地址使能信號(hào)與位寬控制有效信號(hào)，再通過(guò)地址跳轉(zhuǎn)電路將地址信號(hào)與地址使能信號(hào)轉(zhuǎn)換為寫(xiě)使能信號(hào)，最后通過(guò)路徑選擇控制電路根據(jù)寫(xiě)使能信號(hào)與位寬控制有效信號(hào)輸出路徑選擇控制電路并控制讀取路徑選擇電路中的傳輸們，從而控制讀取路徑的位寬，即RAM的讀取路徑的位寬可以根據(jù)配置信號(hào)來(lái)決定。這樣是得RAM可以更加方便的應(yīng)用與FPGA等可配置器件中。本發(fā)明的讀取路徑的可配置位寬的最大位數(shù)可達(dá)到32位，擴(kuò)展了 RAM的實(shí)用范圍，使得RAM具有了快速讀取數(shù)據(jù)的功能。
[0259]在以上的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是以上描述僅是本發(fā)明的較佳實(shí)施例而已，本發(fā)明能夠以很多不同于在此描述的其它方式來(lái)實(shí)施，因此本發(fā)明不受上面公開(kāi)的具體實(shí)施的限制。同時(shí)任何熟悉本領(lǐng)域技術(shù)人員在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，包括: 地址采樣電路，用來(lái)接收地址輸入信號(hào)，并輸出采樣地址信號(hào)； 地址使能譯碼電路，接收配置信號(hào)，并根據(jù)配置信號(hào)譯碼出地址信號(hào)對(duì)應(yīng)位的地址使能信號(hào)； 位寬配置譯碼電路，接收配置信號(hào)，并根據(jù)配置信號(hào)輸出位寬控制信號(hào)； 地址跳轉(zhuǎn)電路，接收采樣地址信號(hào)以及地址信號(hào)對(duì)應(yīng)位的使能信號(hào)，并根據(jù)所述采樣地址信號(hào)以及所述地址信號(hào)對(duì)應(yīng)位的使能信號(hào)輸出32位的寫(xiě)使能信號(hào)； 路徑選擇控制電路，根據(jù)所述地址跳轉(zhuǎn)電路輸出的32位的寫(xiě)使能信號(hào)和所述位寬配置譯碼電路輸出的位寬控制有效信號(hào)，輸出32對(duì)互補(bǔ)的路徑選擇控制信號(hào)； 讀取路徑選擇電路，根據(jù)路徑選擇控制信號(hào)，將32位的讀取數(shù)據(jù)配置位寬進(jìn)行輸出。
2.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，地址采樣電路為一個(gè)D觸發(fā)器組，所述D觸發(fā)器組包括5個(gè)D觸發(fā)器，根據(jù)地址elk信號(hào)以及地址信號(hào)，所述D觸發(fā)器組輸出采樣地址信號(hào)，所述采樣地址信號(hào)包括時(shí)鐘采樣后的同相信號(hào)和時(shí)鐘采樣后的反相信號(hào)。
3.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，所述配置信號(hào)為三組配置輸入信號(hào)，所述地址使能譯碼電路包括三輸入或非門(mén)、二輸入與門(mén)、非門(mén)、二輸入與非門(mén)、二輸入或門(mén)、兩個(gè)二輸入或非門(mén)和五個(gè)驅(qū)動(dòng)器，所述地址使能信號(hào)根據(jù)配置信號(hào)的不同分別控制對(duì)應(yīng)位的地址信號(hào)是否有效。
4.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，所述配置信號(hào)為三組配置輸入信號(hào)，所述位寬配置譯碼電路包括三個(gè)反相器和六個(gè)三輸入與門(mén)，所述三輸入與門(mén)根據(jù)所述配置信號(hào)輸出位寬控制信號(hào)。
5.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，所述地址跳轉(zhuǎn)電路包括32個(gè)寫(xiě)使能信號(hào)輸出端，地址跳轉(zhuǎn)電路的每個(gè)輸出端均為地址采樣信號(hào)(或者其反相信號(hào))分別與對(duì)應(yīng)位的地址使能信號(hào)的與非輸出后的與信號(hào)。
6.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，路徑選擇控制電路包括32對(duì)輸出端，每對(duì)輸出端輸出互補(bǔ)的路徑選擇控制信號(hào)，每對(duì)互補(bǔ)的路徑選擇控制信號(hào)互為反相信號(hào)，每個(gè)路徑選擇信號(hào)均為對(duì)應(yīng)的寫(xiě)使能信號(hào)與位寬控制信號(hào)邏輯運(yùn)算后的結(jié)果。
7.根據(jù)權(quán)利要求1所述用于可配置位寬RAM的讀取路徑選擇及控制電路，其特征在于，讀取路徑選擇電路包括讀取數(shù)據(jù)信號(hào)輸出端、讀取數(shù)據(jù)輸入端和設(shè)于所述所述讀取數(shù)據(jù)信號(hào)輸入端與所述讀取數(shù)據(jù)信號(hào)輸出端之間的傳輸門(mén)，所述傳輸門(mén)兩端的連通受控于路徑選擇控制信號(hào)。
【文檔編號(hào)】G11C11/413GK103531228SQ201310461216
【公開(kāi)日】2014年1月22日 申請(qǐng)日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】趙巖, 于芳 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所