一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元的制作方法
【專利摘要】本發(fā)明公開了一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元，該控制單元包括：反相器、PMOS管P0、NMOS管N2、NMOS管N3、NMOS管N4與NMOS管N5；其中，所述PMOS管P0的漏極與所述NMOS管N3的漏極相連，且所述PMOS管P0的柵極與所述NMOS管N2的漏極、所述NMOS管N3的柵極及所述NMOS管N4的漏極相連；所述NMOS管N2的柵極經(jīng)由反相器與所述NMOS管N4的柵極以及所述NMOS管N5的柵極相連。通過(guò)采用本發(fā)明公開的控制單元，增強(qiáng)了匹配線穩(wěn)定性和提高放電速度。
【專利說(shuō)明】—種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元。
【背景技術(shù)】
[0002]隨著半導(dǎo)體加工工藝的不斷提高，CPU和存儲(chǔ)器的性能都有了很大提高，但是DRAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)讀取速度依然遠(yuǎn)遠(yuǎn)落后于CPU (中央處理器)。幾十年來(lái)，CPU設(shè)計(jì)的問(wèn)題之一就是解決高速處理器和低速存儲(chǔ)器之間的速度匹配問(wèn)題，在CPU和DRAM之間加Λ Cache (高速緩沖存儲(chǔ)器)成為一個(gè)有效的解決方案。Cache主要由Data (數(shù)據(jù))陣列和Tag (標(biāo)簽)陣列以及外圍控制電路組成，Data陣列由SRAM (靜態(tài)隨機(jī)存儲(chǔ)器)來(lái)實(shí)現(xiàn)，而Tag存儲(chǔ)陣列通常由CAM (內(nèi)容可尋址存儲(chǔ)器)實(shí)現(xiàn)。CAM通過(guò)并行匹配加速Cache對(duì)地址的搜索。因此，設(shè)計(jì)并實(shí)現(xiàn)高性能CAM具有廣泛的應(yīng)用價(jià)值及深遠(yuǎn)的意義。
[0003]HYBRID CAM (混合型內(nèi)容可尋址存儲(chǔ)器)由NAND-type (與非類型)塊、NOR-type(或非類型)塊以及控制單元電路模塊組成(如圖1所示)?？刂齐娐犯鶕?jù)不同CAM的時(shí)序控制電路的不同而有不同的形式，由于混合型結(jié)構(gòu)對(duì)速度和功耗進(jìn)行折中，能夠達(dá)到高速低功耗的目的，所以對(duì)HYBRID CAM結(jié)構(gòu)的研究具有很重要的意義。
[0004]傳統(tǒng)HYBRID CAM中間控制單元(Control)電路如圖2所示，其工作方式有預(yù)充和匹配求值兩個(gè)階段。在預(yù)充階段，PMOS (P溝道金屬氧化物半導(dǎo)體)管P1、P2與P3的柵極電壓(PRE)為低電平，PMOS管P1、P2與P3導(dǎo)通，下拉路徑Tl，T2，T3斷開(T1-T3代表圖2箭頭所示的路徑，例如Tl路徑包括了 NMOS管ml、m2與NI) ；ML (匹配線)、MLl與ML2被預(yù)充電到高電平。在匹配求值階段，PRE為高電平，搜索數(shù)據(jù)經(jīng)過(guò)輸入驅(qū)動(dòng)后加載到互補(bǔ)搜索數(shù)據(jù)線上，根據(jù)比較結(jié)果驅(qū)動(dòng)MLl和ML2，進(jìn)而驅(qū)動(dòng)全局ML。對(duì)于MLl全部匹配時(shí)MLl放電為低電平，只要有一位不匹配就保持高電平，而ML2則相反，全部匹配時(shí)ML2保持高電平，只要有一位不匹配就放電為低電平。當(dāng)整體都匹配時(shí)ML會(huì)放電至低電平，當(dāng)有一方不匹配時(shí)ML保持為高電平。由于該電路由兩部分電路組成，因此在匹配求值階段，存在四種可能，共分為三種情況:
[0005]CaseliMLl匹配求值的結(jié)果為失配，則此時(shí)Tl下拉通路斷開，MLl保持高電平，NMOS管N2和N3截止，此時(shí)無(wú)論ML2處于匹配還是失配狀態(tài)，下拉通路T2和T3都被關(guān)斷，ML2和ML保持高電平，此時(shí)最終結(jié)果為失配。
[0006]Case2:MLl匹配求值的結(jié)果為匹配，則此時(shí)Tl下拉路徑導(dǎo)通，MLl被放電到低電平，NMOS管N2和N3開啟，下拉路徑T2導(dǎo)通。ML2處于失配狀態(tài)，并聯(lián)NMOS下拉路徑導(dǎo)通，則下拉路徑T3導(dǎo)通，ML2通過(guò)T3通路放電到低電平，則此時(shí)NMOS管N4截止，P4管導(dǎo)通，ML保持高電平，此時(shí)最終結(jié)果為失配。
[0007]Case3:MLl求值的結(jié)果為匹配，ML2處于匹配狀態(tài)，并聯(lián)NMOS管驅(qū)動(dòng)通路關(guān)閉，則下拉通路T3關(guān)閉，ML2保持高電平，ML通過(guò)下拉通路Tl和T2放電到低電平，此時(shí)最終結(jié)果為匹配。[0008]基于上述原理，對(duì)傳統(tǒng)的HYBRID CAM進(jìn)行了仿真試驗(yàn)，其結(jié)果如圖3所示。由圖3可以看到，在case2時(shí)，ML出現(xiàn)了很大的抖動(dòng)，其原因在于當(dāng)下拉通路Tl放電達(dá)到反相器反轉(zhuǎn)電壓之前，MLl的電壓小于VDD-Vnth (電源電壓-閾值電壓)，使NMOS管N4開啟，ML與地之間形成了一條放電通路，即開啟的NMOS管N4和Tl通路，這樣增加了競(jìng)爭(zhēng)冒險(xiǎn)引起的抖動(dòng)擺幅，使匹配出錯(cuò)率增加。故該結(jié)構(gòu)穩(wěn)定性比較差。
[0009]另一方面，由于該結(jié)構(gòu)ML放電途徑為Tl和T2，Tl由于數(shù)個(gè)NMOS串聯(lián)，所以速度很慢。由于圖2圈中部分構(gòu)成半鎖存結(jié)構(gòu)，假設(shè)SEGl為匹配時(shí)，MLl被放電至低電平，反相器輸出端為高電平，NMOS管N2導(dǎo)通，在半鎖存結(jié)構(gòu)下NMOS管N2 —直導(dǎo)通，在下一周期預(yù)充階段，PMOS管Pl導(dǎo)通，PMOS管Pl和NMOS管N2就會(huì)形成直流通路引起直流功耗。并且反相器能否實(shí)現(xiàn)反轉(zhuǎn)，取決于PMOS管Pl和NMOS管N2的分壓如果分壓結(jié)果使得MLl上的電壓小于反相器的反轉(zhuǎn)電壓則不能實(shí)現(xiàn)對(duì)MLl的滿擺幅充電。因此需要NMOS管N2的等效電阻越大越好，也就是說(shuō)NMOS管N2寬長(zhǎng)比要足夠大，這就使NMOS管N2的驅(qū)動(dòng)能力變?nèi)?，故T2途徑放電速度也很慢，導(dǎo)致整體放電速度變慢。

【發(fā)明內(nèi)容】

[0010]本發(fā)明的目的是提供一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元，增強(qiáng)了匹配線穩(wěn)定性和提高放電速度。
[0011]本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的:
[0012]一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元，該控制單元包括:反相器、PMOS管 PO、NMOS 管 N2、NMOS 管 N3、NMOS 管 N4 與 NMOS 管 N5 ；
[0013]其中，所述PMOS管PO的漏極與所述NMOS管N3的漏極相連，且所述PMOS管PO的柵極與所述NMOS管N2的漏極、所述NMOS管N3的柵極及所述NMOS管N4的漏極相連；
[0014]所述NMOS管N2的柵極經(jīng)由反相器與所述NMOS管N4的柵極以及所述NMOS管N5的柵極相連。
[0015]進(jìn)一步的，該控制單元還包括:匹配線ML、匹配線MLl與匹配線ML2 ；
[0016]其中，所述匹配線ML與所述PMOS管PO的漏極及所述NMOS管N3的漏極相連；所述匹配線MLl與所述NMOS管N2的柵極相連；所述匹配線ML2與所述匪OS管N4的源極相連。
[0017]進(jìn)一步的，所述NMOS管N2、NMOS管N3與NMOS管N5的源極均接地。
[0018]由上述本發(fā)明提供的技術(shù)方案可以看出，通過(guò)NMOS管對(duì)地直接放電，放電速度相比傳統(tǒng)單元有大幅度的提高，通過(guò)仿真試驗(yàn)發(fā)現(xiàn)，在同等條件下，新型結(jié)構(gòu)放電速度提高了約43% ;另外，由于打破了半鎖存結(jié)構(gòu)，新型結(jié)構(gòu)比傳統(tǒng)結(jié)構(gòu)更具穩(wěn)定性。
【專利附圖】

【附圖說(shuō)明】
[0019]為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他附圖。
[0020]圖1為本發(fā)明【背景技術(shù)】提供的一種傳統(tǒng)HYBRID CAM結(jié)構(gòu)的示意圖；[0021]圖2為本發(fā)明【背景技術(shù)】提供的一種傳統(tǒng)HYBRID CAM結(jié)構(gòu)的示意圖；
[0022]圖3為本發(fā)明【背景技術(shù)】提供的一種傳統(tǒng)HYBRID CAM結(jié)構(gòu)仿真時(shí)序的示意圖；
[0023]圖4為本發(fā)明實(shí)施例提供的一種高性能HYBRID CAM結(jié)構(gòu)的示意圖。
【具體實(shí)施方式】
[0024]下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明的保護(hù)范圍。
[0025]實(shí)施例
[0026]圖4為本發(fā)明實(shí)施例提供的一種高性能HYBRID CAM結(jié)構(gòu)的示意圖；如圖4所示，該結(jié)構(gòu)主要包括:NAND_type塊、NOR-type塊以及控制單元電路；
[0027]其中，所述控制單元包括:反相器、PMOS管PO、NMOS管N2、NMOS管N3、NMOS管N4與 NMOS 管 N5 ；
[0028]其中，所述PMOS管PO的漏極與所述NMOS管N3的漏極相連，且所述PMOS管PO的柵極與所述NMOS管N2的漏極、所述NMOS管N3的柵極及所述NMOS管N4的漏極相連；
[0029]所述NMOS管N2的柵極經(jīng)由反相器與所述NMOS管N4的柵極以及所述NMOS管N5的柵極相連。
[0030]進(jìn)一步的，該控制單元還包括:匹配線ML、匹配線MLl與匹配線ML2 ；
[0031 ] 其中，所述匹配線ML與所述PMOS管PO的漏極及所述NMOS管N3的漏極相連；所述匹配線MLl與所述NMOS管N2的柵極相連；所述匹配線ML2與所述匪OS管N4的源極相連。
[0032]進(jìn)一步的，所述NMOS管N2、NMOS管N3與NMOS管N5的源極均接地。
[0033]以上為本發(fā)明實(shí)施例提供的高性能HYBRID CAM結(jié)構(gòu)的主要組成，下面結(jié)合圖4針對(duì)其工作原理做詳細(xì)介紹。
[0034]該控制單元電路工作分為2個(gè)階段:預(yù)充階段和匹配階段。
[0035]在預(yù)充階段時(shí)，PMOS管P0、P1與P2打開，并為ML，ML1，ML2充電到高電平。此時(shí)，NMOS管N2也為打開狀態(tài)，以確保A點(diǎn)(PM0S管PO的柵極與NMOS管N2的漏極、NMOS管N3的柵極及NMOS管N4的漏極的交點(diǎn))為低電平。為防止干擾信號(hào)打開NMOS管N3，ML放電。
[0036]匹配階段分以下三種情況:
[0037]Casel:當(dāng)SEGl失配時(shí)，MLl為高電平，NMOS管N2打開，NMOS管N4與N5關(guān)斷，由于A點(diǎn)保持為低電平，故NMOS管N3關(guān)閉，所以無(wú)論SEG2匹配還是失配，ML2，ML都會(huì)保持高電平。
[0038]Case2 =SEGl匹配SEG2失配。MLl通過(guò)路徑Tl放電到低電平，NMOS管N2關(guān)閉，NMOS管N4與N5打開，由于SEG2失配則路徑T2導(dǎo)通，ML2通過(guò)T2和NMOS管N5放電至低電平，則A點(diǎn)為低電平，NMOS管N3關(guān)閉，ML保持高電平。
[0039]Case3:SEG1匹配SEG2匹配，MLl放電至低電平，NMOS管N2關(guān)閉，NMOS管N4與N5打開，由于SEG2匹配，所以路徑T2關(guān)閉，ML2保持高電平，NMOS管N3打開，ML通過(guò)NMOS管N3放電到低電平。[0040]本發(fā)明實(shí)施例中的ML雖然只有一個(gè)放電路徑，但是由于它是通過(guò)一個(gè)NMOS管對(duì)地直接放電，這樣放電速度相比傳統(tǒng)單元有大幅度的提高，通過(guò)仿真試驗(yàn)發(fā)現(xiàn)，在同等條件下，新型結(jié)構(gòu)放電速度提高了約43% ;另外，由于打破了半鎖存結(jié)構(gòu)，新型結(jié)構(gòu)比傳統(tǒng)結(jié)構(gòu)更具穩(wěn)定性。
[0041]以上所述，僅為本發(fā)明較佳的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明披露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種高性能混合型內(nèi)容可尋址存儲(chǔ)器控制單元，其特征在于，該控制單元包括:反相器、PMOS 管 PO、NMOS 管 N2、NMOS 管 N3、NMOS 管 N4 與 NMOS 管 N5 ； 其中，所述PMOS管PO的漏極與所述NMOS管N3的漏極相連，且所述PMOS管PO的柵極與所述NMOS管N2的漏極、所述NMOS管N3的柵極及所述NMOS管N4的漏極相連； 所述NMOS管N2的柵極經(jīng)由反相器與所述NMOS管N4的柵極以及所述NMOS管N5的柵極相連。
2.根據(jù)權(quán)利要求1所述的控制單元，其特征在于，該控制單元還包括:匹配線ML、匹配線MLl與匹配線ML2 ； 其中，所述匹配線ML與所述PMOS管PO的漏極及所述NMOS管N3的漏極相連；所述匹配線MLl與所述NMOS管N2的柵極相連；所述匹配線ML2與所述NMOS管N4的源極相連。
3.根據(jù)權(quán)利要求1或2所述的控制單元，其特征在于， 所述NMOS管N2、NMOS管N3與NMOS管N5的源極均接地。
【文檔編號(hào)】G11C15/04GK103531232SQ201310520212
【公開日】2014年1月22日 申請(qǐng)日期:2013年10月28日 優(yōu)先權(quán)日:2013年10月28日
【發(fā)明者】藺智挺, 耿楊, 吳秀龍, 龔才, 李正平, 譚守標(biāo), 孟堅(jiān), 陳軍寧 申請(qǐng)人:安徽大學(xué)