半導(dǎo)體器件及包括半導(dǎo)體器件的半導(dǎo)體系統(tǒng)的制作方法
【專利摘要】提供一種半導(dǎo)體器件。所述半導(dǎo)體器件包括控制信號(hào)發(fā)生器和第一數(shù)據(jù)輸入單元?？刂菩盘?hào)發(fā)生器響應(yīng)于測試使能信號(hào)而利用解碼信號(hào)產(chǎn)生包括第一比特和第二比特的反相控制信號(hào)。第一數(shù)據(jù)輸入單元響應(yīng)于反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特。此外，第一數(shù)據(jù)輸入單元響應(yīng)于反相控制信號(hào)的第二比特而將輸入單元的第二比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第二比特。
【專利說明】半導(dǎo)體器件及包括半導(dǎo)體器件的半導(dǎo)體系統(tǒng)
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2013年5月23日向韓國知識(shí)產(chǎn)權(quán)局提交的韓國專利申請(qǐng)N0.10-2013-0058628的優(yōu)先權(quán)，其全部內(nèi)容通過引用并入本文。

【技術(shù)領(lǐng)域】
[0003]本公開的實(shí)施例總體而言涉及半導(dǎo)體器件，更具體而言涉及用于控制輸入數(shù)據(jù)的拓?fù)涞陌雽?dǎo)體器件及包括所述半導(dǎo)體器件的半導(dǎo)體系統(tǒng)。

【背景技術(shù)】
[0004]隨著半導(dǎo)體器件變得更加高度集成，利用測試設(shè)備來評(píng)估半導(dǎo)體器件的各種特性所需的測試時(shí)間已經(jīng)增加，以保證半導(dǎo)體器件的可靠性。因此，半導(dǎo)體器件(也稱作半導(dǎo)體芯片)通常被設(shè)計(jì)成包括嵌入其中的自測試電路，以便減少測試時(shí)間和制造成本。
[0005]利用自測試電路的壓縮并行測試可以通過將相同的數(shù)據(jù)寫入存儲(chǔ)器核心區(qū)的存儲(chǔ)器單元、并且同時(shí)讀取儲(chǔ)存在存儲(chǔ)器單元中的數(shù)據(jù)從而驗(yàn)證讀取的數(shù)據(jù)與寫入的數(shù)據(jù)是否相同以及檢測哪個(gè)存儲(chǔ)器單元有錯(cuò)誤來執(zhí)行。壓縮并行測試可以利用最小數(shù)目的數(shù)據(jù)焊盤(例如，DQ焊盤)來執(zhí)行，以顯著地減少半導(dǎo)體器件的測試時(shí)間。
[0006]通常，壓縮并行測試可以將相同的數(shù)據(jù)儲(chǔ)存在存儲(chǔ)器核心區(qū)的所有存儲(chǔ)器中。然而，在某些情況下，可以通過將具有不同拓?fù)涞臄?shù)據(jù)儲(chǔ)存在存儲(chǔ)器核心區(qū)中所包括的某些存儲(chǔ)器單元(即，單元陣列)中來執(zhí)行不同種類的測試。


【發(fā)明內(nèi)容】

[0007]各種實(shí)施例針對(duì)半導(dǎo)體器件及包括所述半導(dǎo)體器件的半導(dǎo)體系統(tǒng)。
[0008]根據(jù)一些實(shí)施例，一種半導(dǎo)體器件包括控制信號(hào)發(fā)生器和第一數(shù)據(jù)輸入單元?？刂菩盘?hào)發(fā)生器響應(yīng)于測試使能信號(hào)而利用解碼信號(hào)產(chǎn)生包括第一比特和第二比特的反相控制信號(hào)。第一數(shù)據(jù)輸入單元響應(yīng)于反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特。此外，第一數(shù)據(jù)輸入單元響應(yīng)于反相控制信號(hào)的第二比特而將輸入數(shù)據(jù)的第二比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第二比特。
[0009]根據(jù)另一些實(shí)施例，一種半導(dǎo)體器件包括第一數(shù)據(jù)輸入單元、第二數(shù)據(jù)輸入單元和第三數(shù)據(jù)輸入單元。第一數(shù)據(jù)輸入單元在第一測試使能信號(hào)被使能時(shí)響應(yīng)于從解碼信號(hào)產(chǎn)生的第一反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特。此外，第一數(shù)據(jù)輸入單元在第一測試使能信號(hào)被使能時(shí)響應(yīng)于第一反相控制信號(hào)的第二比特而將輸入數(shù)據(jù)的第二比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第二比特。第二數(shù)據(jù)輸入單元在第二測試使能信號(hào)被使能時(shí)響應(yīng)于從解碼信號(hào)產(chǎn)生的第二反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第二內(nèi)部數(shù)據(jù)的第一比特。此外，第二數(shù)據(jù)輸入單元在第二測試使能信號(hào)被使能時(shí)響應(yīng)于第二反相控制信號(hào)的第二比特而將輸入數(shù)據(jù)的第二比特反相以產(chǎn)生第二內(nèi)部數(shù)據(jù)的第二比特。第三數(shù)據(jù)輸入單元將輸入數(shù)據(jù)的第一比特緩沖以輸出輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)的第一比特。此外，第三數(shù)據(jù)輸入單元將輸入數(shù)據(jù)的第二比特緩沖以輸出輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)的第二比特。
[0010]根據(jù)另一些實(shí)施例，一種半導(dǎo)體系統(tǒng)包括控制器和半導(dǎo)體器件。控制器產(chǎn)生測試計(jì)數(shù)信號(hào)、第一測試使能信號(hào)和第二測試使能信號(hào)、以及輸入數(shù)據(jù)。半導(dǎo)體器件在第一測試使能信號(hào)被使能時(shí)響應(yīng)于從對(duì)測試計(jì)數(shù)信號(hào)解碼產(chǎn)生的解碼信號(hào)而產(chǎn)生的第一反相控制信號(hào)來確定輸入數(shù)據(jù)的相應(yīng)比特的反相，以產(chǎn)生第一內(nèi)部數(shù)據(jù)。此外，半導(dǎo)體器件在第二測試使能信號(hào)被使能時(shí)響應(yīng)于從解碼信號(hào)產(chǎn)生的第二反相控制信號(hào)來確定輸入數(shù)據(jù)的相應(yīng)比特的反相，以產(chǎn)生第二內(nèi)部數(shù)據(jù)。

【專利附圖】

【附圖說明】
[0011]結(jié)合附圖和以下的詳細(xì)描述，本發(fā)明構(gòu)思的實(shí)施例將變得更加清楚，其中:
[0012]圖1是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括半導(dǎo)體器件的系統(tǒng)的配置的框圖；
[0013]圖2是示出圖1的系統(tǒng)中所包括的解碼器的操作的表格；
[0014]圖3是示出圖1的系統(tǒng)中所包括的控制信號(hào)發(fā)生器的配置的電路圖；
[0015]圖4是示出圖1的系統(tǒng)中所包括的第一數(shù)據(jù)輸入單元的配置的電路圖；
[0016]圖5是示出圖1的系統(tǒng)中所包括的第二數(shù)據(jù)輸入單元的配置的電路圖；
[0017]圖6是示出圖1的系統(tǒng)中所包括的第三數(shù)據(jù)輸入單元的配置的電路圖；以及
[0018]圖7和圖8是示出產(chǎn)生內(nèi)部數(shù)據(jù)以測試圖1的系統(tǒng)的操作的時(shí)序圖。

【具體實(shí)施方式】
[0019]在下文中將結(jié)合附圖來描述示例實(shí)施例的概念。然而，本文中描述的這些示例實(shí)施例僅出于說明目的，并非意在限制本發(fā)明構(gòu)思的范圍。
[0020]如圖1所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的系統(tǒng)可以被配置為包括控制器I和半導(dǎo)體器件2。半導(dǎo)體器件2可以被配置為包括解碼器21、控制信號(hào)發(fā)生器22、內(nèi)部數(shù)據(jù)發(fā)生器23和核心部分24。內(nèi)部數(shù)據(jù)發(fā)生器23可以被配置為包括第一數(shù)據(jù)輸入單元231、第二數(shù)據(jù)輸入單元232和第三數(shù)據(jù)輸入單元233。
[0021]控制器I可以將第一和第二測試使能信號(hào)TM_EN〈1:2>、第一和第二測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>、復(fù)位信號(hào)RSTB和輸入數(shù)據(jù)DIN〈1:4>提供給半導(dǎo)體器件2。控制器I可以將被順序使能的第一和第二測試使能信號(hào)TM_EN〈1:2>施加給半導(dǎo)體器件2，同時(shí)將具有特定電平的測試計(jì)數(shù)信號(hào)TM_CNT〈1: 2>和輸入數(shù)據(jù)DIN〈1: 4>施加給半導(dǎo)體器件2?？刂破鱅可以在測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>被順序地使能之后將被使能的復(fù)位信號(hào)RSTB施加給半導(dǎo)體器件2。
[0022]解碼器21可以將測試計(jì)數(shù)信號(hào)〈1:2>解碼以產(chǎn)生解碼信號(hào)BLCS〈1:4>。如圖2所示，當(dāng)?shù)谝缓偷诙y試計(jì)數(shù)信號(hào)TM_CNT〈1:2>都具有邏輯“L”電平時(shí)，解碼信號(hào)BLCS〈1:4>的第一比特BLCS〈1>可以被使能為具有邏輯“H”電平；當(dāng)?shù)谝缓偷诙y試計(jì)數(shù)信號(hào)TM_CNT〈1:2>分別具有邏輯“H”電平和邏輯“L”電平時(shí)，解碼信號(hào)BLCS〈1:4>的第二比特BLCS〈2>可以被使能為具有邏輯“H”電平；當(dāng)?shù)谝缓偷诙y試計(jì)數(shù)信號(hào)TM_CNT〈1:2>分別具有邏輯“L”電平和邏輯“H”電平時(shí)，解碼信號(hào)BLCS〈1:4>的第三比特BLCS〈3>可以被使能為具有邏輯“H”電平；以及當(dāng)?shù)谝缓偷诙y試計(jì)數(shù)信號(hào)TM_CNT〈1:2>都具有邏輯“H”電平時(shí)，解碼信號(hào)BLCS〈1:4>的第四比特BLCS〈4>可以被使能為具有邏輯“H”電平。在整個(gè)說明書中，邏輯“L”電平表示邏輯“低”電平，邏輯“H”電平表示邏輯“高”電平。根據(jù)本發(fā)明的一個(gè)實(shí)施例，解碼信號(hào)BLCS〈1:4>響應(yīng)于第一和第二測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>的邏輯電平而得到的邏輯電平的組合可以設(shè)置得不同。
[0023]當(dāng)?shù)谝粶y試使能信號(hào)TM_EN〈1>被使能時(shí)，控制信號(hào)發(fā)生器22可以響應(yīng)于解碼信號(hào)BLCS〈1:4>而輸出第一反相控制信號(hào)DQ1B〈1:4>。當(dāng)?shù)诙y試使能信號(hào)TM_EN〈2>被使能時(shí)，控制信號(hào)發(fā)生器22可以響應(yīng)于解碼信號(hào)BLCS〈1:4>而輸出第二反相控制信號(hào)DQ2B〈1:4>。例如，如果第一測試使能信號(hào)TM_EN〈1>被使能，則控制信號(hào)發(fā)生器22可以輸出解碼信號(hào)BLCS〈1:4>作為第一反相控制信號(hào)DQ1B〈1:4>，如果第二測試使能信號(hào)TM_EN<2>被使能，則控制信號(hào)發(fā)生器22可以輸出解碼信號(hào)BLCS〈1:4>作為第二反相控制信號(hào)DQ2B〈1:4>。當(dāng)復(fù)位信號(hào)RSTB被使能并施加給控制信號(hào)發(fā)生器22時(shí)，控制信號(hào)發(fā)生器22可以將第一反相控制信號(hào)DQ1B〈1:4>和第二反相控制信號(hào)DQ2B〈1:4>復(fù)位。稍后將參照?qǐng)D3來描述控制信號(hào)發(fā)生器的詳細(xì)配置和操作。
[0024]第一數(shù)據(jù)輸入單元231可以響應(yīng)于第一反相控制信號(hào)DQ1B〈1:4>和輸入數(shù)據(jù)DIN〈1:4>而輸出第一內(nèi)部數(shù)據(jù)ID1〈1:4>。例如，第一數(shù)據(jù)輸入單元231可以接收第一反相控制信號(hào)DQ1B〈1: 4>以將輸入數(shù)據(jù)DIN〈1: 4>的每個(gè)比特反相或緩沖，并且輸出反相或緩沖的輸入數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>。第二數(shù)據(jù)輸入單元232可以響應(yīng)于第二反相控制信號(hào)DQ2B〈1: 4>和輸入數(shù)據(jù)DIN〈1: 4>而輸出第二內(nèi)部數(shù)據(jù)ID2〈1: 4>。例如，第二數(shù)據(jù)輸入單元232可以接收第二反相控制信號(hào)DQ2B〈1:4>以將輸入數(shù)據(jù)DIN〈1: 4>的每個(gè)比特反相或緩沖，并且輸出反相或緩沖的輸入數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>。第三數(shù)據(jù)輸入單元233可以響應(yīng)于輸入數(shù)據(jù)DIN〈1:4>而輸出第三內(nèi)部數(shù)據(jù)ID3〈1:4>。例如，第三數(shù)據(jù)輸入單元233可以將輸入數(shù)據(jù)DIN〈1: 4>緩沖以輸出緩沖的輸入數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)ID3〈1: 4>。稍后將結(jié)合圖4、圖5和圖6描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的第一數(shù)據(jù)輸入單元231、第二數(shù)據(jù)輸入單元232和第三數(shù)據(jù)輸入單元233的詳細(xì)配置和操作。
[0025]核心部分24可以包括單元陣列、即多個(gè)存儲(chǔ)器單元，所述多個(gè)存儲(chǔ)器單元被配置為接收第一內(nèi)部數(shù)據(jù)皿〈1:4>、第二內(nèi)部數(shù)據(jù)ID2〈1:4>和第三內(nèi)部數(shù)據(jù)ID3〈1:4>以在執(zhí)行測試時(shí)的寫入操作模式下將內(nèi)部數(shù)據(jù)儲(chǔ)存在其中。在本發(fā)明的一個(gè)實(shí)施例中，寫入操作可以與一般的測試程序相同。因此，將不再贅述寫入操作中所使用的電路。
[0026]參見圖3，控制信號(hào)發(fā)生器22可以被配置為包括第一發(fā)送器221和第二發(fā)送器222。第一發(fā)送器221可以被配置為包括第一至第四與門AND1、AND2、AND3和AND4以及第一至第四觸發(fā)器FF1、FF2、FF3和FF4。第二發(fā)送器222可以被配置為包括第五至第八與門AND5、AND6、AND7和AND8以及第五至第八觸發(fā)器FF5、FF6、FF7和FF8。當(dāng)?shù)谝粶y試使能信號(hào)TM_EN〈1>被使能為具有邏輯“H”電平并且復(fù)位信號(hào)RSTB被禁止為具有邏輯“H”電平時(shí)，第一發(fā)送器221可以輸出解碼信號(hào)BLCS〈1:4>作為第一反相控制信號(hào)DQ1B〈1:4>。BP,當(dāng)解碼信號(hào)BLCS〈1>、BLCS〈2>、BLCS〈3>和BLCS〈4>分別具有邏輯“L”電平、邏輯“L”電平、邏輯“H”電平和邏輯“L”電平時(shí)，第一至第四與門AND1、AND2、AND3和AND4可以分別輸出具有邏輯“L”電平的第一內(nèi)部信號(hào)IN1、具有邏輯“L”電平的第二內(nèi)部信號(hào)IN2、具有邏輯“H”電平的第三內(nèi)部信號(hào)IN3、以及具有邏輯“L”電平的第四內(nèi)部信號(hào)IN4，而第一至第四觸發(fā)器FF1、FF2、FF3和FF4可以分別輸出具有邏輯“L”電平的第一反相控制信號(hào)DQ1B〈1>、具有邏輯“L”電平的第一反相控制信號(hào)DQ1B〈2>、具有邏輯“H”電平的第一反相控制信號(hào)DQ1B〈3>、以及具有邏輯“L”的第一反相控制信號(hào)DQ1B〈4>。
[0027]當(dāng)?shù)诙y試使能信號(hào)TM_EN〈2>被使能為具有邏輯“H”電平并且復(fù)位信號(hào)RSTB被禁止為具有邏輯“H”電平時(shí)，第二發(fā)送器221可以輸出解碼信號(hào)BLCS〈1:4>作為第二反相控制信號(hào)DQ2B〈1:4>。即，當(dāng)解碼信號(hào)BLCS〈1>、BLCS〈2>、BLCS<3>和BLCS〈4>分別具有邏輯“L”電平、邏輯“L”電平、邏輯“H”電平、以及邏輯“L”時(shí)，第五至第八與門AND5、AND6、AND7和AND8可以分別輸出具有邏輯“L”電平的第五內(nèi)部信號(hào)IN5、具有邏輯“L”電平的第六內(nèi)部信號(hào)IN6、具有邏輯“H”電平的第七內(nèi)部信號(hào)IN7、以及具有邏輯“L”電平的第八內(nèi)部信號(hào)，而第五至第八觸發(fā)器FF5、FF6、FF7和FF8可以分別輸出具有邏輯“L”電平的第二反相控制信號(hào)DQ2B〈1>、具有邏輯“L”電平的第二反相控制信號(hào)DQ2B〈2>、具有邏輯“H”電平的第二反相控制信號(hào)DQ2B〈3>、以及具有邏輯“L”的第二反相控制信號(hào)DQ2B〈4>。
[0028]參見圖4，第一數(shù)據(jù)輸入單元231可以被配置為包括第一選擇發(fā)送器2311、第二選擇發(fā)送器2312、第三選擇發(fā)送器2313和第四選擇發(fā)送器2314。第一選擇發(fā)送器2311可以包括通過門T231和反相器IV231，所述通過門T231在第一反相控制信號(hào)DQ1B〈1: 4>的第一比特DQ1B〈1>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV231與通過門T231的輸出端子連接。因此，當(dāng)?shù)谝槐忍谼Q1B〈1>具有邏輯“H”電平時(shí)，第一選擇發(fā)送器2311可以將輸入數(shù)據(jù)DIN〈1:4>的第一比特DIN〈1>反相以輸出第一比特DIN〈1>的反相數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第一比特ID1〈1>。第一選擇發(fā)送器2311還可以包括通過門T232，所述通過門T232在第一反相控制信號(hào)DQ1B〈1:4>的第一比特DQ1B〈1>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谝槐忍谼Q1B〈1>具有邏輯“L”電平時(shí)，第一選擇發(fā)送器2311可以將輸入數(shù)據(jù)DIN〈1:4>的第一比特DIN〈1>緩沖以輸出第一比特DIN〈1>的緩沖數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1<1:4>的第一比特IDKD0
[0029]第二選擇發(fā)送器2312可以包括通過門T233和反相器IV232，所述通過門T233在第一反相控制信號(hào)DQ1B〈1:4>的第二比特DQ1B〈2>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV232與通過門T233的輸出端子連接。因此，當(dāng)?shù)诙忍谼Q1B〈2>具有邏輯“H”電平時(shí)，第二選擇發(fā)送器2312可以將輸入數(shù)據(jù)DIN〈1:4>的第二比特DIN〈2>反相以輸出第二比特DIN〈2>的反相數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第二比特ID1〈2>。第二選擇發(fā)送器2312還可以包括通過門T234，所述通過門T234在第一反相控制信號(hào)DQ1B〈1:4>的第二比特DQ1B〈2>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)诙忍谼Q1B〈2>具有邏輯“L”電平時(shí)，第二選擇發(fā)送器2312可以將輸入數(shù)據(jù)DIN〈1:4>的第二比特DIN〈2>緩沖以輸出第二比特DIN<2>的緩沖數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第二比特ID1〈2>。
[0030]第三選擇發(fā)送器2313可以包括通過門T235和反相器IV233，所述通過門T235在第一反相控制信號(hào)DQ1B〈1:4>的第三比特DQ1B〈3>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV233與通過門T235的輸出端子連接。因此，當(dāng)?shù)谌忍谼Q1B〈3>具有邏輯“H”電平時(shí)，第三選擇發(fā)送器2313可以將輸入數(shù)據(jù)DIN〈1:4>的第三比特DIN〈3>反相以輸出第三比特DIN〈3>的反相數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第三比特ID1〈3>。第三選擇發(fā)送器2313還可以包括通過門T236，所述通過門T236在第一反相控制信號(hào)DQ1B〈1:4>的第三比特DQ1B〈3>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谌忍谼Q1B〈3>具有邏輯“L”電平時(shí)，第三選擇發(fā)送器2313可以將輸入數(shù)據(jù)DIN〈1:4>的第三比特DIN〈3>緩沖以輸出第三比特DIN<3>的緩沖數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第三比特ID1〈3>。
[0031]第四選擇發(fā)送器2314可以包括通過門T237和反相器IV234，所述通過門T237在第一反相控制信號(hào)DQ1B〈1:4>的第四比特DQ1B〈4>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV234與通過門T237的輸出端子連接。因此，當(dāng)?shù)谒谋忍谼Q1B〈4>具有邏輯“H”電平時(shí)，第四選擇發(fā)送器2314可以將輸入數(shù)據(jù)DIN〈1:4>的第四比特DIN〈4>反相以輸出第四比特DIN〈4>的反相數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第四比特ID1〈4>。第四選擇發(fā)送器2314還可以包括通過門T238，所述通過門T238在第一反相控制信號(hào)DQ1B〈1:4>的第四比特DQ1B〈4>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谒谋忍谼Q1B〈4>具有邏輯“L”電平時(shí)，第四選擇發(fā)送器2314可以將輸入數(shù)據(jù)DIN〈1:4>的第四比特DIN〈4>緩沖以輸出第四比特DIN<4>的緩沖數(shù)據(jù)作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>的第四比特ID1〈4>。
[0032]參見圖5，第二數(shù)據(jù)輸入單元232可以被配置為包括第五選擇發(fā)送器2321、第六選擇發(fā)送器2322、第七選擇發(fā)送器2323和第八選擇發(fā)送器2324。第五選擇發(fā)送器2321可以包括通過門T241和反相器IV241，所述通過門T241在第二反相控制信號(hào)DQ2B〈1:4>的第一比特DQ2B〈1>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV241與通過門T241的輸出端子連接。因此，當(dāng)?shù)谝槐忍谼Q2B〈1>具有邏輯“H”電平時(shí)，第五選擇發(fā)送器2321可以將輸入數(shù)據(jù)DIN〈1:4>的第一比特DIN〈1>反相以輸出第一比特DIN〈1>的反相數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第一比特ID2〈1>。第五選擇發(fā)送器2321還可以包括通過門T242，所述通過門T242在第二反相控制信號(hào)DQ2B〈1:4>的第一比特DQ2B〈1>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谝槐忍谼Q2B〈1>具有邏輯“L”電平時(shí)，第五選擇發(fā)送器2321可以將輸入數(shù)據(jù)DIN〈1:4>的第一比特DIN〈1>緩沖以輸出第一比特DIN〈1>的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù) ID2<1:4> 的第一比特 ID2〈1>。
[0033]第六選擇發(fā)送器2312可以包括通過門T243和反相器IV242，所述通過門T243在第二反相控制信號(hào)DQ2B〈1:4>的第二比特DQ2B〈2>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV242與通過門T243的輸出端子連接。因此，當(dāng)?shù)诙忍谼Q2B〈2>具有邏輯“H”電平時(shí)，第六選擇發(fā)送器2322可以將輸入數(shù)據(jù)DIN〈1:4>的第二比特DIN〈2>反相以輸出第二比特DIN〈2>的反相數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第二比特ID2〈2>。第六選擇發(fā)送器2322還可以包括通過門T244，所述通過門T244在第二反相控制信號(hào)DQ2B〈1:4>的第二比特DQ2B〈2>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)诙忍谼Q2B〈2>具有邏輯“L”電平時(shí)，第六選擇發(fā)送器2322可以將輸入數(shù)據(jù)DIN〈1:4>的第二比特DIN〈2>緩沖以輸出第二比特DIN<2>的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第二比特ID2〈2>。
[0034]第七選擇發(fā)送器2323可以包括通過門T245和反相器IV243，所述通過門T245在第二反相控制信號(hào)DQ2B〈1:4>的第三比特DQ2B〈3>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV243與通過門T245的輸出端子連接。因此，當(dāng)?shù)谌忍谼Q2B〈3>具有邏輯“H”電平時(shí)，第七選擇發(fā)送器2323可以將輸入數(shù)據(jù)DIN〈1:4>的第三比特DIN〈3>反相以輸出第三比特DIN〈3>的反相數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第三比特ID2〈3>。第七選擇發(fā)送器2323還可以包括通過門T246，所述通過門T246在第二反相控制信號(hào)DQ2B〈1:4>的第三比特DQ2B〈3>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谌忍谼Q2B〈3>具有邏輯“L”電平時(shí)，第七選擇發(fā)送器2323可以將輸入數(shù)據(jù)DIN〈1:4>的第三比特DIN〈3>緩沖以輸出第三比特DIN<3>的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第三比特ID2〈3>。
[0035]第八選擇發(fā)送器2324可以包括通過門T247和反相器IV244，所述通過門T237在第二反相控制信號(hào)DQ2B〈1:4>的第四比特DQ2B〈4>具有邏輯“H”電平時(shí)導(dǎo)通，所述反相器IV244與通過門T247的輸出端子連接。因此，當(dāng)?shù)谒谋忍谼Q2B〈4>具有邏輯“H”電平時(shí)，第八選擇發(fā)送器2324可以將輸入數(shù)據(jù)DIN〈1:4>的第四比特DIN〈4>反相以輸出第四比特DIN〈4>的反相數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第四比特ID2〈4>。第八選擇發(fā)送器2324還可以包括通過門T248，所述通過門T248在第二反相控制信號(hào)DQ2B〈1:4>的第四比特DQ2B〈4>具有邏輯“L”電平時(shí)導(dǎo)通。因此，當(dāng)?shù)谒谋忍谼Q2B〈4>具有邏輯“L”電平時(shí)，第八選擇發(fā)送器2324可以將輸入數(shù)據(jù)DIN〈1:4>的第四比特DIN〈4>緩沖以輸出第四比特DIN<4>的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)ID2〈1:4>的第四比特ID2〈4>。
[0036]參見圖6，第三數(shù)據(jù)輸入單元233可以被配置為包括第一緩沖器2331、第二緩沖器2332、第三緩沖器2333和第四緩沖器2334。第一緩沖器2331可以將輸入數(shù)據(jù)DIN〈1:4>的第一比特DIN〈1>緩沖以輸出第一比特DIN〈1>的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)ID3〈1:4>的第一比特ID3〈1>。第二緩沖器2332可以將輸入數(shù)據(jù)DIN〈1:4>的第二比特DIN〈2>緩沖以輸出第二比特DIN〈2>的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)ID3〈1:4>的第二比特ID3〈2>。第三緩沖器2333可以將輸入數(shù)據(jù)DIN〈1:4>的第三比特DIN〈3>緩沖以輸出第三比特DIN〈3>的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)ID3〈1:4>的第三比特ID3〈3>。第四緩沖器2334可以將輸入數(shù)據(jù)DIN〈1:4>的第四比特DIN〈4>緩沖以輸出第四比特DIN〈4>的緩沖數(shù)據(jù)作為第三內(nèi)部數(shù)據(jù)ID3<1:4>的第四比特ID3〈4>。
[0037]現(xiàn)在，將結(jié)合圖7和圖8來描述具有上述半導(dǎo)體器件的系統(tǒng)的操作。
[0038]如圖7所示，如果第一和第二測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>在時(shí)間點(diǎn)til與時(shí)間點(diǎn)tl2之間的時(shí)段期間具有邏輯組合“H、L”，則解碼信號(hào)BLCS〈1:4>可以被產(chǎn)生為具有邏輯組合“L、H、L、L”。由于第一測試計(jì)數(shù)信號(hào)TM_CNT〈1>在時(shí)段tll_tl2期間被使能為具有邏輯“H”電平，因此可以輸出解碼信號(hào)BLCS〈1:4>作為第一反相控制信號(hào)DQ1B〈1:4>。因此，第一反相控制信號(hào)DQ1B〈1: 4>可以被產(chǎn)生為具有邏輯組合“L、H、L、L”。
[0039]如果第一和第二測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>在時(shí)間點(diǎn)tl2與時(shí)間點(diǎn)tl3之間的時(shí)段期間具有邏輯組合“L、H”，則解碼信號(hào)BLCS〈1:4>可以被產(chǎn)生為具有邏輯組合“L、L、H、L”。由于第二測試計(jì)數(shù)信號(hào)TM_CNT〈2>在時(shí)段tl2-tl3期間被使能為具有邏輯“H”電平，因此可以輸出解碼信號(hào)BLCS〈1: 4>作為第二反相控制信號(hào)DQ2B〈1: 4>。因此，第二反相控制信號(hào)DQ2B〈1:4>可以被產(chǎn)生為具有邏輯組合“L、L、H、L”。
[0040]在時(shí)段tl2_tl3之后，第一和第二測試使能信號(hào)TM_EN〈1:2>可以被禁止為具有邏輯“L”電平，復(fù)位信號(hào)RSTB可以被使能為具有邏輯“L”電平。因此，第一反相控制信號(hào)DQ1B<1:4>和第二反相控制信號(hào)DQ2B〈1:4>可以都被復(fù)位。根據(jù)本發(fā)明的一個(gè)實(shí)施例,第一反相控制信號(hào)DQ1B〈1:4>和第二反相控制信號(hào)DQ2B〈1:4>可以被復(fù)位成具有邏輯“H”電平或邏輯“L”電平。
[0041]第一和第二測試計(jì)數(shù)信號(hào)TM_CNT〈1:2>的邏輯組合“H、L”表示第一測試計(jì)數(shù)信號(hào)TM_CNT<1>具有邏輯“H”電平，并且第二測試計(jì)數(shù)信號(hào)TM_CNT〈2>具有邏輯“L”電平。此夕卜，解碼信號(hào)BLCS〈1: 4>的邏輯組合“L、H、L、L”表示第一比特BLCS〈1>、第三比特BLCS〈3>和第四比特BLCS〈4>具有邏輯“L”電平，并且僅第二比特BLCS〈2>具有邏輯“H”電平。此夕卜，第一反相控制信號(hào)DQ1B〈1:4>的邏輯組合“L、H、L、L”表示第一比特DQ1B〈1>、第三比特DQ1B〈3>和第四比特DQ1B〈4>具有邏輯“L”電平，并且僅第二比特DQ1B〈2>具有邏輯“H”電平。類似地，第二反相控制信號(hào)DQ2B〈1:4>的邏輯組合“L、H、L、L”表示第一比特DQ2B〈1>、第三比特DQ2B〈3>和第四比特DQ2B〈4>具有邏輯“L”電平，并且僅第二比特DQ2B〈2>具有邏輯“高”電平。
[0042]如上所述，第一反相控制信號(hào)DQ1B〈1:4>可以被產(chǎn)生為在時(shí)段tll_tl2期間具有邏輯組合“L、H、L、L”，第二反相控制信號(hào)DQ2B〈1:4>可以被產(chǎn)生為在時(shí)段tl2_tl3期間具有邏輯組合“L、L、H、L”。此外，在時(shí)段tl2-tl3之后第一反相控制信號(hào)DQ1B〈1:4>和第二反相控制信號(hào)DQ2B〈1:4>可以都被復(fù)位。在此情況下，將結(jié)合圖8來描述產(chǎn)生第一內(nèi)部數(shù)據(jù)ID1〈1:4>、第二內(nèi)部數(shù)據(jù)ID2<1:4>和第三內(nèi)部數(shù)據(jù)ID3<1:4>的操作。
[0043]如圖8所示，在時(shí)段tll_tl3期間，所有的輸入數(shù)據(jù)DIN〈1:4>都可以具有邏輯“H”電平。由于第一反相控制信號(hào)DQ1B〈1:4>在時(shí)段tll-tl2期間被產(chǎn)生為具有邏輯組合“L、H、L、L”，因此僅僅輸入數(shù)據(jù)DIN〈1:4>的第二比特可以被反相、并且包括反相的第二比特的輸入數(shù)據(jù)DIN〈1:4>可以作為第一內(nèi)部數(shù)據(jù)ID1〈1:4>被輸出。結(jié)果是，第一內(nèi)部數(shù)據(jù)ID1〈1:4>可以被產(chǎn)生為具有邏輯組合“H、L、H、H”。由于第二反相控制信號(hào)DQ2B〈1:4>在時(shí)段tl2-tl3期間被產(chǎn)生為具有邏輯組合“L、L、H、L”，因此僅輸入數(shù)據(jù)DIN〈1:4>的第三比特可以被反相、并且包括反相的第三比特的輸入數(shù)據(jù)DIN〈1:4>可以作為第二內(nèi)部數(shù)據(jù)ID2<1:4>被輸出。因此，第二內(nèi)部數(shù)據(jù)ID2〈1: 4>可以被產(chǎn)生為具有邏輯組合“H、H、L、H”。第三內(nèi)部數(shù)據(jù)ID3〈1:4>可以被產(chǎn)生為具有與輸入數(shù)據(jù)DIN〈1:4>相同的邏輯電平?？梢詫⒈划a(chǎn)生為在時(shí)段tll-tl2期間具有與邏輯組合“H、L、H、H”相對(duì)應(yīng)的拓?fù)涞牡谝粌?nèi)部數(shù)據(jù)ID1〈1:4>、被產(chǎn)生為在時(shí)段tl2-tl3期間具有與邏輯組合“H、H、L、H”相對(duì)應(yīng)的拓?fù)涞牡诙?nèi)部數(shù)據(jù)ID2〈1:4>、以及被產(chǎn)生為與輸入數(shù)據(jù)DIN〈1:4>具有相同拓?fù)涞牡谌齼?nèi)部數(shù)據(jù)ID3〈1: 4>儲(chǔ)存在核心部分24中。根據(jù)本發(fā)明的一個(gè)實(shí)施例，可以同時(shí)或順序地儲(chǔ)存第一內(nèi)部數(shù)據(jù)ID1〈1:4>、第二內(nèi)部數(shù)據(jù)ID2<1:4>和第三內(nèi)部數(shù)據(jù)ID3〈1:4>。
[0044]雖然本實(shí)施例是結(jié)合輸入數(shù)據(jù)DIN〈1:4>被一個(gè)比特一個(gè)比特地反相以確定第一內(nèi)部數(shù)據(jù)ID1〈1:4>和第二內(nèi)部數(shù)據(jù)ID2〈1:4>的拓?fù)涞膶?shí)例來描述的，但是本發(fā)明的概念不局限于此。例如，在本發(fā)明的一個(gè)實(shí)施例中，可以通過將輸入數(shù)據(jù)DIN〈1:4>按兩個(gè)比特兩個(gè)比特地或更多個(gè)比特地反相來確定第一內(nèi)部數(shù)據(jù)ID1〈1:4>和第二內(nèi)部數(shù)據(jù)ID2〈1:4>的拓?fù)?。即，解碼器21的配置可以改變成使得第一反相控制信號(hào)DQ1B〈1:4>和第二反相控制信號(hào)DQ2B〈1:4>中的每一個(gè)的兩個(gè)比特或更多個(gè)比特被使能。
[0045]此外，雖然本實(shí)施例是結(jié)合系統(tǒng)包括控制器I和半導(dǎo)體器件2的實(shí)例來描述的，但是本發(fā)明構(gòu)思不局限于此。例如，控制器I可以替換成測試設(shè)備，以便對(duì)將具有不同拓?fù)涞膬?nèi)部數(shù)據(jù)儲(chǔ)存到半導(dǎo)體器件2中執(zhí)行測試。
[0046]如上所述，具有根據(jù)本發(fā)明的一個(gè)實(shí)施例的系統(tǒng)可以確定應(yīng)該將輸入數(shù)據(jù)DIN〈1:4>的哪個(gè)比特反相，由此產(chǎn)生相互具有不同拓?fù)涞膬?nèi)部數(shù)據(jù)。因此，可以通過將具有不同拓?fù)涞膬?nèi)部數(shù)據(jù)儲(chǔ)存在系統(tǒng)的核心部分所包括的半導(dǎo)體器件單元陣列中來執(zhí)行測試。根據(jù)本發(fā)明的一個(gè)實(shí)施例，輸入數(shù)據(jù)DIN〈1:4>的反相可以通過其比特來確定，以產(chǎn)生相互具有不同拓?fù)涞膬?nèi)部數(shù)據(jù)。因此，可以在不用為了產(chǎn)生內(nèi)部數(shù)據(jù)而接收額外的相互具有不同拓?fù)涞妮斎霐?shù)據(jù)的情況下執(zhí)行測試。因此，可以減少半導(dǎo)體器件的測試時(shí)間。此外，通過按比特將輸入數(shù)據(jù)DIN〈1:4>反相可以更易于實(shí)現(xiàn)內(nèi)部數(shù)據(jù)的各種拓?fù)?。結(jié)果是，可以減少半導(dǎo)體器件占據(jù)的面積。
[0047]本發(fā)明構(gòu)思的示例實(shí)施例是出于說明目的描述的。本領(lǐng)域技術(shù)人員將理解的是，在不脫離所附權(quán)利要求所公開的本發(fā)明的范圍和主旨的情況下，可以進(jìn)行各種修改、增加和替換。
[0048]通過以上實(shí)施例可以看出，本申請(qǐng)?zhí)峁┝巳缦碌募夹g(shù)方案。
[0049]技術(shù)方案1.一種半導(dǎo)體器件，包括:
[0050]控制信號(hào)發(fā)生器，所述控制信號(hào)發(fā)生器被配置為響應(yīng)于測試使能信號(hào)而利用解碼信號(hào)產(chǎn)生包括第一比特和第二比特的反相控制信號(hào)；以及
[0051]第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為響應(yīng)于所述反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特，以及被配置為響應(yīng)于所述反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特。
[0052]技術(shù)方案2.如技術(shù)方案I所述的半導(dǎo)體器件，其中，所述解碼信號(hào)是通過將外部器件所提供的測試計(jì)數(shù)信號(hào)解碼而產(chǎn)生的。
[0053]技術(shù)方案3.如技術(shù)方案I所述的半導(dǎo)體器件，其中，所述控制信號(hào)發(fā)生器被配置為:當(dāng)所述測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述反相控制信號(hào)的第一比特，以及輸出所述解碼信號(hào)的第二比特作為所述反相控制信號(hào)的第二比特。
[0054]技術(shù)方案4.如技術(shù)方案I所述的半導(dǎo)體器件:
[0055]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特；以及
[0056]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特。
[0057]技術(shù)方案5.如技術(shù)方案4所述的半導(dǎo)體器件:
[0058]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特；以及
[0059]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特。
[0060]技術(shù)方案6.如技術(shù)方案I所述的半導(dǎo)體器件，還包括第二數(shù)據(jù)輸入單元，
[0061]其中，所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)的第一比特，并且所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特。
[0062]技術(shù)方案7.如技術(shù)方案6所述的半導(dǎo)體器件，還包括核心部分，所述核心部分被配置為包括單元陣列，當(dāng)執(zhí)行用于測試的寫入操作時(shí)所述第一內(nèi)部數(shù)據(jù)和所述第二內(nèi)部數(shù)據(jù)儲(chǔ)存在所述單元陣列中。
[0063]技術(shù)方案8.—種半導(dǎo)體器件,包括:
[0064]第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為:在第一測試使能信號(hào)被使能時(shí)，響應(yīng)于從解碼信號(hào)產(chǎn)生的第一反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在第一測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第一反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特；
[0065]技術(shù)方案第二數(shù)據(jù)輸入單元，所述第二數(shù)據(jù)輸入單元被配置為:在第二測試使能信號(hào)被使能時(shí)，響應(yīng)于從所述解碼信號(hào)產(chǎn)生的第二反相控制信號(hào)的第一比特而將所述輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第二內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在第二測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第二反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第二內(nèi)部數(shù)據(jù)的第二比特；以及
[0066]技術(shù)方案第三數(shù)據(jù)輸入單元，所述第三數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第一比特，以及被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第二比特。
[0067]技術(shù)方案9.如技術(shù)方案8所述的半導(dǎo)體器件，還包括控制信號(hào)發(fā)生器，所述控制信號(hào)發(fā)生器被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第一反相控制信號(hào)的第一比特；以及被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第一反相控制信號(hào)的第二比特。
[0068]技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體器件，其中，所述控制信號(hào)發(fā)生器被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第二反相控制信號(hào)的第一比特；以及被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第二反相控制信號(hào)的第二比特。
[0069]技術(shù)方案11.如技術(shù)方案8所述的半導(dǎo)體器件，
[0070]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特；以及
[0071 ] 其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特。
[0072]技術(shù)方案12.如技術(shù)方案11所述的半導(dǎo)體器件，
[0073]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特；以及
[0074]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特。
[0075]技術(shù)方案13.如技術(shù)方案8所述的半導(dǎo)體器件，
[0076]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第一比特；以及
[0077]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第一比特。
[0078]技術(shù)方案14.如技術(shù)方案13所述的半導(dǎo)體器件，
[0079]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特；以及
[0080]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特。
[0081]技術(shù)方案15.如技術(shù)方案8所述的半導(dǎo)體器件，還包括核心部分，所述核心部分被配置為包括單元陣列，當(dāng)執(zhí)行用于測試的寫入操作時(shí)所述第一內(nèi)部數(shù)據(jù)、所述第二內(nèi)部數(shù)據(jù)和所述第三內(nèi)部數(shù)據(jù)儲(chǔ)存在所述單元陣列中。
[0082]技術(shù)方案16.—種系統(tǒng),包括:
[0083]控制器，所述控制器被配置為產(chǎn)生測試計(jì)數(shù)信號(hào)、第一測試使能信號(hào)和第二測試使能信號(hào)、以及輸入數(shù)據(jù)；以及
[0084]半導(dǎo)體器件，所述半導(dǎo)體器件被配置為:當(dāng)所述第一測試使能信號(hào)被使能時(shí)，響應(yīng)于從對(duì)所述測試計(jì)數(shù)信號(hào)解碼產(chǎn)生的解碼信號(hào)而產(chǎn)生的第一反相控制信號(hào)來確定所述輸入數(shù)據(jù)的相應(yīng)比特的反相，以產(chǎn)生第一內(nèi)部數(shù)據(jù)；以及被配置為:當(dāng)所述第二測試使能信號(hào)被使能時(shí)，響應(yīng)于從所述解碼信號(hào)產(chǎn)生的第二反相控制信號(hào)來確定所述輸入數(shù)據(jù)的相應(yīng)比特的反相，以產(chǎn)生第二內(nèi)部數(shù)據(jù)。
[0085]技術(shù)方案17.如技術(shù)方案16所述的系統(tǒng)，其中，所述控制器被配置為將所述第一測試使能信號(hào)和所述第二測試使能信號(hào)施加給所述半導(dǎo)體器件，所述第一測試使能信號(hào)和所述第二測試使能信號(hào)在所述半導(dǎo)體器件接收所述測試計(jì)數(shù)信號(hào)和所述輸入數(shù)據(jù)的時(shí)段期間被順序地使能。
[0086]技術(shù)方案18.如技術(shù)方案17所述的系統(tǒng)，其中，所述控制器被配置為:在所述第一測試使能信號(hào)和所述第二測試使能信號(hào)被順序地使能之后，當(dāng)所述第一測試使能信號(hào)和所述第二測試使能信號(hào)都被禁止時(shí)，將用于使所述第一反相控制信號(hào)和所述第二反相控制信號(hào)復(fù)位的復(fù)位信號(hào)提供給所述半導(dǎo)體器件。
[0087]技術(shù)方案19.如技術(shù)方案16所述的系統(tǒng)，其中，所述半導(dǎo)體器件包括:
[0088]第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為:在所述第一測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第一反相控制信號(hào)的第一比特而將所述輸入數(shù)據(jù)的第一比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在所述第一測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第一反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特；以及
[0089]第二數(shù)據(jù)輸入單元，所述第二數(shù)據(jù)輸入單元被配置為:在所述第二測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第二反相控制信號(hào)的第一比特而將所述輸入數(shù)據(jù)的第一比特反相以產(chǎn)生所述第二內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在所述第二測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第二反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第二內(nèi)部數(shù)據(jù)的第二比特。
[0090]技術(shù)方案20.如技術(shù)方案19所述的系統(tǒng),還包括控制信號(hào)發(fā)生器，
[0091]其中，所述控制信號(hào)發(fā)生器被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第一反相控制信號(hào)的第一比特；以及被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第一反相控制信號(hào)的第二比特。
[0092]技術(shù)方案21.如技術(shù)方案20所述的系統(tǒng)，其中，所述控制信號(hào)發(fā)生器被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第二反相控制信號(hào)的第一比特；以及被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第二反相控制信號(hào)的第二比特。
[0093]技術(shù)方案22.如技術(shù)方案19所述的系統(tǒng)，
[0094]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特；以及
[0095]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特。
[0096]技術(shù)方案23.如技術(shù)方案22所述的系統(tǒng)，
[0097]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特；以及
[0098]其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述第一反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特。
[0099]技術(shù)方案24.如技術(shù)方案19所述的系統(tǒng)，
[0100]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第一比特；以及
[0101]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第一比特。
[0102]技術(shù)方案25.如技術(shù)方案24所述的系統(tǒng)，
[0103]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特；以及
[0104]其中，所述第二數(shù)據(jù)輸入單元被配置為:當(dāng)所述第二反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特。
[0105]技術(shù)方案26.如技術(shù)方案19所述的系統(tǒng)，還包括第三數(shù)據(jù)輸入單元，
[0106]其中，所述第三數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第一比特，以及被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第二比特。
[0107]技術(shù)方案27.如技術(shù)方案19所述的系統(tǒng)，還包括核心部分，所述核心部分被配置為包括單元陣列，當(dāng)執(zhí)行用于測試的寫入操作時(shí)所述第一內(nèi)部數(shù)據(jù)、所述第二內(nèi)部數(shù)據(jù)和所述第三內(nèi)部數(shù)據(jù)儲(chǔ)存在所述單元陣列中。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 控制信號(hào)發(fā)生器，所述控制信號(hào)發(fā)生器被配置為響應(yīng)于測試使能信號(hào)而利用解碼信號(hào)產(chǎn)生包括第一比特和第二比特的反相控制信號(hào)；以及 第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為響應(yīng)于所述反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特，以及被配置為響應(yīng)于所述反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述解碼信號(hào)是通過將外部器件所提供的測試計(jì)數(shù)信號(hào)解碼而產(chǎn)生的。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述控制信號(hào)發(fā)生器被配置為:當(dāng)所述測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述反相控制信號(hào)的第一比特，以及輸出所述解碼信號(hào)的第二比特作為所述反相控制信號(hào)的第二比特。
4.如權(quán)利要求1所述的半導(dǎo)體器件: 其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第一比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特反相以輸出所述輸入數(shù)據(jù)的第一比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特；以及 其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第一比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第一比特。
5.如權(quán)利要求4所述的半導(dǎo)體器件: 其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第二比特具有第一邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特反相以輸出所述輸入數(shù)據(jù)的第二比特的反相數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特；以及 其中，所述第一數(shù)據(jù)輸入單元被配置為:當(dāng)所述反相控制信號(hào)的第二比特具有第二邏輯電平時(shí)，將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第一內(nèi)部數(shù)據(jù)的第二比特。
6.如權(quán)利要求1所述的半導(dǎo)體器件，還包括第二數(shù)據(jù)輸入單元， 其中，所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為第二內(nèi)部數(shù)據(jù)的第一比特，并且所述第二數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第二內(nèi)部數(shù)據(jù)的第二比特。
7.如權(quán)利要求6所述的半導(dǎo)體器件，還包括核心部分，所述核心部分被配置為包括單元陣列，當(dāng)執(zhí)行用于測試的寫入操作時(shí)所述第一內(nèi)部數(shù)據(jù)和所述第二內(nèi)部數(shù)據(jù)儲(chǔ)存在所述單元陣列中。
8.—種半導(dǎo)體器件,包括: 第一數(shù)據(jù)輸入單元，所述第一數(shù)據(jù)輸入單元被配置為:在第一測試使能信號(hào)被使能時(shí)，響應(yīng)于從解碼信號(hào)產(chǎn)生的第一反相控制信號(hào)的第一比特而將輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第一內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在第一測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第一反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第一內(nèi)部數(shù)據(jù)的第二比特； 第二數(shù)據(jù)輸入單元，所述第二數(shù)據(jù)輸入單元被配置為:在第二測試使能信號(hào)被使能時(shí)，響應(yīng)于從所述解碼信號(hào)產(chǎn)生的第二反相控制信號(hào)的第一比特而將所述輸入數(shù)據(jù)的第一比特反相以產(chǎn)生第二內(nèi)部數(shù)據(jù)的第一比特；以及被配置為:在第二測試使能信號(hào)被使能時(shí)，響應(yīng)于所述第二反相控制信號(hào)的第二比特而將所述輸入數(shù)據(jù)的第二比特反相以產(chǎn)生所述第二內(nèi)部數(shù)據(jù)的第二比特；以及 第三數(shù)據(jù)輸入單元，所述第三數(shù)據(jù)輸入單元被配置為將所述輸入數(shù)據(jù)的第一比特緩沖以輸出所述輸入數(shù)據(jù)的第一比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第一比特，以及被配置為將所述輸入數(shù)據(jù)的第二比特緩沖以輸出所述輸入數(shù)據(jù)的第二比特的緩沖數(shù)據(jù)作為所述第三內(nèi)部數(shù)據(jù)的第二比特。
9.如權(quán)利要求8所述的半導(dǎo)體器件，還包括控制信號(hào)發(fā)生器，所述控制信號(hào)發(fā)生器被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第一反相控制信號(hào)的第一比特；以及被配置為:在所述第一測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第一反相控制信號(hào)的第二比特。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中，所述控制信號(hào)發(fā)生器被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第一比特作為所述第二反相控制信號(hào)的第一比特；以及被配置為:在所述第二測試使能信號(hào)被使能時(shí)，輸出所述解碼信號(hào)的第二比特作為所述第二反相控制信號(hào)的第二比特。
【文檔編號(hào)】G11C11/34GK104183263SQ201310544946
【公開日】2014年12月3日 申請(qǐng)日期:2013年11月6日 優(yōu)先權(quán)日:2013年5月23日
【發(fā)明者】姜熙元 申請(qǐng)人:愛思開海力士有限公司