可模擬熔斷的熔絲電路的制作方法
【專利摘要】本發(fā)明提供一種可模擬熔斷的熔絲電路，其包括熔絲、第一置位電路、第二置位電路和鎖存器。第一置位電路的輸出端與所述熔絲的第一連接端相連；第二置位電路的輸出端與熔絲電路的輸出端相連；鎖存器的輸入端與所述熔絲的第二連接端相連，鎖存器的輸出端與熔絲電路的輸出端相連。當熔絲熔斷時，由第二置位電路使得熔絲電路的輸出端輸出熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將第一連接端置位于熔斷置位電平，該熔斷置位電平使得熔絲電路的輸出端輸出熔斷信號。與現有技術相比，本發(fā)明中的可模擬熔斷的熔絲電路可以模擬熔絲熔斷效果，以在晶圓測試時，先通過所述熔絲電路模擬熔絲熔斷來測試芯片的電路性能，從而增加芯片的成品率。
【專利說明】可模擬熔斷的熔絲電路
【【技術領域】】
[0001]本發(fā)明涉及電路設計領域，特別涉及一種可模擬熔斷的熔絲電路。
【【背景技術】】
[0002]在集成電路(即芯片)的制造過程中，工藝參數的偏差等因素會對芯片的電路性能產生很大的影響，為了提高芯片的良率和質量，在晶圓測試階段通常采用熔絲技術，即通過對晶片中預先設計的熔絲進行選擇性熔斷以精確調整芯片的性能。
[0003]目前常用的熔絲技術有兩種:一種是利用激光(或電流)將熔絲燒斷，該熔絲材料一般為多晶硅、金屬鋁或銅等，該熔絲技術的缺點是操作過程不可逆，只能進行一次性熔斷，熔斷后的熔絲無法重新連接，如果熔斷后芯片性能不能滿足要求，該產品就不能使用；另一種是通過電信號進行編程改變邏輯狀態(tài)，該熔絲技術的優(yōu)點是可以反復熔斷，缺點是會增加大量的存儲器，比如，Flash Memory (閃存)、EPROM (Electrically ProgrammableRead-OnIy-Memory,電可編程序只讀存儲器)等，從而大大增加了芯片的成本，并增加對生產工藝的要求。
[0004]因此，有必要提供一種改進的技術方案來克服上述問題。
【
【發(fā)明內容】
】
[0005]本發(fā)明的目的在于提供一種可模擬熔斷的熔絲電路，其可以模擬熔絲熔斷效果，以在晶圓測試時，可以通過所述熔絲電路模擬熔絲熔斷來測試芯片的電路性能，從而增加芯片的成品率，且降低芯片制造成本。
[0006]為了解決上述問題，本發(fā)明提供一種可模擬熔斷的熔絲電路，其包括熔絲、第一置位電路、第二置位電路和鎖存器。所述`第一置位電路的輸出端與所述熔絲的第一連接端相連；所述第二置位電路的輸出端與所述熔絲電路的輸出端相連；所述鎖存器的輸入端與所述熔絲的第二連接端相連，所述鎖存器的輸出端與所述熔絲電路的輸出端相連。當熔絲熔斷時，由所述第二置位電路置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于熔斷置位電平，該熔斷置位電平經過所述熔絲以及鎖存器后使得所述熔絲電路的輸出端輸出熔斷信號。
[0007]進一步的，所述第一置位電路包括連接于電源和所述第一置位電路的輸出端之間的第一電阻；所述第二置位電路包括連接于電源和所述第二置位電路的輸出端之間的第二電阻；所述鎖存器包括第一反相器和第二反相器，第一反相器的輸入端和第二反相器的輸出端之間的連接節(jié)點作為所述鎖存器的輸入端，第一反相器的輸出端和第二反相器的輸入端之間的連接節(jié)點作為所述鎖存器的輸出端，所述熔斷置位電平為低電平。
[0008]進一步的，當熔絲熔斷時，由所述第二置位電路輸出的高電平置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路輸出的高電平通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出低電平信號，該低電平信號為未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于低電平，該低電平經過所述熔絲以及鎖存器后使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號。
[0009]進一步的，所述第一連接端與一個熔絲壓焊區(qū)PAD相連，將所述第一連接端置位于低電平為使熔絲壓焊區(qū)PAD接地，否則，將熔絲壓焊區(qū)PAD懸空。
[0010]進一步的，所述第一置位電路包括NMOS晶體管，該NMOS晶體管的源極接地，其柵極接電源，其漏極接所述第一連接端；所述第二置位電路包括PMOS晶體管，該PMOS晶體管的源極接電源，其柵極接地，其漏極接所述熔絲電路的輸出端；所述鎖存器包括第一緩沖器和第二緩沖器，第一緩沖器的輸入端和第二緩沖器的輸出端之間的連接節(jié)點作為所述鎖存器的輸入端，第一緩沖器的輸出端和第二緩沖器的輸入端之間的連接節(jié)點作為所述鎖存器的輸出端，所述熔斷置位電平為高電平。
[0011]進一步的，當熔絲熔斷時，由所述第二置位電路輸出的高電平置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路輸出的低電平通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出低電平信號，該低電平信號為未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于高電平，該高電平經過所述熔絲以及鎖存器后使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號。
[0012]進一步的，所述第一連接端與一個熔絲壓焊區(qū)PAD相連，將所述第一連接端置位于高電平為使熔絲壓焊區(qū)PAD接電源，否則，將熔絲壓焊區(qū)PAD懸空。
[0013]進一步的，所述PMOS晶體管的驅動能力小于第一緩沖器的驅動能力，使得在熔絲未熔斷且第一緩沖器的輸出信號和PMOS晶體管上拉同時有效時，所述熔絲電路的輸出端選擇輸出第一緩沖器的輸出信號。
[0014]進一步的,所述PMOS晶體管為倒比管,該PMOS晶體管的寬長比小于I。
[0015]進一步的，所述可模擬熔斷的熔絲電路還包括有:連接于第一連接端的熔斷模擬置位電路，其在熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于熔斷置位電平。
[0016]與現有技術相比，本發(fā)明中的可模擬熔斷的熔絲電路，其可以模擬熔絲熔斷效果，以在晶圓測試時，先通過所述熔絲電路模擬熔絲熔斷來測試芯片的電路性能，并在測試確認滿足性能指標后，再將熔絲真正熔斷，從而增加芯片的成品率，且降低芯片制造成本。
【【專利附圖】

【附圖說明】】
[0017]為了更清楚地說明本發(fā)明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。其中:
[0018]圖1為本發(fā)明在一個實施例中的可模擬熔斷的熔絲電路的示意圖；
[0019]圖2為圖1中的熔 絲電路在一個具有實施例中的電路示意圖；和[0020]圖3為圖1中的熔絲電路在另一個具有實施例中的電路示意圖。
【【具體實施方式】】
[0021]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0022]此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現方式中的特定特征、結構或特性。在本說明書中不同地方出現的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。
[0023]請參考圖1所示，其為本發(fā)明在一個實施例中的可模擬熔斷的熔絲電路的示意圖。所述可模擬熔斷的熔絲電路100包括熔絲F1，當熔絲Fl熔斷時，輸出端OUT輸出熔斷信號；當熔絲Fl未熔斷且不需要模擬熔斷時，輸出端OUT輸出未熔斷信號；當熔絲Fl未熔斷且需要模擬熔斷時，輸出端OUT輸出熔斷信號。所述熔斷信號和未熔斷信號可以是一個信號的兩種邏輯狀態(tài)，比如，熔斷信號為高電平，未熔斷信號為低電平。
[0024]在圖1所示的實施例中，所述熔絲電路100還包括第一置位電路110、第二置位電路120和鎖存器130。所述第一置位電路110的輸出端與所述熔絲Fl的第一連接端A相連；所述第二置位電路120的輸出端與所述熔絲電路的輸出端OUT相連；所述鎖存器130的輸入端與所述熔絲Fl的第二連接端B相連，所述鎖存器130的輸出端與所述熔絲電路的輸出端OUT相連。當熔絲Fl熔斷時，由所述第二置位電路120置位所述熔絲電路的輸出端OUT,以使得所述熔絲電路的輸出端OUT輸出熔斷信號；當熔絲Fl未熔斷且不需要模擬熔斷時，由第一置位電路110通過所述熔絲Fl以及鎖存器130置位輸出端0UT，以使得所述熔絲電路的輸出端OUT輸出未熔斷信號；當熔絲Fl未熔斷且需要模擬熔斷時，將所述第一連接端A置位于熔斷置位電平，該熔斷置位電平經過所述熔絲Fl以及鎖存器130后使得所述熔絲電路的輸出端OUT輸出`熔斷信號。這樣，所述熔絲電路100就模擬出熔絲Fl的熔斷效果(即熔絲Fl未熔斷且輸出端OUT輸出熔斷信號)。
[0025]在一個實施例中，所述可模擬熔斷的熔絲電路100還包括有:連接于第一連接端A的熔斷模擬置位電路(未圖示)，其在熔絲Fl未熔斷且需要模擬熔斷時，將所述第一連接端A置位于熔斷置位電平。具體的，將所述第一連接端A置位于熔斷置位電平就是將第一連接端A與熔斷置位電平相連，該熔斷置位電平可以為高電平，也可以為低電平。
[0026]綜上可知，由于本發(fā)明中的熔絲電路100在熔絲Fl熔斷和模擬熔絲Fl熔斷時，其輸出端OUT都輸出熔斷信號，因此，其可以模擬熔絲熔斷效果。這樣，在晶圓測試時，晶圓測試系統在燒斷熔絲Fl之前，可以在所述熔絲電路100模擬熔絲Fl熔斷(即在熔絲Fl未熔斷且輸出端OUT輸出熔斷信號)的情況下，測試芯片(或者晶片)的電路性能，并在測試確認滿足性能指標后，再將熔絲Fl真正熔斷，從而增加芯片的成品率，且降低芯片制造成本。
[0027]請參考圖2所示,其為圖1中的熔絲電路100在一個具有實施例中的電路示意圖。第一置位電路210包括連接于電源VDD和所述第一置位電路210輸出端之間的第一電阻Rl ;第二置位電路220包括連接于電源VDD和所述第二置位電路220輸出端之間的第二電阻R2 ;鎖存器230包括第一反相器INVl和第二反相器INV2，第一反相器INVl的輸入端和第二反相器的輸出端之間的連接節(jié)點作為所述鎖存器230的輸入端，第一反相器INVl的輸出端和第二反相器INV2的輸入端之間的連接節(jié)點作為所述鎖存器230的輸出端，所述熔斷置位電平為低電平。所述第一連接端A與一個熔絲壓焊區(qū)PAD相連。
[0028]以下介紹圖2中的熔絲電路的具體工作過程。
[0029]當熔絲Fl不需要模擬熔斷時，將熔絲壓焊區(qū)PAD懸空，所述熔絲電路工作在正常工作模式，若熔絲Fl未熔斷，則由所述第一置位電路210輸出的高電平通過熔絲Fl以及所述鎖存器230置位所述熔絲電路的輸出端0UT，以使得所述熔絲電路的輸出端OUT輸出低電平信號(具體為，由第一反相器INVl和第二反相器INV2構成的鎖存器230將所述第一置位電路210輸出的高電平反向，由所述輸出端OUT輸出低電平信號),該低電平信號為未熔斷信號；若熔絲Fl熔斷，則由所述第二置位電路220輸出的高電平置位所述熔絲電路的輸出端0UT，以使得輸出端OUT輸出高電平信號(具體為，若熔絲Fl熔斷，輸出端OUT由上拉電阻R2置位為高電平)該高電平信號為熔斷信號。
[0030]當所述熔絲Fl未熔斷且需要模擬熔斷時，將所述第一連接端A置位于低電平(SP將熔絲壓焊區(qū)PAD接地)，該低電平經過熔絲Fl以及所述鎖存器230后使得所述熔絲電路的輸出端OUT輸出高電平信號(具體為，由第一反相器INVl和第二反相器INV2構成的鎖存器230將將所述第一連接端A的低電平反向，由所述輸出端OUT輸出高電平信號)，該高電平信號為熔斷信號。
[0031]以下為圖2中的OUT端(即輸出端OUT)電平、熔絲PAD (即熔絲壓焊區(qū)PAD)狀態(tài)與熔絲Fl狀態(tài)的關系表:
[0032]
【權利要求】
1.一種可模擬熔斷的熔絲電路，其特征在于，其包括熔絲、第一置位電路、第二置位電路和鎖存器， 所述第一置位電路的輸出端與所述熔絲的第一連接端相連；所述第二置位電路的輸出端與所述熔絲電路的輸出端相連；所述鎖存器的輸入端與所述熔絲的第二連接端相連，所述鎖存器的輸出端與所述熔絲電路的輸出端相連， 當熔絲熔斷時，由所述第二置位電路置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于熔斷置位電平，該熔斷置位電平經過所述熔絲以及鎖存器后使得所述熔絲電路的輸出端輸出熔斷信號。
2.根據權利要求1所述的可模擬熔斷的熔絲電路，其特征在于，所述第一置位電路包括連接于電源和所述第一置位電路的輸出端之間的第一電阻；所述第二置位電路包括連接于電源和所述第二置位電路的輸出端之間的第二電阻；所述鎖存器包括第一反相器和第二反相器，第一反相器的輸入端和第二反相器的輸出端之間的連接節(jié)點作為所述鎖存器的輸入端，第一反相器的輸出端和第二反相器的輸入端之間的連接節(jié)點作為所述鎖存器的輸出端， 所述熔斷置位電平為低電平。
3.根據權利要求2所述的可模擬熔斷的熔絲電路，其特征在于， 當熔絲熔斷時，由所述第二置位電路輸出的高電平置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路輸出的高電平通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出低電平信號，該低電平信號為未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于低電平，該低電平經過所述熔絲以及鎖存器后使得所述熔絲電路`的輸出端輸出高電平信號，該高電平信號為熔斷信號。
4.根據權利要求3所述的可模擬熔斷的熔絲電路，其特征在于， 所述第一連接端與一個熔絲壓焊區(qū)PAD相連， 將所述第一連接端置位于低電平為使熔絲壓焊區(qū)PAD接地，否則，將熔絲壓焊區(qū)PAD懸空。
5.根據權利要I所述的可模擬熔斷的熔絲電路，其特征在于， 所述第一置位電路包括NMOS晶體管，該NMOS晶體管的源極接地，其柵極接電源，其漏極接所述第一連接端； 所述第二置位電路包括PMOS晶體管，該PMOS晶體管的源極接電源，其柵極接地，其漏極接所述熔絲電路的輸出端； 所述鎖存器包括第一緩沖器和第二緩沖器，第一緩沖器的輸入端和第二緩沖器的輸出端之間的連接節(jié)點作為所述鎖存器的輸入端，第一緩沖器的輸出端和第二緩沖器的輸入端之間的連接節(jié)點作為所述鎖存器的輸出端， 所述熔斷置位電平為高電平。
6.根據權利要求5所述的可模擬熔斷的熔絲電路，其特征在于， 當熔絲熔斷時，由所述第二置位電路輸出的高電平置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號；當熔絲未熔斷且不需要模擬熔斷時，由第一置位電路輸出的低電平通過所述熔絲以及鎖存器置位所述熔絲電路的輸出端，以使得所述熔絲電路的輸出端輸出低電平信號，該低電平信號為未熔斷信號；當熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于高電平，該高電平經過所述熔絲以及鎖存器后使得所述熔絲電路的輸出端輸出高電平信號，該高電平信號為熔斷信號。
7.根據權利要求6所述的可模擬熔斷的熔絲電路，其特征在于， 所述第一連接端與一個熔絲壓焊區(qū)PAD相連， 將所述第一連接端置位于高電平為使熔絲壓焊區(qū)PAD接電源，否則，將熔絲壓焊區(qū)PAD懸空。
8.根據權利要求 6所述的可模擬熔斷的熔絲電路，其特征在于，所述PMOS晶體管的驅動能力小于第一緩沖器的驅動能力，使得在熔絲未熔斷且第一緩沖器的輸出信號和PMOS晶體管上拉同時有效時，所述熔絲電路的輸出端選擇輸出第一緩沖器的輸出信號。
9.根據權利要求8所述的可模擬熔斷的熔絲電路，其特征在于，所述PMOS晶體管為倒比管，該PMOS晶體管的寬長比小于1I。
10.根據權利要求1所述的可模擬熔斷的熔絲電路，其特征在于，其還包括有: 連接于第一連接端的熔斷模擬置位電路，其在熔絲未熔斷且需要模擬熔斷時，將所述第一連接端置位于熔斷置位電平。
【文檔編號】G11C17/16GK103700405SQ201310646521
【公開日】2014年4月2日 申請日期:2013年12月4日 優(yōu)先權日:2013年12月4日
【發(fā)明者】劉玉芳, 羅先才, 徐棟, 嚴淼, 沈天平, 孫靜, 徐宵雋 申請人:無錫華潤矽科微電子有限公司