一種包含寫操作時(shí)序追蹤單元的sram結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)，包括整體時(shí)序控制單元，所述整體時(shí)序控制單元連接寫追蹤控制電路和字譯碼驅(qū)動(dòng)電路，所述寫追蹤控制電路通過寫時(shí)序追蹤單元的兩條位線TBL和TBLB連接所述寫時(shí)序追蹤單元，所述整體時(shí)序控制單元連接輸入輸出模塊和位線選擇模塊，所述輸入輸出模塊通過所述位線選擇模塊連接存儲(chǔ)陣列模塊。本發(fā)明通過追蹤單元模擬存儲(chǔ)單元數(shù)據(jù)的寫入過程產(chǎn)生時(shí)序控制信號(hào)，從而實(shí)現(xiàn)SRAM數(shù)據(jù)寫入路徑的準(zhǔn)確時(shí)序控制。
【專利說明】一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，具體涉及的是一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)。
【背景技術(shù)】
[0002]在當(dāng)今集成電路應(yīng)用領(lǐng)域，對(duì)在一塊小的芯片上實(shí)現(xiàn)多的功能提出了更高的要求，于是片上系統(tǒng)(SoC)越來越受到人們的重視。隨著制造工藝的不斷進(jìn)步，半導(dǎo)體存儲(chǔ)器件的尺寸變得越來越小，速度變得越來越快，同時(shí)功耗也有了顯著降低。靜態(tài)隨機(jī)存儲(chǔ)器SRAM作為一種易失性存儲(chǔ)器被廣泛應(yīng)用于電腦、手機(jī)等電子產(chǎn)品中。通常一個(gè)SRAM由存儲(chǔ)單元、行列譯碼器、讀寫控制電路、靈敏放大器等部分組成。這些模塊按照指定的工藝，被有序的集成在一塊半導(dǎo)體芯片上，以實(shí)現(xiàn)數(shù)據(jù)的存取功能。
[0003]因此，在現(xiàn)代納米尺度的半導(dǎo)體器件中，由于制造工藝、電壓、溫度(PVT)等不良因素的原因，原本設(shè)計(jì)相同的晶體管會(huì)有不同程度的偏差。隨機(jī)參雜波動(dòng)，聚焦、曝光、刻蝕等因素的差異都會(huì)造成晶體管有效夠到長度(Leff)和閾值電壓(Vth)的波動(dòng)。工藝偏差等對(duì)電路性能有著顯著影響，并且增加了對(duì)整體電路模擬的難度。因此在90納米技術(shù)節(jié)點(diǎn)特別是后續(xù)的40納米乃至22納米，這些問題是我們所必須引起重視的。盡管考慮工藝偏差而保留相對(duì)較大的設(shè)計(jì)余量會(huì)增加設(shè)計(jì)復(fù)雜性，耗費(fèi)更大的成本，但是如果不考慮將會(huì)導(dǎo)致電路性能的降低甚至是電路功能的無法實(shí)現(xiàn)。
[0004]對(duì)于先進(jìn)互補(bǔ)金屬氧化物半導(dǎo)體CMOS工藝下存儲(chǔ)器，SRAM的良率以及性能會(huì)受到工藝偏差帶來的不良效應(yīng)的顯著影響。特別是在40納米及以下技術(shù)節(jié)點(diǎn)，不對(duì)抗工藝偏差設(shè)計(jì)特定的電路，會(huì)使SRAM的良率明顯降低。由于工藝偏差的存在導(dǎo)致不同的存儲(chǔ)器單元具有不同的數(shù)據(jù)寫入、讀取速度。這樣一來，速度較慢的存儲(chǔ)單元需要較長的寫入/讀取時(shí)間，而那些速度相對(duì)快的單元寫入/讀取時(shí)間相對(duì)較短，從而會(huì)產(chǎn)生時(shí)序上的不一致性。除此之外，存儲(chǔ)單元的外圍電路同樣存在著受工藝偏差等的影響的問題，信號(hào)沿著不同讀寫通路傳輸?shù)难訒r(shí)也不盡相同。再加上電壓、溫度的變化，這些時(shí)序的差異會(huì)導(dǎo)致數(shù)據(jù)在存儲(chǔ)器中不能進(jìn)行正確的讀寫操作。
[0005]一般來說，SRAM的數(shù)據(jù)讀取速度會(huì)慢于寫入速度，因而在設(shè)計(jì)中會(huì)更多的關(guān)注讀取路徑上的時(shí)序追蹤。很多SRAM讀時(shí)序追蹤方法被人不斷提出或者應(yīng)用與工程設(shè)計(jì)中。例如，通過補(bǔ)償電路來實(shí)現(xiàn)工藝、電壓、溫度波動(dòng)對(duì)讀時(shí)序的不良影響；又如在SRAM存儲(chǔ)陣列中放置多條追蹤路徑來追蹤延時(shí)，使得讀時(shí)序控制更為精確。而如今隨著工藝水平和對(duì)功耗要求的提高，電源電壓也在不斷降低。在較低的電壓下，SRAM寫入速度變慢，加上工藝上最壞情況的存在，若不考慮數(shù)據(jù)寫入延時(shí)，字線或者位線上的有效時(shí)間不足就會(huì)導(dǎo)致對(duì)存儲(chǔ)單元寫失敗，最終影響到SRAM的良率。
[0006]如圖1，N行、N列存儲(chǔ)單元構(gòu)成一個(gè)SRAM的存儲(chǔ)陣列，陣列以外包含時(shí)序控制電路(FSM Logic),字譯碼驅(qū)動(dòng)電路(Decoder && Word line Driver),位譯碼驅(qū)動(dòng)電路(圖1中未畫出)，位線選擇電路(Column-Mux)，以及輸入輸出部分(SA && DID0)。在SRAM寫操作時(shí)，時(shí)序控制電路產(chǎn)生信號(hào)打開WL，從DIDO部分通過位線將希望的數(shù)據(jù)寫入存儲(chǔ)單元。
[0007]存儲(chǔ)單元的結(jié)構(gòu)由6個(gè)MOS管組成，其中麗I和麗2構(gòu)成傳輸管，MP3、麗5和MP4、MN6組成的一對(duì)反向器相耦合，如圖2所示。存儲(chǔ)單元在供電電壓較低、SRAM寫數(shù)據(jù)比較差的情況下，如果無法追蹤數(shù)據(jù)寫入路徑的延時(shí)或者寫入延時(shí)追蹤不準(zhǔn)確，使得字線或者位線的有效時(shí)間不夠，就有可能會(huì)將MP3、麗5和MP4、MN6構(gòu)成的反相器處于翻轉(zhuǎn)狀態(tài)的數(shù)據(jù)寫入存儲(chǔ)節(jié)點(diǎn)，導(dǎo)致SRAM數(shù)據(jù)寫入失敗。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的以上問題，提供一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)，能提高整個(gè)SRAM工作時(shí)序的準(zhǔn)確性、可靠性。
[0009]為實(shí)現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本發(fā)明通過以下技術(shù)方案實(shí)現(xiàn):
一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu),包括整體時(shí)序控制單元,所述整體時(shí)序控制單元連接寫追蹤控制電路和字譯碼驅(qū)動(dòng)電路，所述寫追蹤控制電路通過寫時(shí)序追蹤單元的兩條位線TBL和TBLB連接所述寫時(shí)序追蹤單元，所述整體時(shí)序控制單元連接輸入輸出模塊和位線選擇模塊，所述輸入輸出模塊通過所述位線選擇模塊連接存儲(chǔ)陣列模塊。
[0010]所述存儲(chǔ)陣列模塊包括若干個(gè)存儲(chǔ)陣列單元。
[0011]本發(fā)明的有益效果是:
本發(fā)明通過追蹤單元模擬存儲(chǔ)單元數(shù)據(jù)的寫入過程產(chǎn)生時(shí)序控制信號(hào)，從而實(shí)現(xiàn)SRAM數(shù)據(jù)寫入路徑的準(zhǔn)確時(shí)序控制。
【專利附圖】

【附圖說明】
[0012]圖1不包含讀追蹤電路的SRAM結(jié)構(gòu)；
圖2圖1存儲(chǔ)單元結(jié)構(gòu)；
圖3為本發(fā)明的結(jié)構(gòu)示意圖；
圖4為本發(fā)明的與時(shí)序追蹤單兀；
圖5為調(diào)整本發(fā)明速度的電路圖。
[0013]圖中標(biāo)號(hào)說明1、字譯碼驅(qū)動(dòng)電路，2、寫時(shí)序追蹤單元，3、存儲(chǔ)陣列模塊，4、寫追蹤單元控制電路，5、整體時(shí)序控制單元，6、位線選擇模塊，7、輸入輸出模塊。
【具體實(shí)施方式】
[0014]下面將參考附圖并結(jié)合實(shí)施例，來詳細(xì)說明本發(fā)明。
[0015]參照?qǐng)D3所示，一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)，包括整體時(shí)序控制單元5，所述整體時(shí)序控制單元5連接寫追蹤控制電路4和字譯碼驅(qū)動(dòng)電路I，所述寫追蹤控制電路4通過寫時(shí)序追蹤單元2的兩條位線TBL和TBLB連接所述寫時(shí)序追蹤單元2，所述整體時(shí)序控制單元5連接輸入輸出模塊7和位線選擇模塊6，所述輸入輸出模塊7通過所述位線選擇模塊6連接存儲(chǔ)陣列模塊3。
[0016]所述存儲(chǔ)陣列模塊3包括若干個(gè)存儲(chǔ)陣列單元。
[0017]參照?qǐng)D4所示，所述寫時(shí)序追蹤單元2包括兩個(gè)傳輸管MNl、MN2，一對(duì)耦合反相器MP3、麗5和MP4、MN6,兩個(gè)源漏極互聯(lián)的電容MOS管MC1、MC2以及其相應(yīng)的控制管MNCl、MNC2。在寫操作時(shí)，字線有效，所述寫時(shí)序追蹤單元2的兩個(gè)傳輸管打開，數(shù)據(jù)寫入，這樣通過控制MNCl、MNC2的開關(guān)，改變TBLB側(cè)的電容值，就可以調(diào)節(jié)寫追蹤單元數(shù)據(jù)寫入的時(shí)間，從而可以實(shí)現(xiàn)對(duì)寫追蹤速度的調(diào)節(jié)，提高了 SRAM寫追蹤的準(zhǔn)確性。MNC1、MNC2，MC1、MC2連接的NMOS管不僅限于圖中所示。
[0018]參照?qǐng)D5所示，調(diào)整寫追蹤電路的速度。在所述寫追蹤控制電路4和所述寫時(shí)序追蹤單元2相連的位線TBL上加兩個(gè)并聯(lián)的NMOS管MT1，2，所述寫追蹤控制電路4給出一個(gè)控制信號(hào)與MT1，2的柵極相連，起控制其開關(guān)作用。當(dāng)整體時(shí)序控制電路發(fā)出控制信號(hào)給寫追蹤控制電路對(duì)SRAM單元進(jìn)行寫數(shù)據(jù)時(shí)，寫追蹤控制電路通過控制并聯(lián)的NMOS來調(diào)節(jié)TBL充放電的速度從而起到對(duì)時(shí)序延追蹤延時(shí)進(jìn)行調(diào)節(jié)的作用。追蹤開始時(shí)，追蹤控制電路給出OPT信號(hào)以調(diào)節(jié)追蹤單元的寫入速度，追蹤完成后同樣反饋一個(gè)T_0UT信號(hào)給追蹤控制電路。仍然需要強(qiáng)調(diào)的是，如MT1，2并聯(lián)的NMOS不僅限于與實(shí)施例圖5中的兩個(gè)。這種形式的SRAM寫追蹤電路中的追蹤單元可以是圖4中結(jié)構(gòu)的追蹤單元，也可以是其他形式的與存儲(chǔ)單元類似的結(jié)構(gòu)。
[0019]本發(fā)明的原理:
所述寫追蹤單元控制電路4給所述寫時(shí)序追蹤單元2 —個(gè)OPT信號(hào)，所述寫時(shí)序追蹤單元2給所述寫追蹤單元控制電路4 一個(gè)反饋信號(hào)T_0UT。在SRAM執(zhí)行寫操作過程中，整體時(shí)序控制電路打開字線WL，并且給寫追蹤單元控制電路4 一個(gè)初始信號(hào)，而后同時(shí)對(duì)存儲(chǔ)單元和寫時(shí)序追蹤單元2進(jìn)行寫入數(shù)據(jù)操作，當(dāng)寫時(shí)序追蹤單元2完成寫入低電平或者“O”時(shí)，給出一個(gè)輸出信號(hào)T_0UT給所述寫追蹤單元控制電路4，所述寫追蹤單元控制電路4接著反饋給整體時(shí)序控制電路，從而關(guān)閉字線，完成寫操作。在寫過程中，通過追蹤控制電路給出的OPT信號(hào)來調(diào)節(jié)追蹤單元數(shù)據(jù)寫入的速度。這樣一來，就不會(huì)因?yàn)闊o法追蹤寫入延時(shí)而導(dǎo)致SRAM數(shù)據(jù)寫入出錯(cuò)。
【權(quán)利要求】
1.一種包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)，其特征在于:包括整體時(shí)序控制單元(5)，所述整體時(shí)序控制單元(5)連接寫追蹤控制電路(4)和字譯碼驅(qū)動(dòng)電路(I )，所述寫追蹤控制電路(4)通過寫時(shí)序追蹤單元(2)的兩條位線TBL和TBLB連接所述寫時(shí)序追蹤單元(2)，所述整體時(shí)序控制單元(5)連接輸入輸出模塊(7)和位線選擇模塊(6)，所述輸入輸出模塊(7)通過所述位線選擇模塊(6)連接存儲(chǔ)陣列模塊(3)。
2.根據(jù)權(quán)利要求1所述的包含寫操作時(shí)序追蹤單元的SRAM結(jié)構(gòu)，其特征在于:所述存儲(chǔ)陣列模塊(3)包括若干個(gè)存儲(chǔ)陣列單元。
【文檔編號(hào)】G11C11/419GK103730153SQ201310723038
【公開日】2014年4月16日 申請(qǐng)日期:2013年12月25日 優(yōu)先權(quán)日:2013年12月25日
【發(fā)明者】翁宇飛, 李有忠, 李力南, 李二亮 申請(qǐng)人:蘇州寬溫電子科技有限公司