Nand型內容可尋址存儲器的制造方法
【專利摘要】本發(fā)明提供一NAND型內容可尋址存儲器，包括若干內核單元，所述內核單元又包括比較單元、讀寫單元和數(shù)據(jù)存儲單元，其中，數(shù)據(jù)存儲單元包括兩個半浮柵晶體管，該半浮柵晶體管通過改變自身閾值電壓存入數(shù)據(jù)位。本發(fā)明不但簡化了現(xiàn)有技術中基于SRAM的內容可尋址存儲器單元的結構復雜，而且實現(xiàn)了二元型內容可尋址存儲器和三元型內容可尋址存儲器之間的靈活切換。
【專利說明】NAND型內容可尋址存儲器
【技術領域】
[0001]本發(fā)明涉及存儲器技術，特別是涉及NAND型內容可尋址存儲器。
【背景技術】
[0002]內容可尋址存儲器(Content Addressable Memory, CAM)處理器中的緩存的重要部分，也是路由器中用來判斷數(shù)據(jù)包發(fā)送方向的重要部分。在普通的存儲器如隨機訪問存儲器(Random Access Memory, RAM)應用中，用戶提供一個存儲器地址,存儲器根據(jù)該地址返回一個存儲于該地址的數(shù)據(jù)。而在內容可尋址存儲器的應用中，用戶提供一個數(shù)據(jù)，內容可尋址存儲器會遍歷整個存儲空間，搜索該數(shù)據(jù)是否存在于存儲器中，如果是，即命中，內容可尋址存儲器返回一個或多個命中數(shù)據(jù)的地址。
[0003]內容可尋址存儲器作為一種特殊存儲器，可在單詞運算中搜索整個存儲器，所以在搜索應用中，內容可尋址存儲器比普通存儲器快很多。內容可尋址存儲器的快速搜索特性使得內容可尋址存儲器特別適用于如網(wǎng)絡設備、CPU (Center Processing Unit,中央處理單元)和DSP (Digital Signal Processor,數(shù)字信號處理器)的Cache (緩沖存儲器)、視頻硬編解碼等應用。
[0004]NAND型內容可尋址存儲器是一種常見的內容可尋址存儲器架構，以二元型內容可尋址存儲器(即內容可尋址存儲器的存儲數(shù)據(jù)為“0”或“I”)為例，如圖1所示，內容可尋址存儲器的基本單元內由包括兩個交叉耦合的反相器的SRAM完成數(shù)據(jù)的存儲，Ml是開關管，串聯(lián)于匹配線上，M2和M3與Ml連接，用于將外部搜索信號與內部存儲數(shù)據(jù)進行匹配，M4和M5用作對SRAM進行讀寫的選通管。由于M2和M3的柵極由兩個互補的信號分別控制，所以兩者總是有且只有一個處于導通狀態(tài)。SL_a和SL_b是一對互補的搜尋信號，M4和M5均接字線和位線，用于控制M4和M5的導通和數(shù)據(jù)的讀出。
[0005]如圖2所示，多個內容可尋址存儲器單元組成多行內容可尋址存儲器塊，每個內容可尋址存儲器塊的最后一個內容可尋址存儲器單元又與下拉管Tl連接。初始狀態(tài)下，預充管T2將每個匹配線都預充到某一電平(通常預充到電源電壓Vdd)，之后預充管T2斷開，下拉管Tl導通。搜尋信號被并行輸入到每個內容可尋址存儲器塊進行比較，若某一行的內容可尋址存儲器單元所存數(shù)據(jù)與搜尋信號完全匹配，則該行各內容可尋址存儲器單元所對應的開關管都導通，即聯(lián)合下拉管Tl將匹配線下拉至低電平。若某一行的內容可尋址存儲器中某個單元所存數(shù)據(jù)與搜尋信號不匹配，則該內容可尋址存儲器單元對應的開關管斷開，從而使得該行的匹配線懸空，保持高電平。通過比對所有內容可尋址存儲器行中所存數(shù)據(jù)與輸入的搜尋信號是否匹配，最終從多個內容可尋址存儲器塊中產(chǎn)生一個匹配信號，從而完成基于內容的尋址操作。
[0006]若以A點狀態(tài)作為SRAM存儲的數(shù)據(jù)，SL_a為搜尋信號的值，假設搜尋信號SL_a為“1”，則其互補信號SL_b為“0”，此時M2管導通，M3管截斷。若SRAM存儲數(shù)據(jù)為“1”，即與搜尋信號相匹配，則Ml管導通；若SRAM存儲數(shù)據(jù)為“0”，即與搜尋信號不匹配，則Ml管截斷。同理若搜尋信號SL_aS“0”，則其互補信號SL_bS“l(fā)”，此時M2管截斷，M3管導通。若SRAM存儲數(shù)據(jù)為“O”，即與搜尋信號相匹配，則Ml管導通；若SRAM存儲數(shù)據(jù)為“1”，即與搜尋信號不匹配，則Ml管截斷。
[0007]由此，若某行所有內容可尋址存儲器單元的存儲數(shù)據(jù)與搜尋信號均匹配，則該行的匹配線會通過每個內容可尋址存儲器單元中的選通管以及一個下拉管Tl連接到地，從而被拉低；若某行中有一個或多個內容可尋址存儲器單元的存儲數(shù)據(jù)與搜尋信號不匹配，則相應內容可尋址存儲器單元的開關管斷開，該行的匹配線處于懸空狀態(tài)，從而保持其初始狀態(tài)，即高電平。
[0008]對于三元型內容可尋址存儲器而言，則需存儲“X”(即不管搜尋信號是“0”還是“ 1”，都能夠匹配成功)，相應地，需要在內容可尋址存儲器中采用兩個獨立的SRAM單元使得A, B兩點同時為“1”，如圖3所示，從而保證Ml的柵極不管通過M2還是M3，總能被拉到高電平，從而保證Ml的常開狀態(tài)，同時還需要配置相應的匹配管和開關管，使得一個內容可尋址存儲器單元需要至少采用15個晶體管，造成內容可尋址存儲器單元結構復雜、占用面積較大的問題。另外，三元型內容可尋址存儲器與二元型內容可尋址存儲器其本身的電路結構不同，在同時需要實現(xiàn)三元型內容可尋址存儲器和二元型內容可尋址存儲器功能的場合，兩者不能靈活的切換。
【發(fā)明內容】
[0009]鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一 NAND型內容可尋址存儲器，用于解決現(xiàn)有技術中基于SRAM的內容可尋址存儲器單元結構復雜，且三元型內容可尋址存儲器和二元型內容可尋址存儲器不能靈活切換的問題。
[0010]為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一 NAND型內容可尋址存儲器，所述內容可尋址存儲器包括若干內核單元，所述內核單元包括比較單元、讀寫單元和數(shù)據(jù)存儲單元，其中:所述比較單元包括第一晶體管、第二晶體管和第三晶體管，所述第一晶體管串聯(lián)在匹配線上，所述第二晶體管和第三晶體管的柵極分別接一對互補的搜尋信號，第一電極與所述第一晶體管的柵極耦合；所述讀寫單元包括第四晶體管和第五晶體管，所述第四晶體管和第五晶體管的柵極接字線，第一電極分別接第一位線和第二位線；所述數(shù)據(jù)存儲單元包括第六晶體管和第七晶體管，所述第六晶體管和第七晶體管的控制柵極接第一布線，漏極分別接第二布線和第三布線，第六晶體管的源極接第二晶體管和第四晶體管的第二電極，第七晶體管的源極接第三晶體管和第五晶體管的第二電極，所述第六晶體管和第七晶體管通過改變自身閾值電壓存入數(shù)據(jù)位。
[0011]優(yōu)選地，還包括:預充電單元，耦合到所述匹配線，用以將所述匹配線預充電至預定電壓。
[0012]優(yōu)選地，還包括:第一布線和第二布線，所述第一布線接第六晶體管和第七晶體管的柵極，第二布線接第六晶體管和第七晶體管的漏極。
[0013]優(yōu)選地，所述第六晶體管和第七晶體管存儲兩種數(shù)據(jù)位，所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓。
[0014]優(yōu)選地，所述第六晶體管和第七晶體管存儲三種數(shù)據(jù)位，所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓或者兩者具有相同的較低閾值電壓。
[0015]優(yōu)選地，所述數(shù)據(jù)位為和“X”，當數(shù)據(jù)位為“0”或“I”時，所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓；當數(shù)據(jù)位為“X”時，所述第六晶體管和第七晶體管具有相同的較低閾值電壓。
[0016]優(yōu)選地，所述相同的較低閾值電壓為所述第六晶體管和第七晶體管存入數(shù)據(jù)“I”后的閾值電壓。
[0017]優(yōu)選地，所述第六晶體管和第七晶體管除控制柵極、源極摻雜區(qū)、漏極摻雜區(qū)外，還包括半浮柵，且所述半浮柵的摻雜類型與源極摻雜區(qū)、漏極摻雜區(qū)相反；所述半浮柵與漏極摻雜區(qū)接觸并形成一嵌入式二極管；所述控制柵極延伸至漏極摻雜區(qū)上方并覆蓋其表面，所述半浮柵、漏極摻雜區(qū)及延伸至漏極摻雜區(qū)上方的控制柵極形成一嵌入式隧穿場效應晶體管。
[0018]優(yōu)選地，所述若干內核單元構成一矩陣，所述矩陣中每一行內核單元對應一條匹配線，每一行內核單元通過第一晶體管串聯(lián)在匹配線上，所述匹配線的末端連接一下拉管，所述下拉管連接公共接地端，每一列內核單元中的第二晶體管和第三晶體管的柵極共享同一對互補搜索信號。
[0019]優(yōu)選地，還包括刷新單元，所述刷新單元耦合至所述讀寫單元和存儲單元，且通過控制所述讀寫單元讀出數(shù)據(jù)，通過控制所述存儲單元擦除數(shù)據(jù)和重新寫入數(shù)據(jù)。
[0020]優(yōu)選地,所述刷新單元包括:
[0021]存儲元件，用于存儲從所述存儲單元讀出的數(shù)據(jù)；
[0022]寫操作元件，用于將所述讀出的數(shù)據(jù)重新寫入所述存儲單元。
[0023]如上所述，本發(fā)明的NAND型內容可尋址存儲器，具有以下有益效果:
[0024]首先，本發(fā)明在NAND型內容可尋址存儲器中采用了具有數(shù)據(jù)存儲功能的晶體管，與傳統(tǒng)的采用成對的反相器的SRAM存儲數(shù)據(jù)相比，不但減小了內容可尋址存儲器的面積，在需要實現(xiàn)三元型內容可尋址存儲器時，更是節(jié)省了大量的面積。
[0025]其次，本發(fā)明的NAND型內容可尋址存儲器能夠在不改變電路結構的情況下，實現(xiàn)二元型與三元型內容可尋址存儲器間的靈活轉換，與傳統(tǒng)的基于SRAM的NAND型內容可尋址存儲器相比，大大提高了芯片面積的使用效率。
[0026]再次，本發(fā)明在NAND型內容可尋址存儲器中采用了刷新單元，以動態(tài)刷新存儲單元中的數(shù)據(jù)，消除了本發(fā)明所采用的新型存儲單元的漏電缺陷，從而在匹配過程中可以更加準確地實現(xiàn)匹配，提高了數(shù)據(jù)匹配的效率和準確度。
【專利附圖】
【附圖說明】
[0027]圖1顯示為現(xiàn)有技術中基于SRAM的NAND型二元內容可尋址存儲器的單元結構示意圖。
[0028]圖2顯示為現(xiàn)有技術中NAND型內容可尋址存儲器陣列的結構示意圖。
[0029]圖3顯示為現(xiàn)有技術中基于SRAM的NAND型三元內容可尋址存儲器的單元結構示意圖。
[0030]圖4顯示為本發(fā)明中的NAND型內容可尋址存儲器實施例的單元結構示意圖。
[0031]圖5顯示為本發(fā)明中的NAND型內容可尋址存儲器實施例中的存儲單元的結構示意圖。
[0032]圖6顯示為本發(fā)明中的NAND型內容可尋址存儲器實施例中的存儲單元的電容分布示意圖。
[0033]圖7顯示為本發(fā)明中的NAND型內容可尋址存儲器陣列的結構示意圖。
[0034]圖8顯示為本發(fā)明中的NAND型內容可尋址存儲器的讀寫操作時序示意圖。
[0035]元件標號說明
[0036]Ml第一晶體管
[0037]M2第二晶體管
[0038]M3第三晶體管
[0039]M4第四晶體管
[0040]M5第五晶體管
[0041]M6第六晶體管
[0042]M7第七晶體管
[0043]I控制柵極
[0044]2半浮柵
[0045]3源 極摻雜區(qū)
[0046]4襯底
[0047]5漏極摻雜區(qū)
[0048]6隧穿場效應晶體管
[0049]7擴散區(qū)
[0050]8二極管
[0051]9重摻雜區(qū)
[0052]SL_a搜尋信號
[0053]SL_bSL_a的互補搜尋信號
[0054]Line_n匹配線
[0055]row_select字線
[0056]G_n第一布線
[0057]datain_a第二布線
[0058]datain_b第三布線
[0059]dataout_a第一位線
[0060]dataout_b第二位線
[0061]CAM內容可尋址存儲單元
[0062]Tl下拉管
[0063]T2預充管
[0064]Adress地址
[0065]Data數(shù)據(jù)
[0066]Read數(shù)據(jù)讀出階段
[0067]Erase數(shù)據(jù)擦除階段
[0068]Write數(shù)據(jù)寫入階段
【具體實施方式】[0069]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0070]可以理解的是，當一個元件被稱為“接”或“耦合至”另一元件時，它可以是直接連接或藕合到另一個元件，也可以是存在介于兩者之間的元件。而當一個元件被稱為“直接連接”或“直接耦合至”另一元件時，則不存在介于兩者之間的元件。
[0071]現(xiàn)有的NAND型二元內容可尋址存儲器和NAND型三元內容可尋址存儲器單元中大多需要采用成對的交叉耦合的反相器的SRAM完成數(shù)據(jù)的存儲，再加上多個配套的晶體管，使得內容可尋址存儲器單元結構復雜、占用面積較大，另外，NAND型三元內容可尋址存儲器與NAND型二元內容可尋址存儲器其本身的電路結構不同，不能靈活進行切換。本發(fā)明基于上述考慮，設計出一種新型內容可尋址存儲器，不但簡化了存儲器單元的結構，而且在不改變存儲器單元結構的情況下，既能實現(xiàn)二元內容可尋址存儲器，又能實現(xiàn)三元型內容可尋址存儲器，大大提高了內容可尋址存儲器的利用率。
[0072]本發(fā)明的內容可尋址存儲器包括若干內核單元，所述內核單元包括數(shù)據(jù)存儲單元、比較單元和讀寫單元，所述數(shù)據(jù)存儲單元、比較單元和讀寫單元相互耦合，且分別具有一對位置對稱的晶體管，所有的晶體管聯(lián)合共同構成了對稱結構。所述數(shù)據(jù)存儲單元、比較單元和讀寫單元中的晶體管可以為NMOS晶體管或PMOS晶體管，并且各個晶體管源極和漏極的連接關系可做適當變換。所述數(shù)據(jù)存儲單元的一對晶體管可以通過改變自身閾值電壓存入互補的“0”與“1”，也可以同時存入“1”，既可以用作二元內容可尋址存儲器，也可以用作三元型內容可尋址存儲器。
[0073]以下將結合附圖具體說明本
【發(fā)明內容】
可尋址存儲器的結構和實施方式。
[0074]請參閱圖4本發(fā)明中的內容可尋址存儲器實施例的單元結構示意圖。
[0075]需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0076]還需要說明的是，在本實施例中，所述數(shù)據(jù)存儲單元、比較單元和讀寫單元中的晶體管為NMOS晶體管。
[0077]內容可尋址存儲器包括若干內核單元，所述內核單元包括比較單元、讀寫單元和數(shù)據(jù)存儲單元，其中，
[0078]所述比較單元包括第一晶體管Ml、第二晶體管M2和第三晶體管M3，所述第一晶體管Ml串聯(lián)在匹配線Line_ni，所述第二晶體管M2和第三晶體管M3的柵極分別接一對互補的搜尋信號SL_a和SL_b,第一電極與所述第一晶體管Ml的柵極稱合；
[0079]所述讀寫單元包括第四晶體管M4和第五晶體管M5，所述第四晶體管M4和第五晶體管M5的柵極接字線row_select,第一電極分別接第一位線dataout_a和第二位線dataout—b ；
[0080]所述數(shù)據(jù)存儲單元包括第六晶體管M6和第七晶體管M7，所述第六晶體管M6和第七晶體管M7的控制柵極接第一布線6_11，漏極分別接第二布線datain_a和第三布線datain_b，第六晶體管M6的源極接第二晶體管M2和第四晶體管M4的第二電極，第七晶體管M7的源極接第三晶體管M3和第五晶體管M5的第二電極，所述第六晶體管M6和第七晶體管M7通過改變自身閾值電壓存入數(shù)據(jù)位。
[0081 ] 需要說明的是，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5的源極和漏極的連接關系可做適當變換，例如所述第一電極為漏極，第二電極為源極；或者第一電極為源極，第二電極為漏極。在本發(fā)明實施例中，所述第一電極為漏極，第二電極為源極。
[0082]所述第一布線G_n用于向所述第六晶體管M6和第七晶體管M7的控制柵極提供柵極電壓，第二布線datain_a和第三布線datain_b用于分別向所述第六晶體管M6和第七晶體管M7存入數(shù)據(jù)位。
[0083]圖5為本發(fā)明存儲單元第六晶體管M6和第七晶體管M7的結構示意圖。
[0084]需要說明的是，所述第六晶體管M6和第七晶體管M7包括控制柵極1、源極摻雜區(qū)
3、漏極摻雜區(qū)5外，還包括半浮柵2，且所述半浮柵2的摻雜類型與源極摻雜區(qū)3、漏極摻雜區(qū)5相反；所述半浮柵2與漏極摻雜區(qū)5接觸并形成一嵌入式二極管；所述控制柵極I延伸至漏極摻雜區(qū)5上方并覆蓋其表面，所述半浮柵2、漏極摻雜區(qū)5及延伸至漏極摻雜區(qū)5上方的控制柵極I形成一嵌入式隧穿場效應晶體管。下面以普通MOS晶體管為比較對象說明所述第六晶體管M6和第七晶體管M7對晶體管閾值電壓的調控原理:
[0085]普通MOS晶體管溝道的導電性是受柵電壓調控的，當柵極電壓超過閾值電壓時，柵下的半導體表面就會反型(n型半導體變?yōu)閜型半導體或者相反)，感生出導電電荷。柵電壓越大，溝道中的積累的導電電荷數(shù)量就越多。
[0086]如圖5所示，所述第六晶體管M6和第七晶體管M7包括控制柵極1、半浮柵2、源極摻雜區(qū)3、襯底4、漏極摻雜區(qū)5。作為較佳實施方式，第六晶體管M6和第七晶體管M7結構置于P型襯底4或P型阱區(qū)內，其源極摻雜區(qū)3、漏極摻雜區(qū)5均為N型摻雜，其半浮柵2為P型摻雜的多晶硅結構。需要指出的是，半浮柵2部分位于溝道上方并與襯底4隔離，部分與漏極摻雜區(qū)5接觸，并在半浮柵2與漏極摻雜區(qū)5接觸的區(qū)域形成一較淺的P型擴散區(qū)
7,該P型擴散區(qū)位于漏極摻雜區(qū)5內靠近襯底4表面并與半浮柵2接觸的區(qū)域，該P型摻雜的半浮柵2及P型擴散區(qū)7與N型摻雜的樓摻雜區(qū)5即形成一 PN結二極管8。除此之夕卜，控制柵極I通過柵氧化層覆蓋半浮柵2表面及位于漏極摻雜區(qū)2 —側的側壁，部分延伸至漏極摻雜區(qū)5上方并覆蓋其表面，該部分與P型摻雜的半浮柵2/P型擴散區(qū)7和漏極摻雜區(qū)5引出漏電極的N型重摻雜區(qū)9形成一內嵌的隧穿場效應晶體管6。需要說明的是，在部分半浮柵2與襯底4之間、控制柵極I與半浮柵2及襯底4之間均間隔設置有柵氧化層或其他類似的絕緣結構，此為本領域技術人員所熟知的慣用技術，在此不作贅述。
[0087]圖6為本發(fā)明中存儲單元第六晶體管M6和第七晶體管M7中柵電容分布示意圖。
[0088]如圖6所示，第六晶體管M6和第七晶體管M7可以看作在普通晶體管的柵電容介質中插入了一個電極(即半浮柵2)，這樣就把原來的柵電容分割成了兩個電容Cgl和Cg2的串聯(lián)。通過在半浮柵2上注入電荷可以改變第六晶體管M6和第七晶體管M7的閾值電壓，調控溝道的導電性。它的調控閾值電壓的原理可以理解為:第六晶體管M6和第七晶體管M7具有初始閾值電壓Vth，當?shù)诹w管M6和第七晶體管M7開始工作時，在半浮柵2上注入的電荷會通過半浮柵2與晶體管溝道之間的柵電容Cg2在晶體管溝道一側感應出溝道電荷，半浮柵2上的正電荷越多，溝道中感應的負電荷也越多，N型溝道的導電性越強。這種效果等效到控制柵極1，與半浮柵2充電之前相比，控制柵極I只需加較小的柵電壓就可以在溝道中感應出等量的溝道電荷，達到相同的導電效果，這樣在形式上第六晶體管M6和第七晶體管M7的閾值電壓就降低了。當?shù)诹w管M6和第七晶體管M7為N型晶體管時，數(shù)據(jù)“ I ”的寫入是通過將控制柵極I置于低電壓，漏極置于高電壓，使嵌入式隧穿場效應晶體管6發(fā)生帶帶隧穿，電荷從漏區(qū)流向半浮柵2。數(shù)據(jù)的擦除則是通過將控制柵極I置于高電壓，漏極置于低電壓，使隧穿場效應晶體管6正偏，半浮柵2中的正電荷流回漏區(qū)。由于半浮柵2中的正電荷會減小N管的閾值電壓，使得N管更容易導通。所以可以設定一柵極電壓，若半浮柵2中沒有注入足夠多正電荷，則N管不導通，若半浮柵2注入足夠多的正電荷，則N管導通，從而實現(xiàn)數(shù)據(jù)的存儲。若寫入數(shù)據(jù)“O”，則將漏極datain_a與datain_b置為低電平，從而使半浮柵2保持無正電荷的初始狀態(tài)。
[0089]需要說明的是，所述第一晶體管Ml為開關管，柵極接第二晶體管M2和第三晶體管M3的漏極，源極和漏極連接匹配線Line_n，第二晶體管M2和第三晶體管M3的柵極分別接一對互補的搜尋信號SL_a和SL_b，第二晶體管M2的源極接第四晶體管M4的源極和第六晶體管M6的源極，第三晶體管M3的源極接第五晶體管M5的源極和第七晶體管M7的源極。第四晶體管M4和第五晶體管M5的漏極分別接第一位線dataout_a和第二位線dataout_b。
[0090]需要說明的是，所述若干內核單元構成一矩陣，所述矩陣中每一行內核單元對應一條匹配線，每一行內核單元通過第一晶體管Ml串聯(lián)在匹配線Line_ni，所述匹配線Line_n的末端連接一下拉管Tl,所述下拉管Tl連接公共接地端,每一列內核單元中的第二晶體管M2和第三晶體管M3的柵極共享同一對互補搜索信號SL_a和SL_b。
[0091]優(yōu)選地，所述內容可尋址存儲器還包括刷新單元，所述刷新單元耦合至所述讀寫單元和存儲單元，且通過控制所述讀寫單元讀出數(shù)據(jù)，通過控制所述存儲單元擦除數(shù)據(jù)和重新寫入數(shù)據(jù)。
[0092]具體地，所述刷新單元包括:存儲元件，用于存儲從所述存儲單元讀出的數(shù)據(jù)；寫操作元件，用于將所述讀出的數(shù)據(jù)重新寫入所述存儲單元。
[0093]由于第六晶體管M6和第七晶體管M7的隧穿場效應管6在半浮柵2中所注入的電荷后，會有漏電現(xiàn)象，因此，本發(fā)明在內容可尋址存儲器中還增加了一刷新單元，用于動態(tài)的刷新所述內容可尋址存儲器單元CAM中存儲的數(shù)據(jù)。其刷新操作以行為單位，將每行的內容可尋址存儲器單元CAM的第四晶體管M4和第五晶體管M5導通，可以讀出其內部存儲數(shù)據(jù)，然后將該讀出的數(shù)據(jù)重新寫入第六晶體管M6和第七晶體管M7。
[0094]圖7為本發(fā)明中的內容可尋址存儲器陣列的結構示意圖。
[0095]所述內容可尋址存儲器的若干內核單元構成一矩陣，每一行的內核單元的第一晶體管Ml共同連接到同一匹配線Line_ni，每行內核單元組的最后一個內核單元的輸出匹配線連接一個接地的下拉管Tl，所有下拉管Tl的柵極接到同一控制信號線，所述控制信號線將所有下拉管Tl置于統(tǒng)一的電平使得下拉管Tl導通，當某行所有內容可尋址存儲器單元CAM所存儲的數(shù)據(jù)都與對應的搜尋信號相匹配時，則該行的匹配線會通過每個內容可尋址存儲器單元CAM中的第一晶體管Ml和下拉管Tl連接到地，從而電平被拉低。而當某行中有一個或多個內容可尋址存儲器單元CAM所存儲的數(shù)據(jù)與對應的搜尋信號不匹配時，則該行的匹配線會因為這些不匹配單元的第一晶體管Ml斷開而處于懸空狀態(tài)，從而保持其初始狀態(tài)，即高電平。
[0096]同一列的若干內核單元中屬于比較單元的第二晶體管M2和第三晶體管M3的柵極分別接兩條互補的搜尋信號，例如，當?shù)诙w管M2所接的搜尋信號為“I”時，第三晶體管M3所接的搜尋信號則為“O”。優(yōu)選地，內容可尋址存儲器還包括預充電單元，連接到所述匹配線，用以將所述匹配線預充電至預定電壓。所述預充電單元包括一預充管T2，每行內容可尋址存儲器單元CAM接一個預充管T2，所有預充管T2的一端連接匹配線，柵極接到同一預充信號線上，通過控制預充信號控制預充管T2的導通，用以向匹配線充電，使匹配線的初始狀態(tài)處于高電平。
[0097]實施例1
[0098]在該實施例中，所述內容可尋址存儲器用作NAND型二元內容可尋址存儲器，所述存儲單元中的第六晶體管M6和第七晶體管M7存儲兩種數(shù)據(jù)位“0”和“1”，所述第六晶體管M6和第七晶體管M7中的其中一者具有比另一者更低的閾值電壓，即寫入數(shù)據(jù)“I”的晶體管的閾值電壓比寫入數(shù)據(jù)“0”的晶體管的閾值電壓低。
[0099]如圖7所示，31^_&和SL_b為一對互補的搜尋信號，Line_n為匹配線，row_select為字線，G_n為第一布線，為第六晶體管M6和第七晶體管M7的控制柵極提供控制信號，datain_a為第二布線，datain_b為第三布線，datain_a和datain_b為第六晶體管M6和第七晶體管M7的漏極提供數(shù)據(jù)寫入信號，dataout_a為第一位線，dataout_b為第二位線，dataout_a和dataout_b分別接第四晶體管M4和第五晶體管M5的漏極。
[0100]需要說明的是，如圖8所示，所述內容可尋址存儲器單元CAM中所存儲的數(shù)據(jù)通過以下方式寫入:先擦除原數(shù)據(jù)，將第六晶體管M6和第七晶體管M7的控制柵極G_n置為高電平，其漏極datain_a與datai`n_b置為低電平,第六晶體管M6和第七晶體管M7中的隧穿場效應管正偏，半浮柵2中的電荷全部流到漏極區(qū)。然后寫入新數(shù)據(jù)，將第六晶體管M6和第七晶體管M7的控制柵極G_n置為低電平，依據(jù)要寫入的數(shù)據(jù)將漏極datain_a與datain_b置為相應的電平，具體地，若寫入數(shù)據(jù)“ I ”，則將漏極datain_a與datain_b置為高電平，從而使正電荷由漏極區(qū)注入半浮柵2中，若寫入數(shù)據(jù)“0”，則將漏極datain_a與datain_b置為低電平，從而使半浮柵2保持無正電荷的初始狀態(tài)。
[0101]在進行匹配之前，導通預充管T2，并將每條匹配線都預充到某一電平(通常預充至電源電壓Vdd)，然后斷開預充管T2，將所有的搜尋信號置為高電平，所有的字線row_select置為高電平，dataout_a與dataout_b置為低電平,第六晶體管M6和第七晶體管M7的控制柵極G_n置為較低電平，此時，第四晶體管M4和第五晶體管M5導通，第六晶體管M6和第七晶體管M7的半浮柵2處于平衡狀態(tài)但不導通，A點和B點分別通過第四晶體管M4和第五晶體管M5被預拉到低電平，C點通過第二晶體管M2和第四晶體管M4、或者通過第三晶體管M3和第七晶體管M7被預拉到低電平，然后導通下拉管Tl，完成匹配前的工作。
[0102]之后開始正常匹配工作，第四晶體管M4和第五晶體管M5截斷，(1&丨&111_&與datain_b接統(tǒng)一電平，G_n也接統(tǒng)一電平。在本實施例中，第六晶體管M6和第七晶體管M7存儲兩種數(shù)據(jù)位“0”和“1”，若統(tǒng)一以第六晶體管M6和第七晶體管M7的半浮柵2中注入足夠多的正電荷表示該晶體管所存數(shù)據(jù)為“1”，若沒有存入足夠多的正電荷表示該晶體管所存數(shù)據(jù)為O。[0103]搜尋信號51_&和SL_b被并行輸入到每行的內容可尋址存儲器單元組進行比較，每個內容可尋址存儲器單元組所包含的內容可尋址存儲器單元CAM的個數(shù)取決于數(shù)據(jù)的位寬。若搜尋信號SL_aS“l(fā)”，則其互補信號SL_b為“0”，第二晶體管M2導通，第三晶體管M3管截斷，此時，若第六晶體管M6所存數(shù)據(jù)為“1”，則第七晶體管M7所存數(shù)據(jù)為“0”，第六晶體管M6導通，第七晶體管M7截斷，此時搜尋信號SL_a和SL_b與第六晶體管M6和第七晶體管M7所存數(shù)據(jù)相匹配，第一晶體管Ml的柵極電壓被第六晶體管M6和第二晶體管M2拉高至datain_a，從而處于導通狀態(tài)。若該行所有的內容可尋址存儲器單元CAM所存數(shù)據(jù)與搜尋信號均匹配，則改行所有的第一晶體管Ml均導通，下拉管Tl將匹配線下拉至低電平。
[0104]若第六晶體管M6存儲數(shù)據(jù)為“0”，則第七晶體管M7所存數(shù)據(jù)為“ I ”，第六晶體管M6截斷，第七晶體管M7導通，此時搜尋信號SL_a與第六晶體管M6所存數(shù)據(jù)不匹配，且搜尋信號SL_b與第七晶體管M7也不匹配，第一晶體管Ml的柵極電壓懸空，第一晶體管Ml截斷，從而使得該行的匹配線懸空，保持高電平。
[0105]同理，若搜尋信號SL_a為“0”，則其互補信號SL_b為“1”，第二晶體管M2截斷，第三晶體管M3管導通，此時，若第六晶體管M6所存數(shù)據(jù)為“0”，則第七晶體管M7所存數(shù)據(jù)為“ I ”，第六晶體管M6截斷，第七晶體管M7導通，此時搜尋信號SL_a和SL_b與第六晶體管M6和第七晶體管M7所存數(shù)據(jù)相匹配，第一晶體管Ml的柵極電壓被第三晶體管M3和第七晶體管M7拉高至datain_b，從而處于導通狀態(tài)。若該行所有的內容可尋址存儲器單元CAM所存數(shù)據(jù)與搜尋信號均匹配，則該行所有的第一晶體管Ml均導通，下拉管Tl將匹配線下拉至低電平。
[0106]若第六晶體管M6管存儲數(shù)據(jù)為“ I ”，則第七晶體管M7所存數(shù)據(jù)為“0”，第六晶體管M6導通，第七晶體管M7截斷，此時搜尋信號SL_a與第六晶體管M6所存數(shù)據(jù)不匹配，且搜尋信號SL_b與第七晶體管M也不匹配，第一晶體管Ml的柵極電壓懸空，第一晶體管Ml截斷，從而使得該行的匹配線懸空，保持高電平。
[0107]通過比對所有行中內容可尋址存儲器單元CAM所存數(shù)據(jù)與輸入的搜尋信號是否匹配，最終從多個行中產(chǎn)生一個匹配信號，從而完成基于內容的尋址操作。
[0108]綜合上述分析，類似于基于上述SRAM的NAND型內容可尋址存儲器，當某行所有內容可尋址存儲器單元CAM所存儲的數(shù)據(jù)都與對應的搜尋信號相匹配時，則該行的匹配線會通過每個內容可尋址存儲器單元CAM中的開關管以及一個下拉管Tl連接到地，從而被拉低。而當某行所有內容可尋址存儲器單元CAM中有一個或多個存儲數(shù)據(jù)與對應的搜尋信號不匹配時，則該行的匹配線會因為這些不匹配單元的開關管斷開而處于懸空狀態(tài)，從而保持其初始狀態(tài)，即高電平。在匹配過程中，由于第六晶體管M6和第七晶體管M7的半浮柵2中總有一者且僅有一者被寫入數(shù)據(jù)“1”，寫入數(shù)據(jù)的一者的閾值電壓比寫入數(shù)據(jù)“0”的一者的閾值電壓低。
[0109]實施例2
[0110]在該實施例中，所述內容可尋址存儲器用作NAND型三元內容可尋址存儲器，所述存儲單元中的第六晶體管M6和第七晶體管M7存儲三種數(shù)據(jù)位“0”、“ I ”和“X”，所述第六晶體管M6和第七晶體管M7中的其中一者具有比另一者更低的閾值電壓或者兩者具有相同的閾值電壓。[0111]需要說明的是，X通常稱為“屏蔽位”，或稱為“不理會”狀態(tài)，即不管搜尋信號是“0”還是“ I ”，都能夠匹配成功。當存儲的數(shù)據(jù)位為“0”或“ I ”時，所述第六晶體管M6和第七晶體管M7中的其中一者具有比另一者更低的閾值電壓；當存儲的數(shù)據(jù)位為“X”時，所述第六晶體管M6和第七晶體管M7具有相同的閾值電壓。所述相同的閾值電壓為所述第六晶體管M6和第七晶體管M7存入數(shù)據(jù)位“I”后的閾值電壓。
[0112]當存儲的數(shù)據(jù)位為“0”或“I”時，所述內容可尋址存儲器的匹配過程與實施例1相同，此時，由于第六晶體管M6和第七晶體管M7的半浮柵2中有一者需被寫入數(shù)據(jù)，寫入數(shù)據(jù)的一者的閾值電壓比寫入數(shù)據(jù)“0”的一者的閾值電壓低。當存儲的數(shù)據(jù)位為“X”時，第六晶體管M6和第七晶體管M7均寫入“1”，則第六晶體管M6和第七晶體管M7始終處于導通狀態(tài)，所述第六晶體管M6和第七晶體管M7具有相同的閾值電壓，并且均低于寫入數(shù)據(jù)“0”時的閾值電壓。
[0113]若搜尋信號SL_a為“1”，則其互補信號SL_b為“0”，第二晶體管M2導通，第三晶體管M3管截斷，此時，搜尋信號SL_a與第六晶體管M6相匹配，第一晶體管Ml的柵極電壓被第二晶體管M2和第六晶體管M6拉高至datain_a，從而處于導通狀態(tài)。
[0114]若搜尋信號SL_aS 0，則其互補信號SL_b為“1”，第二晶體管M2截斷，第三晶體管M3管導通，此時，搜尋信號SL_b與第七晶體管M7所存數(shù)據(jù)相匹配，第一晶體管Ml的柵極電壓被第三晶體管M3和第七晶體管M7拉高至datain_b，從而處于導通狀態(tài)。
[0115]所以無論搜尋信號SL_a為“O，，還是“ I ”，該內容可尋址存儲器單元CAM都會匹配成功，其對應的開關管第一晶體管Ml都會導通，從而實現(xiàn)類似X值的存儲，所述內容可尋址存儲器由實施例1的二元型轉換為本實施例的三元型。
[0116]需要說明的是，由于第六晶體管M6和第七晶體管M7的隧穿場效應管在半浮柵2中所注入的電荷后，會有漏電現(xiàn)象，因此，本發(fā)明在內容可尋址存儲器中還增加了一刷新單元，用于動態(tài)的讀出所述內容可尋址存儲器單元CAM中存儲的數(shù)據(jù)，再將讀出的數(shù)據(jù)寫入內容可尋址存儲器單元CAM中。所述刷新單元耦合至第四晶體管M4和第五晶體管M5的柵極和漏極，以及第六晶體管M6和第七晶體管M7的控制柵極和漏極。優(yōu)選地，所述刷新單元包括:存儲元件，用于存儲從所述存儲單元讀出的數(shù)據(jù)；寫操作元件，用于將所述讀出的數(shù)據(jù)重新寫入所述存儲單元。
[0117]綜上所述，本發(fā)明的NAND型內容可尋址存儲器，具有以下有益效果:
[0118]首先，本發(fā)明在NAND型內容可尋址存儲器中采用了具有數(shù)據(jù)存儲功能的晶體管，與傳統(tǒng)的采用成對的反相器的SRAM存儲數(shù)據(jù)相比，不但減小了內容可尋址存儲器的面積，在需要實現(xiàn)三元型內容可尋址存儲器時，更是節(jié)省了大量的面積。
[0119]其次，本發(fā)明的NAND型內容可尋址存儲器能夠在不改變電路結構的情況下，實現(xiàn)二元型與三元型內容可尋址存儲器間的靈活轉換，與傳統(tǒng)的基于SRAM的NAND型內容可尋址存儲器相比，大大提高了芯片面積的使用效率。
[0120]再次，本發(fā)明在NAND型內容可尋址存儲器中采用了刷新單元，以動態(tài)刷新存儲單元中的數(shù)據(jù)，消除了本發(fā)明所采用的新型存儲單元的漏電缺陷，從而在匹配過程中可以更加準確地實現(xiàn)匹配，提高了數(shù)據(jù)匹配的效率和準確度。
[0121]所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0122]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【權利要求】
1.一種NAND型內容可尋址存儲器，其特征在于，所述內容可尋址存儲器包括若干內核單元，所述內核單元包括比較單元、讀寫單元和數(shù)據(jù)存儲單元，其中， 所述比較單元包括第一晶體管、第二晶體管和第三晶體管，所述第一晶體管串聯(lián)在匹配線上，所述第二晶體管和第三晶體管的柵極分別接一對互補的搜尋信號，第一電極與所述第一晶體管的柵極耦合； 所述讀寫單元包括第四晶體管和第五晶體管，所述第四晶體管和第五晶體管的柵極接字線，第一電極分別接第一位線和第二位線； 所述數(shù)據(jù)存儲單元包括第六晶體管和第七晶體管，所述第六晶體管和第七晶體管的控制柵極接第一布線，漏極分別接第二布線和第三布線，第六晶體管的源極接第二晶體管和第四晶體管的第二電極，第七晶體管的源極接第三晶體管和第五晶體管的第二電極，所述第六晶體管和第七晶體管通過改變自身閾值電壓存入數(shù)據(jù)位。
2.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于，還包括:預充電單元，耦合到所述匹配線，用以將所述匹配線預充電至預定電壓。
3.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于:所述第六晶體管和第七晶體管存儲兩種數(shù)據(jù)位，所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓。
4.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于:所述第六晶體管和第七晶體管存儲三種數(shù)據(jù)位， 所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓或者兩者具有相同的閾值電壓。
5.根據(jù)權利要求4所述的NAND型內容可尋址存儲器，其特征在于:所述數(shù)據(jù)位為“O”、“I”和“X”，當數(shù)據(jù)位為“0”或“I”時，所述第六晶體管和第七晶體管中的其中一者具有比另一者更低的閾值電壓；當數(shù)據(jù)位為“X”時，所述第六晶體管和第七晶體管具有相同的閾值電壓。
6.根據(jù)權利要求4或5所述的NAND型內容可尋址存儲器，其特征在于:所述相同的閾值電壓為所述第六晶體管和第七晶體管寫入數(shù)據(jù)位“I”后的閾值電壓。
7.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于:所述第六晶體管和第七晶體管除控制柵極、源極摻雜區(qū)、漏極摻雜區(qū)外，還包括半浮柵，且所述半浮柵的摻雜類型與源極摻雜區(qū)、漏極摻雜區(qū)相反；所述半浮柵與漏極摻雜區(qū)接觸并形成一嵌入式二極管；所述控制柵極延伸至漏極摻雜區(qū)上方并覆蓋其表面，所述半浮柵、漏極摻雜區(qū)及延伸至漏極摻雜區(qū)上方的控制柵極形成一嵌入式隧穿場效應晶體管。
8.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于:所述若干內核單元構成一矩陣，所述矩陣中每一行內核單元對應一條匹配線，每一行內核單元通過第一晶體管串聯(lián)在匹配線上，所述匹配線的末端連接一下拉管，所述下拉管連接公共接地端，每一列內核單元中的第二晶體管和第三晶體管的柵極共享同一對互補搜索信號。
9.根據(jù)權利要求1所述的NAND型內容可尋址存儲器，其特征在于:還包括刷新單元，所述刷新單元耦合至所述讀寫單元和存儲單元，且通過控制所述讀寫單元讀出數(shù)據(jù)，通過控制所述存儲單元擦除數(shù)據(jù)和重新寫入數(shù)據(jù)。
10.根據(jù)權利要求9所述的NAND型內容可尋址存儲器，其特征在于，所述刷新單元包括:存儲元件，用于存儲從所述存儲單元讀出的數(shù)據(jù)；寫操作元件，用于將所述讀出的 數(shù)據(jù)重新寫入所述存儲單元。
【文檔編號】G11C15/04GK103714853SQ201310724562
【公開日】2014年4月9日 申請日期:2013年12月24日 優(yōu)先權日:2013年12月24日
【發(fā)明者】汪輝, 施琛, 田犁, 章琦, 汪寧, 方娜, 封松林 申請人:中國科學院上海高等研究院