內(nèi)容可尋址存儲(chǔ)器裝置和基于處理器的系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型涉及一種內(nèi)容可尋址存儲(chǔ)器裝置和基于處理器的系統(tǒng)。內(nèi)容可尋址存儲(chǔ)器（CAM）系統(tǒng)包括一個(gè)或多個(gè)CAM單元，每個(gè)包括位單元以存儲(chǔ)位和互補(bǔ)位；以及比較電路，用于將參考輸入與存儲(chǔ)的位和存儲(chǔ)的互補(bǔ)位進(jìn)行比較。比較電路可以實(shí)施為將單端參考輸入與存儲(chǔ)的位和互補(bǔ)位中的每一個(gè)進(jìn)行比較。比較電路還包括通過電路，用于在存儲(chǔ)的位和存儲(chǔ)的互補(bǔ)位的控制下選擇性地向輸出端提供參考輸入；上拉電路，用于在參考輸入和存儲(chǔ)的互補(bǔ)位的控制下選擇性地上拉輸出端；以及下拉電路，用于在參考輸入和存儲(chǔ)的位的控制下選擇性地下拉輸出端。可以將參考輸入提供給多個(gè)CAM單元，其可以共享比較電路。
【專利說明】?jī)?nèi)容可尋址存儲(chǔ)器裝置和基于處理器的系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型一般涉及數(shù)據(jù)存儲(chǔ)技術(shù)，更具體地，涉及內(nèi)容可尋址存儲(chǔ)器裝置和基于處理器的系統(tǒng)。
【背景技術(shù)】
[0002]在隨機(jī)存取存儲(chǔ)器(RAM)系統(tǒng)中，向RAM系統(tǒng)應(yīng)用存儲(chǔ)器地址和讀取控制以檢索或讀取存儲(chǔ)器地址的內(nèi)容。
[0003]在內(nèi)容可尋址存儲(chǔ)器(CAM)系統(tǒng)中，向CAM系統(tǒng)提供數(shù)據(jù)字，并在CAM的位單元上執(zhí)行數(shù)據(jù)字的搜索。如果發(fā)現(xiàn)數(shù)據(jù)字，則CAM系統(tǒng)指示匹配且返回發(fā)現(xiàn)所述字的一個(gè)或多個(gè)存儲(chǔ)地址的列表。CAM系統(tǒng)還可以返回?cái)?shù)據(jù)字或其它相關(guān)聯(lián)的信息。CAM系統(tǒng)可以被看作是基于軟件的關(guān)聯(lián)陣列的硬件體現(xiàn)。
[0004]CAM系統(tǒng)可以包括CAM單元的陣列，其每一個(gè)包括存儲(chǔ)或位單元以及比較位單元的內(nèi)容和參考位的內(nèi)容的比較電路。傳統(tǒng)的CAM比較電路實(shí)施有補(bǔ)充或差分參考位線，其增加了路由復(fù)雜性以及空間需求。比較電路可以包括用于每個(gè)差分參考位線的單獨(dú)通過電路(separate pass circuit)。CAM單元中的交換延遲可能會(huì)引起單獨(dú)通過電路之間不期望的電流競(jìng)爭(zhēng)，其將證明自己是浪費(fèi)電源且降低CAM速度的直通電流(crowbar current)。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于解決現(xiàn)有技術(shù)的問題，例如，增加路由復(fù)雜性和空間需求，以及浪費(fèi)電源且降低CAM速度。
[0006]本實(shí)用新型公開一種內(nèi)容可尋址存儲(chǔ)器裝置，包括:第一內(nèi)容可尋址存儲(chǔ)器單元，包括:第一位單元，用于存儲(chǔ)位和相應(yīng)的互補(bǔ)位；以及第一比較電路，用于將參考輸入與存儲(chǔ)的位以及與相應(yīng)的存儲(chǔ)的互補(bǔ)位進(jìn)行比較，并基于所述比較提供指示。
[0007]另外，本實(shí)用新型還公開一種基于處理器的系統(tǒng)，包括:內(nèi)容可尋址存儲(chǔ)器單元的陣列，每個(gè)所述內(nèi)容可尋址存儲(chǔ)器單元包括如權(quán)利要求1至6中任一項(xiàng)所述的位單元和比較電路；以及處理器，用于搜索用于多個(gè)參考位的參考字的內(nèi)容可尋址存儲(chǔ)器單元的陣列。
[0008]本文所提供的內(nèi)容可尋址存儲(chǔ)器裝置和基于處理器的系統(tǒng)可以降低路由復(fù)雜性、空間需求以及功耗，同時(shí)能提高內(nèi)容可尋址存儲(chǔ)器裝置的速度。
【專利附圖】

【附圖說明】
[0009]圖1為內(nèi)容可尋址存儲(chǔ)器(CAM)系統(tǒng)的電路圖，包括多個(gè)CAM單元以及向每個(gè)CAM單元提供參考輸入的驅(qū)動(dòng)電路，其中每個(gè)CAM單元包括位單元和比較電路。
[0010]圖2為CAM單元和驅(qū)動(dòng)電路的電路圖。
[0011]圖3為另一 CAM系統(tǒng)的電路圖，包括多個(gè)CAM單元以及向每個(gè)CAM單元提供參考輸入的驅(qū)動(dòng)電路。
[0012]圖4為CAM單元的mXm陣列的框圖。[0013]圖5為基于處理器的系統(tǒng)的框圖，包括CAM系統(tǒng)。
[0014]在附圖中，附圖標(biāo)記最左邊的數(shù)字識(shí)別出該附圖標(biāo)記第一次出現(xiàn)的附圖。
【具體實(shí)施方式】
[0015]圖1是內(nèi)容可尋址(CAM)系統(tǒng)100的框圖，包括多個(gè)CAM單元〈0>到<n>。
[0016]以下描述CAM單元〈0>?？梢灶愃朴贑AM單元〈0>來(lái)實(shí)施CAM單元〈1>到<n>。
[0017]CAM單元〈0>包括位單元106，以在位單元106的相應(yīng)節(jié)點(diǎn)存儲(chǔ)位BIT和相應(yīng)的互補(bǔ)位BITX0
[0018]CAM單元〈0>還包括比較電路108，以將參考輸入107與存儲(chǔ)的位(BIT)以及存儲(chǔ)的互補(bǔ)位(BITX)進(jìn)行比較，從而基于所述比較在輸出端110處提供指示。
[0019]CAM系統(tǒng)100可以包括驅(qū)動(dòng)電路104，以向CAM單元〈0>到<n>提供參考輸入107。在圖1的例子中，驅(qū)動(dòng)電路104被示出為反相器,用于接收參考位109(這里示出為Camdata(⑶))，以及提供相應(yīng)的反轉(zhuǎn)的參考位(Camdatax (⑶X))作為參考輸入107。
[0020]比較電路108可以包括將⑶X與BIT以及與BITX進(jìn)行比較的邏輯，并在⑶X與BIT不同但與BITX匹配時(shí)在輸出端110處輸出匹配指示，其等價(jià)于⑶與BIT匹配但與BITX不同。
[0021 ] 可替換地，可將參考位⑶直接提供給參考輸入107，并且比較電路108可以包括將⑶與BIT以及與BITX進(jìn)行比較的邏輯，且在⑶與BIT匹配但與BITX不同時(shí)在輸出端110處輸出匹配指示。
[0022]在圖1的例子中，比較電路108包括補(bǔ)充輸入130和132 (本文也稱為差分輸入)，以接收BIT和BITX。
[0023]參考輸入107可以包括差分輸入或單端輸入。
[0024]比較電路108可以包括基于參考輸入107、BIT和BITX的邏輯狀態(tài)來(lái)執(zhí)行以下之一操作的邏輯:
[0025]將參考輸入107提供給輸出端110 ；
[0026]上拉輸出端110;和
[0027]下拉輸出端110。
[0028]本文所使用的術(shù)語(yǔ)“上拉”指的是開關(guān)設(shè)備和/或電路將節(jié)點(diǎn)耦合到工作電壓Vcc0本文所使用的術(shù)語(yǔ)“下拉”指的是開關(guān)設(shè)備和/或電路將節(jié)點(diǎn)耦合到參考電壓Vss(其可以對(duì)應(yīng)于地面)。
[0029]出于說明的目的，邏輯狀態(tài)I對(duì)應(yīng)于Vcc，而邏輯狀態(tài)O對(duì)應(yīng)于Vss。然而，本文所公開的方法和系統(tǒng)不限于這些相關(guān)的例子。
[0030]比較電路108可以被實(shí)現(xiàn)為關(guān)于參考輸入107、BIT和BITX執(zhí)行XOR操作。
[0031]圖2是CAM單元202和驅(qū)動(dòng)電路204的電路圖，其表示圖1的CAM單元〈0>和驅(qū)動(dòng)電路104。
[0032]CAM單元202包括位單元206和比較電路208，其可以表示圖1的位單元106和比較電路108的實(shí)施例。
[0033]位單元206被示出為基于競(jìng)爭(zhēng)的位單元，其具有交叉耦合的反相器以存儲(chǔ)BIT和BITX，以及具有由寫入字線WRWL控制的雙寫入門NXl和NX2，以從寫入位線WRBL和WRBLX向交叉耦合的反相器的相應(yīng)節(jié)點(diǎn)寫入值。
[0034]比較電路208包括:
[0035]通過電路212，用于在BIT和BITX的控制下選擇性地向輸出端210提供參考輸入207 ；
[0036]上拉電路214，用于在參考輸入207和BITX的控制下選擇性地上拉輸出端210 ;以及
[0037]下拉電路216，用于在參考輸入207和BIT的控制下選擇性地下拉輸出端210。
[0038]以下描述通過電路212。稍后將描述上拉電路214和下拉電路216。
[0039]在圖2的例子中，當(dāng)BIT處于邏輯狀態(tài)O而BITX處于邏輯狀態(tài)I時(shí)，通過電路212接通。當(dāng)BIT處于邏輯狀態(tài)I而BITX處于邏輯狀態(tài)O時(shí)，通過電路212斷開。
[0040]當(dāng)通過電路212接通時(shí)，參考輸入207通過通過電路212提供給輸出端210。特別地，當(dāng)BIT處于邏輯狀態(tài)O并且⑶X處于邏輯狀態(tài)O (B卩，⑶處于邏輯狀態(tài)I)時(shí)，⑶X邏輯狀態(tài)O被提供給輸出端210以指示⑶與BIT不匹配。相反地，當(dāng)⑶X處于邏輯狀態(tài)I (即，⑶處于邏輯狀態(tài)O)時(shí)，⑶X邏輯狀態(tài)I被提供給輸出端210以指示⑶與BIT匹配。
[0041]當(dāng)通過電路212斷開時(shí)，由上拉214和下拉216中的一個(gè)驅(qū)動(dòng)輸出端210。
[0042]現(xiàn)在描述上拉電路214。
[0043]上拉電路214包括作為由參考輸入207控制的開關(guān)的P型設(shè)備PD2和作為由BITX控制的開關(guān)的P型設(shè)備PPX2。當(dāng)參考輸入207處于邏輯狀態(tài)O時(shí)，PD2接通以將節(jié)點(diǎn)215耦合到Vcc。當(dāng)BITX處于邏輯狀態(tài)O時(shí)，PPX2接通以將輸出端210耦合到節(jié)點(diǎn)215。因此，當(dāng)⑶X和BITX處于邏輯狀態(tài)O (B卩，⑶和BIT處于邏輯狀態(tài)I)時(shí)，輸出端210被上拉到Vcc或者邏輯狀態(tài)1，以指示⑶與BIT匹配。
[0044]現(xiàn)在描述下拉電路216。
[0045]下拉電路216包括作為由參考輸入207控制的開關(guān)的N型設(shè)備ND2和作為由BIT控制的開關(guān)的N型設(shè)備NP2。當(dāng)參考輸入207處于邏輯狀態(tài)I時(shí)，ND2接通以將節(jié)點(diǎn)217耦合到Vss。當(dāng)BIT處于邏輯狀態(tài)I時(shí)，NP2接通以將輸出端210耦合到節(jié)點(diǎn)217。因此，當(dāng)CDX和BIT處于邏輯狀態(tài)I (即，CD處于邏輯狀態(tài)O)時(shí)，輸出端210被下拉到Vss或者邏輯狀態(tài)0，以指示⑶與BIT不匹配。
[0046]上拉電路214和下拉電路216可以一起被稱為輸出開關(guān)棧。
[0047]將通過門212、上拉電路214和下拉電路216的以上描述總結(jié)在下列表1和表2中。
[0048]表1
[0049]
【權(quán)利要求】
1.一種內(nèi)容可尋址存儲(chǔ)器裝置，包括: 第一內(nèi)容可尋址存儲(chǔ)器單元，包括: 第一位單元，用于存儲(chǔ)位和相應(yīng)的互補(bǔ)位；以及 第一比較電路，用于將參考輸入與存儲(chǔ)的位以及與相應(yīng)的存儲(chǔ)的互補(bǔ)位進(jìn)行比較，并基于所述比較提供指示。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述參考輸入是單端參考輸入，并且其中所述第一比較電路包括將所述單端參考輸入與所述存儲(chǔ)的位以及所述相應(yīng)的存儲(chǔ)的互補(bǔ)位中的每一個(gè)進(jìn)行比較的邏輯。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述第一比較電路包括用于當(dāng)參考位與所述存儲(chǔ)的位匹配但與相應(yīng)的存儲(chǔ)的互補(bǔ)位不同時(shí)輸出匹配指示的邏輯。
4.根據(jù)權(quán)利要求2所述的裝置，還包括反相器電路，用于反轉(zhuǎn)參考位，并提供作為所述輸入?yún)⒖嫉姆崔D(zhuǎn)的參考位，其中所述第一比較電路包括用于當(dāng)所述反轉(zhuǎn)的參考位與所述存`儲(chǔ)的位不同但與所述相應(yīng)的存儲(chǔ)的互補(bǔ)位匹配時(shí)輸出匹配指示的邏輯。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述第一比較電路包括用于基于所述參考輸入、所述存儲(chǔ)的位以及所述存儲(chǔ)的互補(bǔ)位的邏輯狀態(tài)來(lái)執(zhí)行以下之一操作的邏輯: 向輸出端提供所述參考輸入； 上拉所述輸出端；以及 下拉所述輸出端。
6.根據(jù)權(quán)利要求1所述的裝置，其中所述第一比較電路包括: 通過電路，用于在所述存儲(chǔ)的位和所述存儲(chǔ)的互補(bǔ)位的控制下選擇性地向輸出端提供參考輸入； 上拉電路，用于在所述參考輸入和所述存儲(chǔ)的互補(bǔ)位的控制下選擇性地上拉輸出端；以及 下拉電路，用于在所述參考輸入和所述存儲(chǔ)的位的控制下選擇性地下拉輸出端。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的裝置，還包括: 第二內(nèi)容可尋址存儲(chǔ)器單元，其包括第二位單元和第二比較電路，所述第二比較電路用于將所述參考輸入與存儲(chǔ)在第二位單元中的存儲(chǔ)的位以及相應(yīng)的互補(bǔ)位進(jìn)行比較。
8.根據(jù)權(quán)利要求7所述的裝置，其中: 所述第一和第二比較電路包括相應(yīng)的第一和第二上拉電路； 所述第一和第二上拉電路的每個(gè)包括能夠由各自的存儲(chǔ)的互補(bǔ)位控制的相應(yīng)的第一開關(guān)設(shè)備；以及 所述第一和第二上拉電路還包括能夠由所述參考輸入控制的共享第二開關(guān)設(shè)備，其中所述共享第二開關(guān)設(shè)備包括耦合到每個(gè)第一開關(guān)設(shè)備的終端的終端。
9.根據(jù)權(quán)利要求7所述的裝置，其中: 所述第一和第二比較電路包括相應(yīng)的第一和第二下拉電路； 所述第一和第二下拉電路的每一個(gè)包括能夠由各自的存儲(chǔ)的位控制的相應(yīng)的第一開關(guān)設(shè)備；以及 所述第一和第二下拉電路還包括能夠由所述參考輸入控制的共享第二開關(guān)設(shè)備，其中所述共享第二開關(guān)設(shè)備包括耦合到每一個(gè)第一開關(guān)設(shè)備的終端的終端。
10.一種基于處理器的系統(tǒng),包括: 內(nèi)容可尋址存儲(chǔ)器單元的陣列，每個(gè)所述內(nèi)容可尋址存儲(chǔ)器單元包括如權(quán)利要求1至6中任一項(xiàng)所述的位單元和比較電路；以及 處理器，用于搜索用于多個(gè)參考位的參考字的內(nèi)容可尋址存儲(chǔ)器單元的陣列。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)，還包括: 通信系統(tǒng)，用于與網(wǎng)絡(luò)進(jìn)行通信； 通信基礎(chǔ)結(jié)構(gòu)，用于在所述處理器、所述通信系統(tǒng)和用戶接口系統(tǒng)之間進(jìn)行通信。
12.根據(jù)權(quán)利要求11所述的系統(tǒng)，其中: 所述通信系統(tǒng)包括無(wú)線通信系統(tǒng)； 所述系統(tǒng)還包括殼體和電池；以及 所述處理器、所述通信系統(tǒng)、所述電池以及至少一部分所述用戶接口系統(tǒng)位于所述殼體之內(nèi)。
【文檔編號(hào)】G11C15/04GK203520882SQ201320213329
【公開日】2014年4月2日 申請(qǐng)日期:2013年4月24日 優(yōu)先權(quán)日:2012年4月25日
【發(fā)明者】K·穆罕默德 申請(qǐng)人:英特爾公司