尤其通過平衡晶體管感測一對雙信號線上的電壓差的電路和方法
【專利摘要】本發(fā)明涉及一種用于感測一對雙信號線上的電壓差的電路，所述一對雙信號線包括第一信號線(BL)和與第一信號線互補的第二信號線(/BL)，所述電路包括：-一對交叉聯(lián)接的反相器，所述一對交叉聯(lián)接的反相器布置于所述第一信號線和第二信號線之間，每個反相器具有上拉晶體管(T1、T2)和下拉晶體管(T3、T4)，所述上拉晶體管或下拉晶體管的源極分別連接至第一拉動電壓信號(VHIO)和第二拉動電壓信號(VH/IO)，-解碼晶體管(T11、T12)，所述解碼晶體管具有分別聯(lián)接至所述第一信號線和第二信號線中的一個的源極和漏極終端，以及由解碼控制信號(CSL)控制的柵極，由此當所述解碼晶體管被所述解碼控制信號打開時，在所述第一信號線和第二信號線之間建立了短路，電流從所述第一拉動電壓信號和第二拉動電壓信號中的一個流過所述第一信號線和第二信號線，從而在所述第一拉動電壓信號和第二拉動電壓信號之間產(chǎn)生擾動。
【專利說明】尤其通過平衡晶體管感測一對雙信號線上的電壓差的電路和方法

【技術領域】
[0001]本發(fā)明大體涉及半導體電路，比如半導體存儲器，例如動態(tài)隨機存取存儲器(DRAM)，更具體而言，涉及用于感測一對雙信號線上的電壓差的電路，比如用于感測和放大存儲于存儲器單元陣列的多個存儲器單元中的數(shù)據(jù)的讀出放大器。

【背景技術】
[0002]基本上，DRAM是以二進制形式(例如，“I”或“O”)在大量單元中存儲數(shù)據(jù)的集成電路。數(shù)據(jù)作為位于單元內(nèi)的電容上的電荷存儲在單元中。一般而言，高邏輯電平通常等于電源電壓，并且低邏輯電平通常等于地電位。
[0003]傳統(tǒng)DRAM的單元以陣列進行布置，使得單個單元可以被尋址和訪問。陣列可以被認為是單元的行和列。每行包括字線，字線將行上的單元與公共控制信號互聯(lián)。類似地，每列包括位線，位線在每行中聯(lián)結至最多一個單元。因此，字線和位線可以得到控制，以便單獨地訪問陣列的每個單元。
[0004]為了讀出單元的數(shù)據(jù)，通過選擇與該單元相關的字線來訪問單元的電容。與用于所選單元的位線成對的互補位線被平衡至平衡電壓。該平衡電壓(Veq) —般在高Vdd邏輯電平和低Vss (—般是地電位)邏輯電平中間。因此，傳統(tǒng)上，位線被平衡至電源電壓的一半，Vdd/2。當字線對于所選單元而被激活時，所選單元的電容將存儲的電壓放電至位線上，從而改變位線上的電壓。差分放大器(傳統(tǒng)上被稱為讀出放大器)因此被用來檢測和放大位線對上的電壓差。
[0005]圖1顯示了傳統(tǒng)的讀出放大器電路，其包括十個以體硅CMOS技術制造的晶體管Tl-TlO0讀出放大器包括一對交叉聯(lián)接的反相器，其布置于第一位線BL和與第一位線互補的第二位線/BL之間:
[0006]-第一CMOS反相器，其具有連接至位線BL的輸出以及連接至互補位線/BL的輸入，
[0007]-第二CMOS反相器，其具有連接至互補位線/BL的輸出以及連接至位線BL的輸入。
[0008]每個CMOS反相器包括:
[0009]-上拉晶體管Tl、T2，其具有漏極和源極，以及
[0010]-下拉晶體管T3、T4，其具有漏極和源極，
[0011]每個CMOS反相器的上拉晶體管Tl、T2和下拉晶體管T3、T4具有共有的漏極。
[0012]下拉晶體管T3、T4的源極連接至腳踏開關晶體管T5，開關晶體管T5自身連接到提供低電源電壓\的下拉電壓源，低電源電壓\通常處于被稱為地電位GND的低電壓電平V.，并且下拉晶體管T3、T4的源極由腳踏開關控制信號“感測”控制。低電源電壓'_的地電位電平被用作對于在讀出放大器中的其他電壓電平的參考。在由圖1所示的電路中，腳踏開關晶體管Τ40是N-MOS晶體管。當腳踏開關控制信號“感測”為高時，腳踏開關晶體管T5導通，并且地電位電壓被傳送至下拉晶體管Τ3、Τ4的共有源結點。當腳踏開關控制信號“感測”為低時，腳踏開關晶體管Τ5關斷，并且下拉晶體管Τ3、Τ4的共有源結點未被下拉。
[0013]上拉晶體管Τ21、Τ22的源極連接至上拉電壓源，上拉電壓源提供高電源電SVh，高電源電壓Vh通常處于高電壓電平，比如VDD。
[0014]讀出放大器進一步包括平衡晶體管Τ6，其源極/漏極終端分別聯(lián)接至位線BL、/BL中的一個，并且其柵極由平衡控制信號控制。圖1所示電路的平衡晶體管T50是N-MOS類型的晶體管。
[0015]讀出放大器進一步包括一對專用預充電晶體管T7、T8，其分別聯(lián)接至位線BL和互補位線/BL，并且布置為將位線BL、/BL預充電至預充電電壓，該預充電電壓通常處于高電源電壓Vh和低電源電壓\之間的平均值。因為低電源電壓\的低電壓電平GND被用作對于其他電壓的參考而且高電源電壓Vh和低電源電壓\s因此通常分別處于其高電壓電平和低電壓電平，所以該平均值通常是高電源電壓Vhwji的高值的一半，即Vh/2。預充電控制信號P pen施加到所述預充電晶體管T61、T62的柵極。
[0016]讀出放大器進一步包括兩個專用解碼晶體管T9、T10，其柵極由解碼控制信號CSL控制。每個解碼晶體管T9、TlO將位線BL、/BL中的一個連接至全局位線10、/10(也被稱為輸入輸出線)。解碼晶體管T9、TlO用于在位線BL、/BL和全局位線10、/10之間傳輸數(shù)據(jù)。
[0017]盡管讀出放大器在技術上是必要的，但是從經(jīng)濟的視角來看，讀出放大器可以被認為是存儲器陣列的服務電路，并且因此被認為是增加整個電路的面積并且從而也增加其制造成本的開銷。
[0018]因此，為了最小化這種讀出放大器的面積消耗而做出了不懈的努力。


【發(fā)明內(nèi)容】

[0019]本發(fā)明旨在提出一種用于感測一對雙信號線上的電壓差的簡化電路。為此，本發(fā)明根據(jù)其第一方面提出一種用于感測一對雙信號線上的電壓差的電路，所述一對雙信號線包括第一信號線(BL)和與所述第一信號線互補的第二信號線(/BL)，所述電路包括
[0020]-一對交叉聯(lián)接的反相器，所述一對交叉聯(lián)接的反相器布置于所述第一信號線和第二信號線之間，每個反相器具有上拉晶體管(Tl、T2)和下拉晶體管(T3、T4)，所述上拉晶體管或下拉晶體管的源極分別連接至第一拉動電壓信號(Vhm)和第二拉動電壓信號(VH/10)，
[0021]-解碼晶體管(TH、T12)，所述解碼晶體管具有分別聯(lián)接至所述第一信號線和第二信號線中的一個的源極和漏極終端，以及由解碼控制信號(CSL)控制的柵極，由此當所述解碼晶體管被所述解碼控制信號打開時，在所述第一信號線和第二信號線之間建立了短路，電流從所述第一拉動電壓信號和第二拉動電壓信號中的一個流過所述第一信號線和第二信號線，從而在所述第一拉動電壓信號和第二拉動電壓信號之間產(chǎn)生擾動。
[0022]該電路的其他優(yōu)選但非限制性的方面如下:
[0023]-所述上拉晶體管的源極連接至所述第一上拉電壓信號和第二上拉電壓信號；
[0024]-其進一步包括腳踏開關晶體管，所述腳踏開關晶體管在所述下拉晶體管的源極和下拉電壓源之間插入，所述腳踏開關晶體管由感測信號控制；
[0025]-所述解碼晶體管、上拉晶體管和下拉晶體管是雙柵極晶體管；
[0026]-其制作于絕緣體上半導體襯底上，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，并且所述雙柵極晶體管每個包括第一柵極和第二柵極，其中的一個柵極是形成于所述絕緣層下的襯底中的背柵；
[0027]-所述解碼晶體管具有第一柵極和第二柵極，所述第一柵極由解碼控制信號控制，所述第二柵極由平衡控制信號控制；
[0028]-所述解碼晶體管的第一柵極是背柵；
[0029]-所述第一信號線和第二信號線是存儲器單元陣列的位線。
[0030]根據(jù)另一個方面，本發(fā)明涉及半導體存儲器，其包括至少一個存儲器單元的陣列以及至少一個根據(jù)本發(fā)明的第一方面的電路。
[0031]根據(jù)又一個方面，本發(fā)明涉及一種用于感測一對雙信號線上的電壓差的方法的操作方法，所述一對雙信號線包括第一信號線和與所述第一信號線互補的第二信號線，所述方法包括打開根據(jù)本發(fā)明的第一方面的電路中的解碼晶體管的步驟，以及使用電流讀出放大器或者電壓讀出放大器感測在所述拉動電壓信號之間的電流差或電壓差的步驟。

【專利附圖】

【附圖說明】
[0032]在閱讀下面的本發(fā)明的優(yōu)選實施方式的具體描述之后，本發(fā)明的其他方面、目標和優(yōu)點將會變得更明顯，本發(fā)明的優(yōu)選實施方式通過示例的方式并且參考所附附圖給出，其中:
[0033]-圖1(上文已描述)顯示關于傳統(tǒng)的讀出放大器電路；
[0034]-圖2顯示根據(jù)本發(fā)明的可能實施方式的電路；
[0035]-圖3顯示如 申請人:之前提出的沒有專用預充電晶體管的具有雙柵極晶體管的讀出放大器；
[0036]-圖4顯示根據(jù)基于圖3的設計的本發(fā)明的另一種實施方式的電路；
[0037]-圖5顯示根據(jù)本發(fā)明的又一種實施方式的電路。
[0038]在這些附圖上，功能相似的晶體管具有相同的附圖標記。

【具體實施方式】
[0039]在本發(fā)明更廣泛的方面，其涉及一種感測一對雙信號線上的電壓差的新方法。盡管本文下面將關于讀出放大器電路以及以位線和互補位線形式的雙信號線進行描述，但是應當理解到，本發(fā)明可以在其他具有雙信號線的電路上實施，比如在具有雙高速總線(信號和/信號)的總線驅(qū)動器中。
[0040]關于圖2，本發(fā)明根據(jù)第一方面提出了一種用于感測一對雙信號線上的電壓差的電路，所述一對雙信號線包括第一信號線以及與第一信號線互補的第二信號線。在圖2的示例性實施方式中，雙信號線是存儲器單元陣列的位線:第一位線BL以及與第一位線互補的第二位線/BL。
[0041]感測電路SC不同于圖1的傳統(tǒng)讀出放大器之處在于其包括布置于第一 BL和第二/BL信號線之間的一對交叉聯(lián)接的反相器Tl、Τ3 ;Τ2、Τ4，每個反相器具有上拉晶體管Τ1、Τ2和下拉晶體管T3、T4，上拉晶體管或下拉晶體管的源極分別連接至第一和第二拉動電壓信號(pull voltage signals)。
[0042]在下面的描述中，上拉晶體管Tl、T2的源極分別連接至第一上拉電壓信號VHra和第二上拉電壓信號VH/M。應當理解的是，本發(fā)明對于下拉晶體管T3、T4的源極分別連接至第一下拉電壓信號和第二下拉電壓信號Vi7m的對稱配對電路也是有效的。
[0043]圖2的感測電路SC進一步不同于圖1的傳統(tǒng)讀出放大器之處在于圖1的傳統(tǒng)解碼晶體管T9、T10被抑制了。反而，感測電路SC包括解碼晶體管Tl I，解碼晶體管Tll具有分別聯(lián)接至第一 BL和第二 /BL信號線中的一個源極和漏極終端，以及由解碼控制信號CSL控制的柵極。
[0044]因此，當解碼晶體管11通過解碼控制信號CSL打開時，在第一 BL和第二 /BL信號線之間建立了短路，電流從第一 Vhm和第二 VH/:ro拉動電壓信號中的一個流過第一 BL和第二/BL信號線,從而在第一 Vhm和第二 VH/:ro拉動電壓信號之間產(chǎn)生擾動。
[0045]考慮第一位線處于“1”，則電流路徑如圖2上的箭頭所示地建立。電流流過第一拉動電壓信號VHra (Tl處于開狀態(tài))，同時在第二拉動電壓信號VH/ra上什么也不發(fā)生(T2處于關狀態(tài))。當然，如果第一位線處于“0”，則情況相反。
[0046]在解碼期間(當解碼電路為開時)，兩個拉動電壓信號充當電源，但是也充當電流源(10(輸入/輸出)線)。次級電流讀出放大器從而可以感測這兩個1線之間的電流差。
[0047]電流差在對應的拉動電壓信號(圖2的示例中的VHra)上產(chǎn)生電壓降落。因此，如果電壓源vHra、VH/10的輸出阻抗足夠高，則電壓差可以由次級電壓讀出放大器進行感測。
[0048]相較于圖1的電路，應當認識到，圖2的電路具有較少數(shù)量的晶體管(體技術上的I個晶體管)，這證明了有利之處在于所需的互聯(lián)較少，從而最小化了面積消耗。
[0049]進一步有利地，解碼晶體管Tll可以是N或P晶體管，這取決于電路設計者的方便(適當?shù)卦O置解碼信號CSL的相位)。
[0050]現(xiàn)在轉(zhuǎn)向圖3，顯示了具有雙柵極晶體管的讀出放大器電路的示例性實施方式，如由 申請人:于2011年4月26日提交但未公布的法國專利申請第1153574號。
[0051]圖3的讀出放大器優(yōu)選制作于絕緣體上半導體襯底上，絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，而且晶體管的第二柵極是形成于絕緣層下的襯底中的背柵。
[0052]根據(jù)另一種實施方式，每個雙柵極晶體管是鰭式獨立雙柵極晶體管。根據(jù)又一種實施方式，每個雙柵極晶體管由并聯(lián)布置的兩個單柵極晶體管構成。
[0053]圖3的電路不同于圖1的電路之處在于專用預充電晶體管T7、T8被抑制，在于上拉晶體管Tl、T2每個連接至各自的上拉控制信號Vhm和VH/ra，在于下拉晶體管T3、T5直接接地。另外，在上拉和下拉晶體管的第一柵極連接至第一信號線BL或者第二信號線/BL的同時，上拉晶體管Tl、T2的第二柵極都由上拉第二柵極控制信號P BeP控制，而且下拉晶體管的第二柵極都由下拉第二柵極控制信號PBeN控制。
[0054]圖4顯示了根據(jù)本發(fā)明的另一種實施方式的基于圖3的設計的感測電路。應當認識到，根據(jù)本發(fā)明的具有雙柵極晶體管的感測電路可以從由 申請人:于2011年4月26日提交但未公開的法國專利申請第1153573號、第1153574號、第1153575號中進行描述的所提出的讀出放大器中的任意一個獲得。
[0055]如圖4所示，圖3的解碼晶體管T9、TlO被抑制。反而,感測電路包括解碼晶體管T11，解碼晶體管Tll具有分別聯(lián)接至第一 BL和第二 /BL信號線中的一個的源極和漏極終端，以及由解碼控制信號CSL控制的柵極。
[0056]因此，當解碼晶體管11通過解碼控制信號CSL打開時，在第一 BL和第二 /BL信號線之間建立了短路，電流從第一 Vhm和第二 VH/:ro拉動電壓信號中的一個流過第一 BL和第二/BL信號線(在第一位線BL處于“ I ”的情況下，如圖4上的箭頭所示)，從而在第一 Vhiq和第二 VH/I。拉動電壓信號之間產(chǎn)生擾動。
[0057]在解碼期間(當解碼電路為開時)，兩個上拉電壓信號充當電源，但是也充當電流源(10(輸入/輸出)線)。次級電流讀出放大器從而可以感測這兩個1線之間的電流差。電流差在對應的拉動電壓信號(圖2的示例中的VHra)上產(chǎn)生電壓降落。因此，如果電壓源VH10> VH/10的輸出阻抗足夠高，則電壓差可以由次級電壓讀出放大器進行感測。
[0058]在圖4的感測電路中，平衡晶體管T6和解碼晶體管Tll都用作單柵極晶體管(它們的第二柵極僅僅接地)。在圖5所示的圖4的有利變化中，單個的雙柵極晶體管T12既用于平衡功能也用于解碼功能。該晶體管T12因此具有第一柵極和第二柵極，第一柵極由平衡控制信號Peq控制，第二柵極由解碼控制信號CSL控制。應當注意，如果電路設計者將一個柵極定向在第一方向上(比如對于平衡控制信號的X方向)而第二柵極垂直于第一方向(比如對于解碼控制信號的y方向)，則該有利變型是可能的。當使用SOI雙柵極晶體管時，由于非對稱的柵極氧化厚度，由解碼控制信號CSL控制的第二柵極優(yōu)選為背柵。
[0059]應當認識到，本發(fā)明可以在所有技術上實施:體、PDSOI (部分耗盡絕緣體上硅)、FDSOI (完全耗盡絕緣體上硅)以及鰭式FET和其他類型的獨立雙柵極晶體管。FDSOI證明了有利之處在于由于其允許比體更小的每功能面積(area per funct1nality)而增強了優(yōu)勢。
[0060]應當進一步認識到，本發(fā)明提出的解碼方法(在雙信號線之間制造暫時的短路并且檢測擾動)并不限于讀出放大器電路，而是可以用于許多其他電路，只要這些電路展示出雙信號線，比如總線驅(qū)動器電路或者模擬-數(shù)字轉(zhuǎn)換器。
[0061]應當進一步認識到，本發(fā)明不限于根據(jù)其第一方面的感測電路，而是也包含半導體存儲器(尤其是DRAM存儲器)，所述半導體存儲器包括以行和列布置的至少一個存儲器單元的陣列以及根據(jù)其第一方面的作為讀出放大器布置的至少一個感測電路。
[0062]本發(fā)明也涉及操作根據(jù)其第一方面的用于感測一對雙信號線上的電壓差的感測電路的方法，所述一對雙信號線包括第一信號線和與第一信號線互補的第二信號線，所述方法包括打開感測的解碼晶體管的步驟，以及使用電流讀出放大器或者電壓讀出放大器感測在拉動電壓信號之間的電流差或電壓差的步驟。
【權利要求】
1.一種用于感測一對雙信號線上的電壓差的電路，所述一對雙信號線包括第一信號線(BL)和與所述第一信號線互補的第二信號線(/BL)，所述電路包括: -一對交叉聯(lián)接的反相器，所述一對交叉聯(lián)接的反相器布置于所述第一信號線和第二信號線之間，每個反相器具有上拉晶體管(T1、T2)和下拉晶體管(Τ3、Τ4)，所述上拉晶體管或下拉晶體管的源極分別連接至第一拉動電壓信號(Vhm)和第二拉動電壓信號(VH/ra)， -解碼晶體管(TH、T12)，所述解碼晶體管具有分別聯(lián)接至所述第一信號線和第二信號線中的一個的源極和漏極終端，以及由解碼控制信號(CSL)控制的柵極，由此當所述解碼晶體管被所述解碼控制信號打開時，在所述第一信號線和第二信號線之間建立了短路，電流從所述第一拉動電壓信號和第二拉動電壓信號中的一個流過所述第一信號線和第二信號線，從而在所述第一拉動電壓信號和第二拉動電壓信號之間產(chǎn)生擾動。
2.根據(jù)權利要求1所述的電路，其中所述上拉晶體管的源極連接至所述第一上拉電壓信號和第二上拉電壓信號。
3.根據(jù)權利要求2所述的電路，進一步包括腳踏開關晶體管，所述腳踏開關晶體管在所述下拉晶體管的源極和下拉電壓源之間插入，所述腳踏開關晶體管由感測信號控制。
4.根據(jù)前述權利要求中的任意一項所述的電路，其中所述解碼晶體管、上拉晶體管和下拉晶體管是雙柵極晶體管。
5.根據(jù)前述權利要求所述的電路，制作于絕緣體上半導體襯底上，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，其中所述雙柵極晶體管每個包括第一柵極和第二柵極，其中的一個柵極是形成于所述絕緣層下的襯底中的背柵。
6.根據(jù)權利要求4或5所述的電路，其中所述解碼晶體管具有第一柵極和第二柵極，所述第一柵極由解碼控制信號控制，所述第二柵極由平衡控制信號控制。
7.根據(jù)當權利要求6從屬于權利要求5時權利要求6所述的電路，其中所述解碼晶體管的第一柵極是背柵。
8.根據(jù)前述權利要求中的任意一項所述的電路，其中所述第一信號線和第二信號線是存儲器單元陣列的位線。
9.一種半導體存儲器，包括至少一個存儲器單元的陣列以及至少一個根據(jù)權利要求8所述的電路。
10.一種用于感測一對雙信號線上的電壓差的方法，所述一對雙信號線包括第一信號線和與所述第一信號線互補的第二信號線，所述方法包括打開根據(jù)權利要求1-7中的任意一項所述的電路中的解碼晶體管的步驟，以及使用電流讀出放大器或者電壓讀出放大器感測在所述拉動電壓信號之間的電流差或電壓差的步驟。
【文檔編號】G11C11/4091GK104081461SQ201380005532
【公開日】2014年10月1日 申請日期:2013年1月16日 優(yōu)先權日:2012年1月16日
【發(fā)明者】R·費蘭特, R·休斯 申請人:Soitec公司