用于自旋扭矩mram的自參考感測放大器的制造方法
【專利摘要】為了改善電源噪聲抑制、提高具有抗存儲體到存儲體噪聲耦合能力的感測速度以及減小從激活列中的關(guān)斷字線選擇器件的泄露，電路和方法為自旋扭矩磁電阻隨機存取存儲器陣列提供多個定時控制和偏置電壓。
【專利說明】用于自旋扭矩MRAM的自參考感測放大器
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年4月11日提交的美國臨時申請N0.61/622，953的權(quán)益。

【技術(shù)領(lǐng)域】
[0003]此處描述的示例性實施例通常涉及集成磁器件，并且更具體地涉及用于讀取磁電阻存儲器的方法。

【背景技術(shù)】
[0004]磁電子器件、自旋電子器件以及自旋電子學器件是利用主要由電子自旋引起的效應(yīng)的器件的同義術(shù)語。磁電子技術(shù)用在許多信息裝置中來提供非易失性的、穩(wěn)定的、抗輻射的及高密度的數(shù)據(jù)存儲和取回。許多磁電子信息器件包括，但不限于，磁電阻隨機存取存儲器(MRAM)、磁傳感器和磁盤驅(qū)動器的讀/寫頭。
[0005]通常，MRAM包括磁電阻存儲器元件的陣列。每個磁電阻存儲器元件通常具有包括由各種非磁層分隔的多個磁性層的結(jié)構(gòu)，例如磁隧道結(jié)(MTJ)，并呈現(xiàn)隨器件的磁性狀態(tài)而定的電阻。信息被存儲為磁性層中磁化矢量的方向。一個磁性層中的磁化矢量是磁固定的或釘扎的，而另一個磁性層中的磁化方向可以在相同方向與相反方向(分別稱為“平行”與“反平行”狀態(tài))之間自由轉(zhuǎn)換。與平行磁狀態(tài)和反平行磁狀態(tài)相對應(yīng)，磁存儲器元件分別地具有低(邏輯“O”狀態(tài))和高(邏輯“I”狀態(tài))電阻狀態(tài)。因此，對電阻的檢測允許磁電阻存儲器元件(例如MTJ器件)提供存儲在磁存儲器元件中的信息。
[0006]存在兩種完全不同的方法用于對自由層編程:場切換和自旋扭矩切換。在場切換MRAM中，與MTJ比特鄰近的載流線用于產(chǎn)生作用于自由層的磁場。在自旋扭矩MRAM中，用通過MTJ本身的電流脈沖實現(xiàn)切換。由自旋極化的隧穿電流承載的角動量引起自由層的反轉(zhuǎn)，最終的狀態(tài)(平行或反平行)由電流脈沖的極性確定。復(fù)位電流脈沖將使得最終狀態(tài)為平行或者邏輯“O”。置位電流脈沖(在復(fù)位電流脈沖的相反極性上)將使得最終狀態(tài)為反平行或者邏輯“I”。已知在被構(gòu)圖或以其它方式布置為使得電流基本上與界面垂直地流動的巨磁電阻器件和MTJ器件中出現(xiàn)自旋扭矩轉(zhuǎn)移(spin-torque transfer),以及在當電流基本上垂直于疇壁流動時，在簡單的線狀結(jié)構(gòu)中出現(xiàn)自旋扭矩轉(zhuǎn)移。呈現(xiàn)磁電阻的任何這樣的結(jié)構(gòu)具有成為自旋扭矩磁電阻存儲元件的可能。
[0007]自旋扭矩MRAM (ST-MRAM)(也稱為自旋扭矩轉(zhuǎn)移RAM (STT-RAM))由于具有無限持久性的非易失性和在比場切換MRAM高得多的密度下的快的寫入速度而成為具有潛力的新興存儲技術(shù)。由于對ST-MRAM切換電流的要求隨著MTJ尺度的降低而降低，因此ST-MRAM具有甚至在最先進的技術(shù)節(jié)點也可以良好地縮放的潛力。然而，MTJ電阻的增加的變化性以及維持在兩個電流方向上的相對高的通過比特單元選擇器件的切換電流，會限制ST-MRAM的縮放性。
[0008]參照圖1，高的ST-MRAM MTJ電阻變化和低磁電阻(MR)導致高狀態(tài)比特102和低狀態(tài)比特104的電阻的重疊分布。已知的使用參考比特的參考的讀取/感測方案不能對100%的比特成功地區(qū)分高狀態(tài)和低狀態(tài)。由于高狀態(tài)比特和低狀態(tài)比特的低MR和高電阻變化，即使重疊區(qū)101中比特的數(shù)量很低(或者甚至為零)，中點參考分布也可能與低狀態(tài)分布或者高狀態(tài)分布重疊導致讀取失敗。在現(xiàn)有技術(shù)中，已知自參考讀取(將要讀取/感測的比特相對于其自身進行參考)來解決前述感測問題。例如，參見美國專利6，744，663，其描述了破壞性自參考讀取，其需要在讀取操作期間將要讀取的100%的比特切換或者設(shè)置為高狀態(tài)或者低狀態(tài)。切換或者設(shè)置為高狀態(tài)或者復(fù)位至低狀態(tài)操作增加了讀取功率消耗。以及美國專利公開2009/0323403描述了非破壞性自參考讀取，其沒有用于感測信號展開的全MR，導致非常低的感測信號。
[0009]存儲在存儲器中的數(shù)據(jù)被限定在存儲體中。組(rank)是第一方向(列)中的多個存儲體以及信道(channel)是第二方向(行)中的多個存儲體。用于訪問存儲器的過程包括行識別和列識別以及讀取操作或者寫入操作需要的若干時鐘周期。用于數(shù)據(jù)轉(zhuǎn)移的帶寬可以包括一行成千上萬的比特。
[0010]圖2是示例性存儲器系統(tǒng)200的框圖，其包括在處理器204與存儲器206之間執(zhí)行數(shù)據(jù)轉(zhuǎn)移的存儲控制器202。存儲控制器202和處理器204可以存在于相同芯片208上，或者它們可以存在于分開的芯片(未示出)上。存儲器206包括使用磁隧道結(jié)的非易失性存儲器218 (優(yōu)選地為ST-MRAM)用于數(shù)據(jù)存儲。非易失性存儲器218包括多個非易失性存儲器存儲體228。
[0011]控制信號總線232從存儲器控制器202提供控制信號(例如芯片選擇、行訪問選通、列訪問選通和寫入使能)到非易失性存儲器218。地址總線237和數(shù)據(jù)線路240將存儲器控制器202耦合至非易失性存儲器218。其它控制信號和時鐘信號可以存在于存儲器控制器202與非易失性存儲器218之間，未在圖2中示出。此外，地址總線237、控制信號總線232和數(shù)據(jù)線路240可以包括多個線路或者比特。
[0012]在操作中，可以在非易失性存儲器218中發(fā)起對地址的ACTIVE操作。隨后，存儲器控制器202在非易失性存儲器218中發(fā)起READ或者WRITE操作。在完成非易失性存儲器ACTIVE操作之后，從非易失性存儲器218讀取數(shù)據(jù)。對雙倍數(shù)據(jù)速率(DDR)存儲器中的存儲體的訪問通常包括ACTIVE操作，繼之以若干讀取/寫入操作和PRECHARGE操作。ACTIVE操作打開通常為1，000或更多比特的行(或者頁)。READ/WRITE操作在打開的行中執(zhí)行列的讀取或者寫入，例如128比特。PRECHARGE操作關(guān)閉行。
[0013]DDR ST-MRAM中的ACTIVE操作執(zhí)行破壞性自參考讀取，其中在讀取過程期間存儲器陣列中的讀取數(shù)據(jù)被復(fù)位至邏輯狀態(tài)“O”。在完成ACTIVE操作時，來自陣列的讀取數(shù)據(jù)被存儲在本地數(shù)據(jù)存儲鎖存器中。ACTIVE操作之后，對本地數(shù)據(jù)存儲鎖存器而不是ST-MRAM陣列執(zhí)行READ/WRITE操作。由于快速鎖存器操作，READ/WRITE操作之間的小時間間隔(例如5納秒)是可實行的。
[0014]ACTIVE操作可以由ACTIVE命令或者執(zhí)行相同操作的任何其它命令發(fā)起。在PRECHARGE操作期間，來自本地數(shù)據(jù)存儲鎖存器的數(shù)據(jù)被寫回到存儲器陣列，并且因此，在沒有新ACTIVE操作的情況下，該頁被認為是關(guān)閉的或者不可訪問的。PRECHARGE操作可以由PRECHARGE命令或者AUTO-PRECHARGE命令或者執(zhí)行相同操作的任何其它命令發(fā)起。在一個存儲體中的ACTIVE操作可以部分地與在其它存儲體中的操作(例如ACTIVE、PRECHARGE、READ或WRITE)重疊。在ACTIVE期間的自參考感測操作易受來自其它存儲體中的操作的電源噪聲的影響。
[0015]因此，期望提供用于ST-MRAM的自參考感測放大器電路以及提供到自參考感測放大器電路的定時控制信號和偏置電壓的方法，用于改善電源噪聲抑制、提高具有抗存儲體到存儲體噪聲耦合能力的感測速度以及降低在激活列中從關(guān)斷字線選擇器件的泄露。此夕卜，結(jié)合附圖和上述【技術(shù)領(lǐng)域】以及背景，通過后續(xù)的詳細說明和所附的權(quán)利要求，示例性實施例的其它期望特征和特點將變得明顯。


【發(fā)明內(nèi)容】

[0016]提供用于讀取自旋扭矩磁電阻隨機存取存儲器的方法和裝置。
[0017]第一示例性實施例是從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個讀取數(shù)據(jù)的方法，該方法包括在耦合至存儲器單元的位線與源極線兩端施加讀取電壓。在第一方向上施加寫入電流通過存儲器單元以寫入第一狀態(tài)；在源極線與位線兩端重新施加讀取電壓；以及對位線或者源極線中的一個施加可編程偏移電流。
[0018]第二示例性實施例是從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個讀取數(shù)據(jù)的方法，該方法包括在存儲器單元內(nèi)的磁隧道結(jié)兩端施加讀取電壓；將在施加的讀取電壓下通過磁隧道結(jié)的電流轉(zhuǎn)換成取樣電壓；在電容器中存儲取樣電壓；施加第一寫入電流通過磁隧道結(jié)以將存儲器單元復(fù)位至第一狀態(tài)；在磁隧道結(jié)兩端重新施加讀取電壓；使用存儲的電壓和可編程偏移電流產(chǎn)生電流基準；轉(zhuǎn)換在重新施加的讀取電壓下通過磁隧道結(jié)的電流與基準電流之間的差以生成評估電壓；以及比較取樣電壓和評估電壓。
[0019]第三示例性實施例是具有多個存儲器單元的自旋扭矩磁電阻存儲器陣列，每個存儲器單元選擇性地耦合在位線與源極線之間，該自旋扭矩磁電阻存儲器陣列包括列選擇電路，該列選擇電路耦合至源極線的第一端和第二端以及位線的第一端并且被配置為選擇特定位線；全局偏置電路，配置為提供多個定時偏置電壓；感測放大器和寫入驅(qū)動器電路，耦合在列選擇電路與全局偏置電路之間，感測放大器和寫入驅(qū)動器電路被配置為接收定時偏置電壓；在源極線與位線兩端施加讀取電壓，所述源極線與位線耦合至所選擇的位線上的存儲器單元；在第一方向上施加寫入電流通過存儲器單元以寫入第一狀態(tài)；在源極線與位線兩端重新施加讀取電壓；以及對位線施加可編程偏移電流。

【專利附圖】

【附圖說明】
[0020]將在下文中結(jié)合下列附圖描述本發(fā)明，其中相同數(shù)字指示相同元件，以及
[0021]圖1是已知的若干比特陣列的電阻的高狀態(tài)和低狀態(tài)的圖表；
[0022]圖2是存儲器互連系統(tǒng)的已知框圖，其由處理器與非易失性存儲器之間的存儲器控制器組成，該存儲器互連系統(tǒng)可以用于應(yīng)用根據(jù)示例性實施例的方法；
[0023]圖3是根據(jù)第一示例性實施例的ST-MRAM陣列的部分總示意圖；
[0024]圖4A是根據(jù)第一示例性實施例的感測放大器的示意圖；
[0025]圖4B是根據(jù)第一示例性實施例的感測放大器的比較器和鎖存器電路的示意圖；
[0026]圖5是描述從第一示例性實施例讀取Os的操作的時序圖；
[0027]圖6是描述從第一示例性實施例讀取Is的操作的時序圖；
[0028]圖7是對在不延遲施加偏移電流的情況下從第一示例性實施例讀取Is的操作進行描述的電壓對時間的時序圖；
[0029]圖8是對在延遲施加偏移電流的情況下從第一示例性實施例讀取Is的操作進行描述的電壓對時間的時序圖；
[0030]圖9是對在延遲施加偏移電流的情況下從第一示例性實施例讀取Os的操作進行描述的電壓對時間的時序圖；
[0031]圖10是根據(jù)示例性實施例使用自參考感測放大器讀取的步驟的流程圖；以及
[0032]圖11是根據(jù)另一個示例性實施例使用自參考感測放大器讀取的步驟的流程圖。

【具體實施方式】
[0033]下面的【具體實施方式】本質(zhì)上僅僅是示例性的，并非旨在限制本主題的實施例或這些實施例的應(yīng)用和使用。在此描述為示例性的任何實施例都不必解釋為優(yōu)選或者優(yōu)于其它實施例。此外，不旨在受前述【技術(shù)領(lǐng)域】、【背景技術(shù)】、
【發(fā)明內(nèi)容】
以及以下【具體實施方式】中任何明示或隱含的理論的限制。
[0034]為了說明的簡潔和清楚，附圖描述了各種實施例的一般結(jié)構(gòu)和/或者構(gòu)造方式?？梢允÷詫奶卣骱图夹g(shù)的描述和細節(jié)以避免不必要地混淆其它特征。附圖中的元件不一定是按比例繪制的:一些特征的尺寸可能相對于其它元件進行放大，以有助于增進對示例性實施例的理解。
[0035]枚舉的術(shù)語“第一”、“第二”、“第三”等可用于在相似的元件之間進行區(qū)分，而不一定用于描述特定的空間或時間順序。這些所使用的術(shù)語在適當?shù)那闆r下是可互換的。例如，在此描述的本發(fā)明的實施例能夠以不同于這里說明或者描述的順序來使用。
[0036]所使用的同義詞術(shù)語“包含”、“包括”、“具有”以及其任何變形同時使用以表示非排他的包含。術(shù)語“示例性”被用作“示例”而不是“理想”的意思。
[0037]出于簡明的目的，本領(lǐng)域的技術(shù)人員已知的常規(guī)技術(shù)、結(jié)構(gòu)和原理可能沒有在此進行描述，包括，例如標準磁隨機存取存儲器(MRAM)工藝技術(shù)、磁學的基本原理，以及存儲器器件的基本工作原理。
[0038]在此描述的過程中，根據(jù)圖示各種示例性實施例的不同附圖，相似的標號可以用于標識相似的元件。
[0039]在此可以依照功能和/或邏輯塊組件，并且參照由各種計算組件或設(shè)備執(zhí)行的功能、處理任務(wù)和操作的符號表示對方法和技術(shù)進行描述。這些操作、任務(wù)和功能有時被稱為計算機執(zhí)行的、計算機化的、軟件實施或者計算機實施。實際上，一個或者多個處理器設(shè)備可以通過操縱在系統(tǒng)存儲器中的存儲器位置處表示數(shù)據(jù)比特的電信號以及通過對信號的其它處理來執(zhí)行所描述的操作、任務(wù)和功能。維持數(shù)據(jù)比特的存儲器位置是具有與數(shù)據(jù)比特相對應(yīng)的特定電、磁、光、電阻或者有機屬性的物理位置。應(yīng)當理解，附圖中示出的各種時鐘、信號、邏輯和功能組件可以由配置為執(zhí)行特定功能的任意數(shù)量的硬件、軟件和/或固件組件來實現(xiàn)。例如，系統(tǒng)或者組件的實施例可以采用各種集成電路組件，例如，存儲器元件、數(shù)字信號處理元件、邏輯元件、查找表等等，其可以在一個或多個微處理器或者其它控制設(shè)備的控制下執(zhí)行各種功能。
[0040]出于簡潔的目的，與讀取和編程存儲器相關(guān)的常規(guī)技術(shù)，以及某些系統(tǒng)和子系統(tǒng)(及其各個操作組件)的其它功能方面未在此處進行詳細說明。此外，此處包含的各種圖中所示的連接線路旨在表示各種元件之間的示例性功能關(guān)系和/或物理耦合。應(yīng)當注意，在主題的實施例中可以出現(xiàn)許多替代或附加的功能關(guān)系或者物理連接。
[0041]磁電阻隨機存取存儲器(MRAM)陣列包括位于多個磁電阻比特附近的寫入電流驅(qū)動器和感測放大器。當施加兩個不同并且相反極性中的任一個的電流(置位或者復(fù)位)通過磁存儲元件(例如，MTJ)時，寫入操作或者編程操作開始。在自旋扭矩轉(zhuǎn)移(STT)或者自旋扭矩(ST)MRAM中采用這種寫入機制。自旋扭矩效應(yīng)對于本領(lǐng)域技術(shù)人員來說是公知的。簡單地說，在電子通過磁性/非磁性/磁性三層結(jié)構(gòu)中的第一磁性層之后，電流變?yōu)樽孕龢O化的，其中第一磁性層基本上比第二磁性層更穩(wěn)定。與第二層相比第一層的較高穩(wěn)定性可以由若干因素中的一個或者多個決定，若干因素包括:由于厚度或者磁化的較大磁矩、耦合至相鄰反鐵磁性層、如在SAF結(jié)構(gòu)中耦合至另一個鐵磁層或者高磁各向異性。自旋極化電子跨越非磁隔離層，然后通過自旋角動量守恒在第二磁性層上施加自旋扭矩，該自旋扭矩導致其磁矩的旋進并且如果電流在適當方向上，則切換到不同的穩(wěn)定磁狀態(tài)。當從第一層移動到第二層的自旋極化電子的凈電流超過第一臨界電流值時，第二層將把其磁性取向切換為平行于第一層的磁性取向。如果施加相反極性的偏置，那么從第二層到第一層的凈電子流將第二層的磁性取向切換為反平行于第一層的磁性取向(假如電流的幅值超過第二臨界電流值)。在該反方向上切換涉及一小部分電子從隔層與第一磁性層之間的界面反射并且向后穿越非磁隔層而與第二磁性層相互作用。
[0042]磁電阻(MR)是根據(jù)其磁狀態(tài)改變其電阻值的材料特性。通常，對于具有由導電隔層或者隧道隔層分隔的兩個鐵磁層的結(jié)構(gòu)，當?shù)诙判詫拥拇呕雌叫杏诘谝淮判詫拥拇呕瘯r，電阻最高，并且當它們平行時，電阻最低。由MR確定的電阻中的差用于在感測操作期間讀取磁存儲元件的狀態(tài)。
[0043]為了改善電源噪聲抑制、提高具有抗存儲體到存儲體噪聲耦合能力的感測速度以及減小從激活列中的關(guān)斷字線選擇器件的泄露，電路和偏置方法向自旋扭矩磁電阻隨機存取存儲器陣列的感測放大器和寫入驅(qū)動器提供多個定時控制信號和偏置電壓。晶體管開關(guān)和去耦電容器用于在讀取操作期間隔離一部分偏置電壓。為了改善電源噪聲抑制和降低相同列中的關(guān)斷字線選擇器件的亞閾值泄露，PMOS跟隨器電路耦合至源極線或者位線的末端，所述源極線或者位線的末端將源極線或者位線電壓調(diào)節(jié)到高于接地的預(yù)定電壓。前置放大器包括耦合至源極線或者位線的末端的NMOS跟隨器電路以改善電源噪聲抑制。將可編程偏移電流施加至前置放大器電路，可編程偏移電流的幅值和定時提高感測速度和抗噪聲能力。
[0044]圖3是根據(jù)示例性實施例的ST-MRAM陣列300的部分示意圖。ST-MRAM比特單元陣列302耦合至第一列選擇電路304和第二列選擇電路306以及字線電路308。第一感測放大器和寫入驅(qū)動器電路312以及第二感測放大器和寫入驅(qū)動器電路314分別地耦合至第一列選擇電路304和第二列選擇電路306。第一列電路驅(qū)動器電路316耦合至第一列選擇電路304以及第一感測放大器和寫入驅(qū)動器電路312。第二列電路驅(qū)動器電路318耦合至第二列選擇電路306以及第二感測放大器和寫入驅(qū)動器電路314。全局偏置電路342耦合至第一感測放大器和寫入驅(qū)動器電路312以及第二感測放大器和寫入驅(qū)動器電路314。寫入驅(qū)動器操作以將數(shù)據(jù)寫入比特單元陣列302并且感測放大器通過從陣列302讀取數(shù)據(jù)來工作。為簡單和簡明起見，存儲器中的其它已知電路塊(例如數(shù)據(jù)存儲鎖存器、地址解碼器和定時電路)沒有在圖3中顯示。
[0045]ST-MRAM陣列300包括多個列322，其中每個列包括多個磁性比特單元326。每個磁性比特單元326包括磁隧道結(jié)器件328和字線選擇晶體管330。在每個列322內(nèi)，每個磁隧道結(jié)器件328耦合在位線332、333與字線選擇晶體管330的第一電極之間，而每個字線選擇晶體管330的第二電極耦合至源極線334、335。每個字線選擇晶體管330的控制電極耦合至字線電路308內(nèi)的字線336。字線336中的每一個耦合至單行字線選擇晶體管。為了較高的電流驅(qū)動能力，字線選擇晶體管330優(yōu)選地為具有低閾值電壓的薄氧化物器件。
[0046]上面描述的第一示例性實施例在每個源極線334、335的兩端處提供電壓，而交替的相鄰位線332、333 —個稱合在第一末端處而另一個稱合在相對的第二末端處。源極線電阻是僅在源極線的一端處連接的陣列的電阻的四分之一，其導致在讀取期間更高的寫入電壓和更高效的MR。字線電路308包括可以在字線336上提供電荷泵浦電壓的字線驅(qū)動器。電荷泵浦字線電壓降低字線選擇晶體管330的電阻。
[0047]根據(jù)示例性實施例，如隨后更詳細地描述的，全局偏置電路342耦合至感測放大器和寫入驅(qū)動器312、314，用于為其提供偏置電壓。
[0048]參照圖4A，圖3的ST-MRAM陣列的更詳細示意圖包括選擇性地耦合在位線332與源極線334之間并且耦合至字線電路308的存儲器比特單元326。字線電路308接收輸入信號wl_on。存儲器比特單元326還耦合在列選擇電路304和列選擇電路306之間，列選擇電路304包括列選擇器件402、另一個列選擇器件412，列選擇電路306包括列選擇器件404。感測放大器和寫入驅(qū)動器312包括PMOS跟隨器電路414、前置放大器電路406和NMOS跟隨器電路408，用于在自參考讀取操作期間控制位線332和源極線334上的電壓。感測放大器和寫入驅(qū)動器314包括PMOS跟隨器電路416，用于控制源極線334上的電壓。前置放大器電路406耦合至全局偏置電路342，用于接收偏移電壓vofst。
[0049]全局偏置電路342包括PMOS開關(guān)晶體管418，該PMOS開關(guān)晶體管418具有連接到第一基準電壓420的第一載流電極、連接到PMOS鏡像晶體管422的第一載流電極的第二載流電極以及耦合以接收信號(“O”或者低電壓電平)的柵極。晶體管422具有第二載流電極和的柵極，二者都連接至節(jié)點424。電流源426耦合在節(jié)點424與第二基準電壓430之間并且提供電流Isaofst。電流源426僅是用于為電路提供基準電流的一個示例?？梢砸远喾N其它方式提供該電流，例如，通過使用有源電流鏡而不是電流源。此外，可以通過對寄存器的多個比特進行寫入編程電流的幅值。傳輸柵極428具有連接到節(jié)點424的第一端子、連接以提供偏移電壓vofst給前置放大器電路406的第二端子和耦合以接收定時控制信號iso和iso_b的柵極。全局偏置電路可以由其它電路組成，例如用于為寫入和讀取電路生成其它偏置電壓(包括圖4A的vpnd、vppd、vpnr和vppr)的電路,為了簡便起見未示出。vpnd、vppd、vpnr和vppr電壓中的每一個可以進一步地包括全局偏置電路342中的隔離器件。
[0050]前置放大級406包括PMOS開關(guān)晶體管432，該PMOS開關(guān)晶體管432具有耦合至基準電壓420的第一載流電極、連接到PMOS鏡像晶體管434的第一載流電極的第二載流電極，以及耦合以接收評估信號saeval的柵極。PMOS鏡像晶體管434具有連接到節(jié)點436的第二載流電極和耦合以接收偏移電壓vofst的柵極。電容器438耦合在基準電壓420與偏移電壓vofst之間。PMOS開關(guān)晶體管440具有連接到基準電壓420的第一載流電極、連接到節(jié)點436的第二載流電極和稱合以接收使能信號saen的柵極。
[0051]PMOS晶體管442具有連接到基準電壓420的第一載流電極、連接到節(jié)點441的第二載流電極和連接到節(jié)點443的柵極。NMOS開關(guān)晶體管444具有連接到節(jié)點441的第一載流電極、連接到節(jié)點436的第二載流電極和稱合以接收信號nfolsa的柵極。NMOS跟隨器晶體管446具有連接到節(jié)點436的第一載流電極、連接到晶體管402的第一載流電極的第二載流電極和耦合以接收電壓vpnr的柵極。電容器448耦合在晶體管446的柵極與第二基準電壓430之間。電容器450耦合在第一基準電壓420與節(jié)點443之間，并且傳輸柵極452具有連接到節(jié)點441的第一載流電極、連接到節(jié)點443的第二載流電極以及I禹合以接收定時控制信號saeq和saeq_b的柵極。如隨后更詳細地討論的，節(jié)點443和441提供電壓 Vsample 和 Veval。
[0052]NMOS跟隨器電路408包括NMOS晶體管454，該NMOS晶體管454具有連接到第一基準電壓420的第一載流電極、耦合至偏置信號vpnd的柵極(該柵極進一步地通過電容器456耦合至第二基準電壓430)和連接到PMOS開關(guān)晶體管458的第一載流電極的第二載流電極。PMOS開關(guān)晶體管458具有耦合以接收信號nfoldn_b的柵極和連接到晶體管402的第一載流電極的第二載流電極。
[0053]PMOS跟隨器電路416包括第一 NMOS開關(guān)晶體管460和第二 NMOS開關(guān)晶體管462，第一 NMOS開關(guān)晶體管460和第二 NMOS開關(guān)晶體管462具有耦合至列選擇器件404的第一載流電極和耦合以分別地接收信號Pfoldn和pfolsa的柵極。PMOS跟隨器晶體管464具有連接到晶體管460的第二載流電極的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收電壓vppd并且通過電容器465耦合至第一基準電壓420的柵極。PMOS跟隨器晶體管466具有連接到晶體管462的第二載流電極的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收電壓vppr并且通過電容器467耦合至第一基準電壓420的柵極。在可替換的實施例中，電容器467可以耦合在前置放大器電路406的vppr與vpnr之間。
[0054]PMOS跟隨器電路414包括第一 NMOS開關(guān)晶體管470和第二 NMOS開關(guān)晶體管472，第一 NMOS開關(guān)晶體管470和第二 NMOS開關(guān)晶體管472具有耦合至列選擇器件412的第一載流電極和耦合以分別地接收信號Pfoldn和pfolsa的柵極。PMOS跟隨器晶體管474具有連接到晶體管470的第二載流電極的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收電壓vppd并且通過電容器475耦合至第一基準電壓420的柵極。PMOS跟隨器晶體管476具有連接到晶體管472的第二載流電極的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收電壓vppr并且通過電容器477耦合至第一基準電壓420的柵極。在可替換的實施例中，電容器477可以耦合在前置放大器電路406的vppr與vpnr之間。
[0055]現(xiàn)在參考圖4B，感測放大器的比較器和鎖存器電路包括PMOS晶體管480和482，兩者都具有連接到第一基準電壓420的第一載流電極、耦合以分別地接收電壓Vsample (節(jié)點443)和Veval (節(jié)點441)的柵極以及分別地連接到節(jié)點481 (節(jié)點do)和483 (節(jié)點dob)的載流電極。NMOS晶體管484具有連接到節(jié)點481的第一載流電極、耦合至節(jié)點483的柵極和連接到節(jié)點485的第二載流電極。NMOS晶體管486具有連接到節(jié)點483的第一載流電極、耦合至節(jié)點481的柵極和連接到節(jié)點485的第二載流電極。晶體管488具有連接到節(jié)點485的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收信號salat的柵極。晶體管490具有連接到節(jié)點485的第一載流電極、連接到第二基準電壓430的第二載流電極和耦合以接收信號salat的柵極。
[0056]PMOS晶體管492具有連接到第一基準電壓420的第一載流電極、連接到節(jié)點487的第二載流電極和耦合以接收信號salat_b的柵極。PMOS晶體管494具有連接到節(jié)點487的第一載流電極、連接到節(jié)點481的第二載流電極和稱合至節(jié)點483的柵極。PMOS晶體管496具有連接到節(jié)點487的第一載流電極、連接到節(jié)點483的第二載流電極和稱合至節(jié)點481的柵極。傳輸柵極495具有連接到節(jié)點481的第一載流電極、連接到節(jié)點483的第二載流電極和稱合以接收信號s2en和s2en_b的柵極。
[0057]NAND柵極498被配置以接收節(jié)點481 (do)和信號s2en作為輸入。NAND柵極498的輸出I禹合至反相器497。反相器的輸出是dlat信號,其是感測放大器的最終輸出。dlat的狀態(tài)指示磁隧道結(jié)328的狀態(tài)。NAND柵極499被配置以接收節(jié)點483 (dob)和信號s2en作為輸入。NAND柵極499的輸出是浮置的，即，沒有連接到任何其它電路。
[0058]圖5是當執(zhí)行讀取O操作時各種信號的時序圖。為了說明性目的，圖5的描述參照上面結(jié)合圖3和4提到的元件。時間t0處的信號狀態(tài)表示沒有在執(zhí)行讀取操作時的待機或者空閑狀態(tài)。在時間tl處，信號wl_on從低電壓電平轉(zhuǎn)變?yōu)楦唠妷弘娖?，指示讀取操作的開始。信號wl_on通過字線電路308使能字線336選擇。在時間tl處,信號iso也從低電壓電平轉(zhuǎn)變?yōu)楦唠妷弘娖?。盡管在圖5中未不出，信號iso_b (信號iso的反相)將隨著信號iso_b而轉(zhuǎn)變。信號iso和iso_b禁用傳輸柵極428并且將前置放大器406的電壓vofst與全局偏置電路342隔離。vpnd、vppd、vpnr和vppr電壓中的每一個可以包括全局偏置電路342中的隔離器件(在圖4A中未示出)。在時間tl處，為了后續(xù)的讀取操作，還將隔離vpnd、vppd、vpnr和vppr電壓中的每一個。
[0059]隨后，在大約時間t2處,信號nfolsa、pfolsa和saen從低電壓電平轉(zhuǎn)變?yōu)楦唠妷弘娖?，而信號salat和s2en從高電壓電平轉(zhuǎn)變?yōu)榈碗妷弘娖?。當消除感測放大器的比較器和鎖存器電路中的基準電壓420與430之間的任何靜態(tài)電流時，信號s2en和salat均衡do節(jié)點和dob節(jié)點。信號nfolsa和saen使能前置放大器電路406，該前置放大器電路406通過使能的列選擇器件402基于vpnr的電壓電平將預(yù)定讀取電壓施加到位線332。信號pfolsa分別地使能PMOS跟隨器電路416和414中的讀取PMOS跟隨器晶體管466和476，以分別地通過使能的列選擇器件404和412，基于電壓vppr幅值將另一個預(yù)定讀取電壓施加到源極線334。在存儲器單元的高(I)狀態(tài)期間，施加至位線332和源極線334的預(yù)定讀取電壓的幅值基于施加的電壓至電阻范圍的高端，以使得施加的電壓小于將存儲器單元從高(I)狀態(tài)切換到低(0)狀態(tài)所需要的電壓。
[0060]在大約時間t3處,信號saeq、nfolsa、pfolsa和nfoldn_b轉(zhuǎn)變?yōu)榈碗妷弘娖?，而pfoldn轉(zhuǎn)變?yōu)楦唠妷弘娖?。nfolsa和pfolsa的下降轉(zhuǎn)變終止對位線332和源極線334施加讀取電壓。信號saeq(和saeq_b, saeq的反相,在圖5中未不出)禁用傳輸柵極452,這在前置放大器電路406中將充電的電容器450與節(jié)點441隔離。nfoldn_b的下降轉(zhuǎn)變發(fā)起由NMOS跟隨器電路408通過使能列選擇器件402對位線332施加預(yù)定寫入O電壓。pfolsa的上升轉(zhuǎn)變分別地使能PMOS跟隨器電路416和414中的寫入PMOS跟隨器晶體管464和474，以分別地通過使能列選擇器件404和412，基于電壓vppd幅值將另一個預(yù)定寫入O電壓施加到源極線334。在時間t4處,通過轉(zhuǎn)變pfoldn和nfoldn_b信號終止對位線和源極線施加寫入O電壓,而讀取電壓的施加由信號nfolsa和pfolsa中的轉(zhuǎn)變重新發(fā)起。
[0061 ] 隨后，在時間t5處，信號saeval_b從高電壓電平轉(zhuǎn)變?yōu)榈碗妷弘娖?，使能PMOS開關(guān)晶體管432，由于電壓電平vof st，這進一步允許PMOS鏡像晶體管434對節(jié)點436添加可編程偏移電流Isaofst。注意，在該時間期間，電壓vofst與全局偏置電路342隔尚。此外，通過電容器438將隔離的電壓vofst耦合至基準電壓420改善了 PMOS鏡像晶體管434的電源噪聲抑制。隨后，在時間t6處，salat的上升轉(zhuǎn)變使能比較器和鎖存器電路，該比較器和鎖存器電路感測Vsample與Veval節(jié)點之間的差并且放大do和dob節(jié)點中的差。在時間t7處，s2en的上升轉(zhuǎn)變使能NAND柵極498并且節(jié)點do的狀態(tài)被傳遞至最終的感測放大器輸出節(jié)點dlat。此外，nfolsa、pfolsa、saen的下降轉(zhuǎn)變和saeq的上升轉(zhuǎn)變終止在位線332和源極線334上的讀取電壓施加，并且隨后，將前置放大器電路406和PMOS跟隨器電路414以及416的狀態(tài)帶回到如在時間tO處的待機或者空閑狀態(tài)。當磁隧道結(jié)328在時間tO處為狀態(tài)O (低電阻狀態(tài))時，如在圖5中圖示，時間t5與t6之間Veval的電壓電平高于Vsample的電壓電平,并且在時間t7之后dlat輸出為O。在時間t8處,信號wl_on和iso轉(zhuǎn)變回低電壓電平。
[0062]圖6是當執(zhí)行讀取I操作時,各種信號的時序圖。信號wl_on、iso、salat、s2en、nfolsa、pfolsa、saen、salat、pfoldn、nfoldn_b 和 saeval_b 的操作順序與圖 5 中描述的相同。當磁隧道結(jié)328在時間tO處為狀態(tài)I (高電阻狀態(tài))時，如在圖6中圖示，時間t5與t6之間，Veval的電壓電平低于的Vsample的電壓電平,并且在時間t7之后，dlat輸出為I。注意，在讀取O (圖5)和I (圖6)兩種情況下,在時間t4處對位線332和源極線334重新施加預(yù)定讀取電壓與在時間t5處對前置放大器電路406施加可編程偏移電流之間有延遲。在時間t4處重新施加預(yù)定讀取電壓之后，在稍后的時間t5處，施加可編程偏移電流Isaofst。此外，該延遲可以是可編程延時，其可以在運行時間期間通過對多比特寄存器進行寫入或者在加電期間通過從多個熔絲編程比特讀取進行設(shè)定。如接下來更詳細地描述的，在施加可編程偏移電流中的延遲提高了感測速度。
[0063]圖7是對于Isaofst的各種幅值，在偏移電流Isaofst中沒有延遲的情況下執(zhí)行讀取I操作時電壓Vsample和Veval對時間的圖表。參照圖7，在時間t2處，與施加偏移電流Isaofst同時發(fā)生對位線332和源極線334重新施加預(yù)定讀取電壓。此外，圖7示出了電壓Veval的多個跡線，其中跡線701與Isaofst為零時相對應(yīng)，跡線705與正的非零Isaofst電流電平相對應(yīng)，以及位于跡線701與705之間的跡線與在零電流電平與非零電流電平之間的增加的Isaofst的幅度相對應(yīng)。在時間t2之后，在讀取I操作期間，電壓Veval轉(zhuǎn)變?yōu)檩^低的電壓電平并且在交叉點(圖7中對于跡線701為時間t3)處與Vsample相交。注意，如由一直到跡線705的Veval跡線所圖示的，到達交叉點的時間隨著Isaofst電流幅度的增大而增加。隨著Isaofst電流幅度的增大，該延遲降低了讀取I操作的速度。然而，提高讀取操作的抗噪聲能力需要增大Isaofst電流幅度。
[0064]圖8是在偏移電流Isaofst中有延遲的情況下執(zhí)行讀取I操作時電壓Vsample和Veval對時間的圖表。在時間t4處施加偏移電流Isaofst (從時間t2處延遲)。因此，盡管如由圖8中Veval的不同跡線(跡線801至跡線805)所示出的，Isaofst有不同電流幅度，但是在圖8中的時間t3處出現(xiàn)的交叉點沒有延遲。因此，由于在讀取I操作期間延遲施加偏移電流Isaofst，所以感測速度沒有降低。
[0065]圖9是在偏移電流Isaofst中有延遲的情況下執(zhí)行讀取O操作時電壓Vsample和Veval對時間的圖表。參照圖9，跡線901與Isaofst為零時相對應(yīng)，跡線905與正的非零Isaofst電流電平相對應(yīng)，以及位于跡線901與905之間的跡線與在零電流電平與非零電流電平之間的增加的Isaofst的幅度相對應(yīng)。在讀取O操作期間，由于時間t4與t5之間的Veval和Vsample的電壓電平的差，因此電壓Veval跡線905將提供最大感測信號。從而，在讀取O操作期間，抗噪聲能力和提高速度需要增大Isaofst的電流幅度。另一方面，參照圖8，在讀取I操作期間，增大Isaofst的電流幅度減小感測信號(圖8中時間t4與t5之間的Veval和Vsample的電壓電平差)。因此，偏移電流Isaofst的幅值被設(shè)定為大致均衡讀取I操作和讀取O操作兩者中的感測信號的電平。在另一個實施例中，可以設(shè)定偏移電流Isaofst的幅值以最大化讀取O操作中的感測信號。
[0066]圖10和11分別是示出方法1000和1100的示例性實施例的流程圖?？梢酝ㄟ^軟件、硬件、固件或其任意組合執(zhí)行與方法1000和1100相結(jié)合而執(zhí)行的各種任務(wù)。為了說明性目的，方法1000和1100的下列描述可以參照上面結(jié)合其它圖所提到的元件。實際上，可以由所描述系統(tǒng)的不同元件執(zhí)行方法1000和1100的部分。應(yīng)當理解，方法1000和1100可以包括任何數(shù)量的附加或者替代任務(wù)，圖10和11中示出的任務(wù)不需要按照圖示順序來執(zhí)行，并且方法1000和1100可以合并到具有此處沒有詳細描述的附加功能的更全面的程序或者過程中。另外，只要預(yù)期的整體功能保持完整，就可以從方法1000和1100的實施例中省略圖10和11中示出的任務(wù)中的一個或者多個。
[0067]圖10是用于從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個讀取數(shù)據(jù)的第一示例性方法的流程圖，該方法包括在耦合至存儲器單元的源極線與位線兩端施加1002讀取電壓；在第一方向上施加1004寫入電流通過存儲器單元以寫入第一狀態(tài)；在源極線與位線兩端重新施加1006讀取電壓；以及施加1008可編程偏移電流。施加1008可編程偏移電流可以包括對位線、源極線或者耦合至位線或者源極線的電路中的一個施加可編程偏移電流。方法1000還可以包括在對耦合至存儲器單元的位線和源極線兩端施加1002讀取電壓之前，隔離與可編程偏移電流相關(guān)聯(lián)的偏置電壓。對耦合至存儲器單元的位線和源極線兩端施加1002讀取電壓還包括使用第一 PMOS跟隨器電路在源極線的第一端處施加電壓和使用第二 PMOS跟隨器電路在源極線的第二端處施加電壓，以及使用前置放大器電路對位線的至少一端施加幅值高至少所述讀取電壓的另一個電壓。
[0068]用于從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個讀取數(shù)據(jù)的第二示例性方法(圖11)包括在存儲器單元內(nèi)的磁隧道結(jié)兩端施加1102讀取電壓；將在施加的讀取電壓下通過磁隧道結(jié)的電流轉(zhuǎn)換1104成取樣電壓；在電容器中存儲1106取樣電壓；施加1108第一寫入電流通過磁隧道結(jié)以將存儲器單元復(fù)位至第一狀態(tài)；在磁隧道結(jié)兩端重新施加1110讀取電壓；使用1112存儲的電壓和可編程偏移電流產(chǎn)生電流基準；轉(zhuǎn)換1114基準電流與在重新施加的讀取電壓下通過磁隧道結(jié)的電流之間的差，以生成評估電壓；以及比較1116取樣電壓與評估電壓。方法1100還可以包括選擇性地施加第二寫入電流通過磁隧道結(jié)以響應(yīng)于取樣電壓與評估電壓的比較1116，將存儲器單元設(shè)定為第二狀態(tài)。
[0069]盡管在前面的【具體實施方式】中已經(jīng)提出了至少一個示例性實施例，但是應(yīng)當理解還存在大量的變化。此外，示例性實施例可以應(yīng)用到包括任何電阻性存儲器元件的存儲器陣列。還應(yīng)當理解，所述一個或多個示例性實施例僅僅是示例，并不是旨在以任何方式限制本發(fā)明的范圍、應(yīng)用或者配置。相反，前面的【具體實施方式】為本領(lǐng)域技術(shù)人員實現(xiàn)本發(fā)明的示例性實施例提供了捷徑，應(yīng)當理解在不偏離所附權(quán)利要求提出的本發(fā)明范圍的情況下，可以對示例性實施例中描述的組件功能或者構(gòu)造進行各種改變。
【權(quán)利要求】
1.一種從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個中讀取數(shù)據(jù)的方法，所述方法包括: 在耦合至存儲器單元的源極線和位線的兩端施加讀取電壓； 在第一方向上施加寫入電流通過所述存儲器單元以寫入第一狀態(tài)； 在所述源極線與所述位線兩端重新施加所述讀取電壓；以及 對所述位線或者所述源極線中的一個施加可編程偏移電流。
2.根據(jù)權(quán)利要求1所述的方法，其中在所述重新施加步驟期間，但在啟動所述重新施加步驟之后施加所述可編程偏移電流。
3.根據(jù)權(quán)利要求1所述的方法，其中在所述重新施加步驟期間，但在從啟動所述重新施加步驟起可編程延時之后施加所述可編程偏移電流。
4.根據(jù)權(quán)利要求1所述的方法，其中所述偏移電流的幅值是對在所述第一狀態(tài)中的存儲器單元施加所述讀取電壓時通過所述存儲器單元的讀取電流與對在所述第二狀態(tài)中的存儲器單元施加所述讀取電壓時通過所述存儲器單元的讀取電流之間的差的一半。
5.根據(jù)權(quán)利要求1所述的方法，其中所述存儲器單元具有電阻范圍，所述方法還包括: 基于施加的電壓將所述讀取電壓幅值設(shè)定為所述電阻范圍的高端或者低端。
6.根據(jù)權(quán)利要求1所述的方法，其中所述重新施加所述讀取電壓還包括: 使用第一 PMOS跟隨器電路在源極線的第一端處以及使用第二 PMOS跟隨器電路在源極線的第二端處重新施加源極線電壓；以及 使用前置放大器電路，對位線的至少一端重新施加位線電壓，所述位線電壓的幅值比所述源極線電壓高至少所述讀取電壓。
7.根據(jù)權(quán)利要求1所述的方法，還包括: 在施加所述讀取電壓之前，隔離與所述可編程偏移電流相關(guān)聯(lián)的第一偏置電壓。
8.根據(jù)權(quán)利要求1所述的方法，其中所述施加讀取電壓還包括: 使用第一 PMOS跟隨器電路在源極線的第一端處以及使用第二 PMOS跟隨器電路在源極線的第二端處施加源極線電壓；以及 使用前置放大器電路，對位線的至少一端施加位線電壓，所述位線電壓的幅值比所述源極線電壓高至少所述讀取電壓。
9.根據(jù)權(quán)利要求8所述的方法，還包括: 為所述第一 PMOS跟隨器電路和所述第二 PMOS跟隨器電路提供第一偏置電壓； 為所述前置放大器電路提供第二偏置電壓；以及 在對耦合至所述存儲器單元的源極線和位線的兩端施加讀取電壓之前，分別地將所述第一偏置電壓和第二偏置電壓與第一電壓源和第二電壓源隔離。
10.根據(jù)權(quán)利要求9所述的方法，還包括: 通過電容器將所述第一偏置電壓與所述第二偏置電壓進行耦合。
11.一種從自旋扭矩磁電阻存儲器陣列中的多個存儲器單元中的每一個中讀取數(shù)據(jù)的方法，所述方法包括: 在存儲器單元內(nèi)的磁隧道結(jié)兩端施加讀取電壓； 將在所述施加的讀取電壓下通過所述磁隧道結(jié)的電流轉(zhuǎn)換成取樣電壓； 在電容器中存儲所述取樣電壓； 施加第一寫入電流通過所述磁隧道結(jié)，以將所述存儲器單元復(fù)位至第一狀態(tài)； 在所述磁隧道結(jié)兩端重新施加所述讀取電壓； 使用所述存儲的電壓和可編程偏移電流產(chǎn)生電流基準； 將所述基準電流與在所述重新施加的讀取電壓下通過所述磁隧道結(jié)的電流之間的所述差進行轉(zhuǎn)換，以生成評估電壓；以及比較所述取樣電壓和所述評估電壓。
12.根據(jù)權(quán)利要求11所述的方法，還包括: 選擇性地施加第二寫入電流通過所述磁隧道結(jié)，以響應(yīng)于所述取樣電壓與評估電壓的所述比較，將所述存儲器單元設(shè)定為第二狀態(tài)。
13.根據(jù)權(quán)利要求11所述的方法，其中在所述重新施加步驟期間，但在啟動所述重新施加步驟之后施加所述可編程偏移電流。
14.根據(jù)權(quán)利要求11所述的方法，其中在所述重新施加步驟期間，但在從啟動所述重新施加步驟起可編程延時之后施加所述可編程偏移電流。
15.根據(jù)權(quán)利要求11所述的方法，其中所述偏移電流的幅值是對在所述第一狀態(tài)中的存儲器單元施加所述讀取電壓時通過所述存儲器單元的讀取電流與對在所述第二狀態(tài)中的存儲器單元施加所述讀取電壓時通過所述存儲器單元的讀取電流之間的所述差的一半。
16.根據(jù)權(quán)利要求11所述的方法，其中所述存儲器單元具有電阻范圍，所述方法還包括: 基于所施加的電壓將所述讀取電壓幅值設(shè)定為所述電阻范圍的高端或者低端。
17.根據(jù)權(quán)利要求11所述的方法，其中所述重新施加所述讀取電壓還包括: 使用第一 PMOS跟隨器電路在源極線的第一端處以及使用第二 PMOS跟隨器電路在源極線的第二端處施加源極線電壓；以及 使用前置放大器電路，對位線的至少一端施加位線電壓，所述位線電壓的幅值比所述源極線電壓高至少所述讀取電壓。
18.根據(jù)權(quán)利要求11所述的方法，還包括: 在施加所述讀取電壓之前，隔離與所述可編程偏移電流相關(guān)聯(lián)的第一偏置電壓。
19.根據(jù)權(quán)利要求11所述的方法，其中所述施加讀取電壓還包括: 使用第一 PMOS跟隨器電路在源極線的第一端處以及使用第二 PMOS跟隨器電路在源極線的第二端處施加源極線電壓；以及 使用前置放大器電路，對位線的至少一端施加位線電壓，所述位線電壓的幅值比所述源極線電壓高至少所述讀取電壓。
20.根據(jù)權(quán)利要求19所述的方法，還包括: 為所述第一 PMOS跟隨器電路和所述第二 PMOS跟隨器電路提供第一偏置電壓； 為所述前置放大器電路提供第二偏置電壓；以及 在對耦合至所述存儲器單元的源極線和位線的兩端施加讀取電壓之前，分別地將所述第一偏置電壓和第二偏置電壓與第一電壓源和第二電壓源隔離。
21.根據(jù)權(quán)利要求20所述的方法，還包括: 通過電容器將所述第一偏置電壓與所述第二偏置電壓進行耦合。
22.—種具有多個存儲器單元的自旋扭矩磁電阻存儲器陣列，每個存儲器單元選擇性地耦合在位線與源極線之間，所述自旋扭矩磁電阻存儲器陣列包括: 列選擇電路，耦合至所述源極線的第一端和第二端，以及耦合至所述位線的第一端并且被配置為選擇特定位線； 全局偏置電路，配置為提供多個定時偏置電壓； 感測放大器和寫入驅(qū)動器電路，耦合在所述列選擇電路與所述全局偏置電路之間，所述感測放大器和寫入驅(qū)動器電路被配置為: 接收所述定時偏置電壓； 在耦合至所述選擇的位線上存儲器單元的所述位線與所述源極線兩端施加讀取電壓； 在第一方向上施加寫入電流通過所述存儲器單元，以寫入第一狀態(tài)； 在所述源極線與所述位線兩端重新施加所述讀取電壓；以及 對所述位線施加可編程偏移電流。
23.根據(jù)權(quán)利要求22所述的自旋扭矩磁電阻存儲器陣列，其中所述感測放大器和寫入驅(qū)動器電路包括耦合至所述位線或者所述源極線中的一個的PMOS跟隨器電路，并且所述PMOS跟隨器電路被配置為調(diào)節(jié)所耦合的所述位線或者所述源極線上的電壓。
24.根據(jù)權(quán)利要求22所述的自旋扭矩磁電阻存儲器陣列，其中所述感測放大器和寫入驅(qū)動器電路包括耦合至所述源極線的PMOS跟隨器電路，并且所述PMOS跟隨器電路被配置為調(diào)節(jié)所述源極線的第一端和第二端處的電壓。
【文檔編號】G11C11/00GK104380384SQ201380025188
【公開日】2015年2月25日 申請日期:2013年4月8日 優(yōu)先權(quán)日:2012年4月11日
【發(fā)明者】T·安德烈, S·阿蘭姆, C·蘇博拉瑪尼安 申請人:艾沃思賓技術(shù)公司