具有內(nèi)建測試驅(qū)動(dòng)器的非易失性邏輯陣列的制作方法
【專利摘要】一種片上系統(tǒng)(SoC)提供被配置為n行乘m列位單元的非易失性存儲器陣列。每個(gè)位單元被配置以存儲數(shù)據(jù)位。m條位線的每條耦合至m列位單元的相應(yīng)一列。m個(gè)寫驅(qū)動(dòng)器的每個(gè)耦合至m條位線的相應(yīng)一條，其中該m個(gè)驅(qū)動(dòng)器的每個(gè)包括寫1電路和寫0電路。所述m個(gè)驅(qū)動(dòng)器可操作以響應(yīng)于耦合到寫1電路的第一控制信號將全1寫入位單元的行中以及響應(yīng)于耦合到寫0電路的第二控制信號將全0寫入位單元的行中。
【專利說明】具有內(nèi)建測試驅(qū)動(dòng)器的非易失性邏輯陣列
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及非易失性存儲器單元及其在系統(tǒng)中的應(yīng)用，并且具體地，涉及與邏輯陣列結(jié)合以提供非易失性邏輯模塊。
【背景技術(shù)】
[0002]很多便攜式電子設(shè)備如便攜式電話、數(shù)碼相機(jī)/可攜式攝像機(jī)、個(gè)人數(shù)字助理、膝上型計(jì)算機(jī)以及視頻游戲機(jī)都靠電池工作。在非活動(dòng)期間，該設(shè)備可以不執(zhí)行處理操作并且可被設(shè)置為斷電或待機(jī)電源模式以省電。提供給電子設(shè)備內(nèi)的一部分邏輯的電力在低功耗待機(jī)電源模式中可被關(guān)閉。然而，待機(jī)電源模式期間泄漏電流的存在對設(shè)計(jì)便攜式的、電池供電的設(shè)備提出挑戰(zhàn)。數(shù)據(jù)保持電路如設(shè)備內(nèi)的觸發(fā)器和/或鎖存器可被用來在設(shè)備進(jìn)入待機(jī)電源模式之前存儲狀態(tài)信息以用于后續(xù)使用。數(shù)據(jù)保持鎖存器，也可被稱作影子鎖存器或氣球鎖存器，通常由單獨(dú)的“永遠(yuǎn)開啟”電源供電。
[0003]用于減少非活動(dòng)期間的泄漏電流的一種已知技術(shù)利用多閾值CMOS (MTCMOS)技術(shù)來實(shí)現(xiàn)影子鎖存器。在這種方法中，影子鎖存器利用厚的柵極氧化物晶體管和/或高閾值電壓(Vt)晶體管減少待機(jī)電源模式中的泄漏電流。在正常操作期間(例如，有效電源模式期間)，影子鎖存器通常與其它電路斷開以保持系統(tǒng)性能。為了在“主從”觸發(fā)器拓?fù)渲斜３謹(jǐn)?shù)據(jù)，第三鎖存器，例如影子鎖存器，可被加到主鎖存器和從鎖存器中用于數(shù)據(jù)保持。在其它情況中，從鎖存器可被配置以在低功率操作期間作為保持鎖存器工作。然而，仍然需要一些電力來保持保存的狀態(tài)。例如,參看美國專利7639056,“Ultra Low Area OverheadRetention Flip-Flop for Power-Down Applications (用于斷電應(yīng)用的超低面積開銷的保持觸發(fā)器)”。
[0004]片上系統(tǒng)(SoC)是現(xiàn)在一個(gè)經(jīng)常使用的概念；其基本方法是將越來越多的功能集成到給定設(shè)備。這種集成能夠采用硬件或軟件解決方案的形式。通常通過增加的時(shí)鐘速率和更高級的過程節(jié)點(diǎn)來獲得性能改進(jìn)。許多SoC設(shè)計(jì)將各種外圍設(shè)備和存儲器電路與微處理器核或多核配對。
[0005]能量收集，也被稱為功率收集或能量尋找，是通過其從外部源獲得、捕獲、以及存儲能量的過程，用于小型、無線獨(dú)立設(shè)備，如在可穿戴電子產(chǎn)品和無線傳感器網(wǎng)絡(luò)中使用的那些設(shè)備。收集的能量可來自各種源，例如:太陽能、熱能、風(fēng)能、鹽度梯度和動(dòng)能等。然而，典型的能量收集器為低能量電子產(chǎn)品提供非常少量的動(dòng)力。能量收集器的能量源作為周圍背景存在并且可用于使用。例如，溫度梯度存在于內(nèi)燃機(jī)的運(yùn)行和城市中；由于無線電和電視廣播，環(huán)境中存在大量的電磁能量，等等。

【發(fā)明內(nèi)容】
【專利附圖】

【附圖說明】
[0006]現(xiàn)在僅通過實(shí)例并參考附圖描述根據(jù)本發(fā)明的具體實(shí)施例:[0007]圖1是包括本發(fā)明實(shí)施例的片上系統(tǒng)(SoC)的一部分的功能性框圖；
[0008]圖2是用于圖1的SoC中的一個(gè)觸發(fā)器云的更詳細(xì)的框圖；
[0009]圖3是圖示鐵電電容器呈現(xiàn)的極性滯后的曲線圖；
[0010]圖4-7是示出鐵電非易失性位單元的一個(gè)實(shí)施例的原理圖和時(shí)序圖；
[0011]圖8-9是示出鐵電非易失性位單元的另一個(gè)實(shí)施例的原理圖和時(shí)序圖；
[0012]圖10是示出用于圖1的SoC中的NVL陣列的框圖；
[0013]圖1lA和圖1lB是用于圖10的NVL陣列中的輸入/輸出電路的更詳細(xì)的原理圖。
[0014]圖12A是示出讀周期期間偏移電壓測試的時(shí)序圖；
[0015]圖12B示出在偏移電壓掃描期間產(chǎn)生的直方圖；
[0016]圖13是示出了在圖10的NVL陣列中奇偶生成的原理圖；
[0017]圖14是示出NVL陣列中的電源域的框圖；
[0018]圖15是用于NVL陣列中的電平轉(zhuǎn)換器的原理圖；
[0019]圖16是示出在鐵電位單元內(nèi)使用感測放大器的電平轉(zhuǎn)移操作的時(shí)序圖；
[0020]圖17是示出具有內(nèi)建測試驅(qū)動(dòng)器的非易失性邏輯陣列用于將全I(xiàn)和全O寫入位單元的行中的操作流程圖；以及
[0021]圖18是包括NVL陣列的另一個(gè)SoC的框圖。
[0022]根據(jù)附圖和下列詳細(xì)描述，本實(shí)施例的其它特征將變得明顯。
【具體實(shí)施方式】
[0023]現(xiàn)在將參照附圖詳細(xì)描述本發(fā)明的具體實(shí)施例。出于一致性考慮，各個(gè)附圖中的類似元件由類似的附圖標(biāo)記表示。在本發(fā)明的實(shí)施例的下列詳細(xì)描述中，為了提供本發(fā)明更全面的理解，闡述若干具體細(xì)節(jié)。然而，對于本領(lǐng)域技術(shù)人員來說沒有這些具體細(xì)節(jié)，本發(fā)明也可被實(shí)施，這是明顯的。在其它例子中，已知的特征沒有被詳細(xì)描述以避免不必要的復(fù)雜化本說明書。
[0024]在此描述的片上系統(tǒng)(SoC)包括多個(gè)非易失性存儲器陣列，其每一個(gè)被配置為η行乘m列位單元。每個(gè)位單元被配置以存儲數(shù)據(jù)位。m條位線的每條耦合至m列位單元的相應(yīng)一列。m個(gè)寫驅(qū)動(dòng)器的每個(gè)耦合至m條位線的相應(yīng)一條，其中m個(gè)驅(qū)動(dòng)器的每個(gè)包括寫I電路和寫O電路。m個(gè)驅(qū)動(dòng)器可操作以響應(yīng)于耦合至寫I電路的第一控制信號將全I(xiàn)寫入位單元的行中以及響應(yīng)于耦合至寫O電路的第二控制信號將全O寫入位單元的行中。
[0025]雖然現(xiàn)有技術(shù)系統(tǒng)使用保持鎖存器保持低功耗操作期間邏輯模塊中的觸發(fā)器的狀態(tài)，但保持狀態(tài)仍然需要一些電力。本發(fā)明的實(shí)施例可使用非易失性元件在電力被完全移除時(shí)保持邏輯模塊中的觸發(fā)器的狀態(tài)。這種邏輯元件在這將被稱作非易失性邏輯(NVL)。在SoC(片上系統(tǒng))內(nèi)與NVL —起實(shí)現(xiàn)的微控制單元(MCU)可具有停止、斷電、和上電的能力而沒有功能性的丟失。在電力被完全移除后，不要求系統(tǒng)重置/重啟以恢復(fù)操作。這種能力對于新興能量收集應(yīng)用是很理想的，例如近場通信(NFC)、射頻識別(RFID)應(yīng)用、以及嵌入式控制和監(jiān)測系統(tǒng)，例如，其中重置/重啟過程的時(shí)間和功率成本能夠消耗很多可用能量、留下很少或沒有留下能量用于有用的計(jì)算、感測或控制功能。盡管本實(shí)施例利用包括用于排序SoC狀態(tài)機(jī)的可編程MCU的SoC (片上系統(tǒng))，本領(lǐng)域的一個(gè)技術(shù)人員能明白NVL能夠被應(yīng)用到硬編碼為如常規(guī)邏輯門或R0M(只讀存儲器)、PLA(可編程邏輯陣列)、或基于PLD (可編程邏輯器件)的控制系統(tǒng)的狀態(tài)機(jī)。
[0026]本發(fā)明的實(shí)施例可包括在SoC內(nèi)以形成一個(gè)或更多個(gè)非易失性邏輯塊。例如，基于非易失性邏輯(NVL)的SoC可在接收電力中斷時(shí)備份它的工作狀態(tài)(所有的觸發(fā)器)，在睡眠模式具有零泄漏，以及一旦上電則需要少于400ns恢復(fù)系統(tǒng)狀態(tài)。
[0027]沒有NVL，芯片要么必須使所有觸發(fā)器被供電處在至少低功耗保持狀態(tài)中，該狀態(tài)即使在待機(jī)模式也需要持續(xù)的電源，要么在上電之后浪費(fèi)能量和時(shí)間重啟。對于能量收集應(yīng)用，NVL是有用的，因?yàn)椴恍枰愣ǖ碾娫磥肀３钟|發(fā)器(FF)的狀態(tài)，并且即使當(dāng)間歇性電源可用時(shí)，僅啟動(dòng)代碼都會消耗所有收集的能量。對于具有有限冷卻和電池容量的手持設(shè)備，具有“即時(shí)啟動(dòng)”能力的零泄漏IC(集成電路)是理想的。
[0028]鐵電隨機(jī)存取存儲器(FRAM)是具有與DRAM(動(dòng)態(tài)隨機(jī)存取存儲器)類似的表現(xiàn)的非易失性存儲器技術(shù)。能夠存取每個(gè)單獨(dú)的位，但是不同于EEPROM(電可擦除可編程只讀存儲器)或閃存，F(xiàn)RAM不要求特殊的順序來寫數(shù)據(jù)，也不要求電荷泵來獲得所需的較高編程電壓。每個(gè)鐵電存儲器單元包括一個(gè)或更多個(gè)鐵電電容器(FeCap)。各個(gè)鐵電電容器可被用作在此描述的NVL電路中的非易失性元件。
[0029]圖1是包括本發(fā)明的一個(gè)實(shí)施例的片上系統(tǒng)(SoC)IOO的一部分的功能性框圖。盡管在此使用術(shù)語SoC代表包括一個(gè)或更多個(gè)系統(tǒng)元件的集成電路，但是其它實(shí)施例可包括在各種類型的集成電路中，這些集成電路包括提供非易失性狀態(tài)保持的功能性邏輯塊如鎖存器和觸發(fā)器。在大型陣列的受控環(huán)境外嵌入非易失性元件提出可靠性和制造挑戰(zhàn)，如參考文獻(xiàn)[2-5]中更詳細(xì)地描述。NVL位單元通常設(shè)計(jì)有最大讀取信號裕量和原位裕量(in-situ margin)測試性，如用于任何NV-存儲器技術(shù)所需要的。然而，考慮到面積開銷，增加可測試特征件到各個(gè)NVL FF可能是被禁止的。為了分?jǐn)倻y試特征件成本和提供可制造性，使用256位迷你陣列110實(shí)現(xiàn)SoClOO，所述256位迷你陣列110在此將被稱作NVL陣列，基于FeCap (鐵電電容器)的位單元分散在整個(gè)邏輯云中以在電力移除時(shí)保存各種觸發(fā)器120的狀態(tài)。FF120的每個(gè)云102-104包括關(guān)聯(lián)的NVL陣列110。中央NVL控制器106控制所有陣列和它們與FF120的通信。盡管在此示出三個(gè)FF云102-104，但是SoClOO可具有附加的，或更少的FF云，F(xiàn)F云全部由NVL控制器106控制?，F(xiàn)有的NVL陣列實(shí)施例使用256位迷你陣列，但是本領(lǐng)域技術(shù)人員能夠容易地想到陣列可根據(jù)需要具有更多或更少位數(shù)。
[0030]SoCIOO通過使用修改的保持觸發(fā)器120實(shí)現(xiàn)。存在各種已知的方式實(shí)現(xiàn)保持觸發(fā)器。例如，數(shù)據(jù)輸入可由第一鎖存器鎖存。耦合到第一鎖存器的第二鎖存器可在待機(jī)電源模式下第一鎖存器無效時(shí)接收用于保持的數(shù)據(jù)輸入。第一鎖存器從第一電力線接收電力，其中第一電力線在待機(jī)電源模式期間切斷。第二鎖存器從第二電力線接收電力，其中第二電力線在待機(jī)模式期間保持開啟?？刂破鹘邮諘r(shí)鐘輸入和保持信號以及提供時(shí)鐘輸出給第鎖存器和第二鎖存器。保持信號的改變指示轉(zhuǎn)換到待機(jī)電源模式?？刂破骼^續(xù)將時(shí)鐘輸出保持在預(yù)定電壓水平并且第二鎖存器在待機(jī)電源模式中繼續(xù)從第二電力線接收電力，從而保持該數(shù)據(jù)輸入。美國專利 7639056 “Ultra Low Area Overhead Retention Flip-Flopfor Power-Down Application(用于斷電應(yīng)用的超低面積開銷的保持觸發(fā)器)”詳細(xì)描述了這種保持鎖存器，其通過引用納入于此。保持鎖存器的另一個(gè)實(shí)施例將參考圖2進(jìn)行更詳細(xì)地描述。在那個(gè)實(shí)施例中，保持觸發(fā)器架構(gòu)不需要時(shí)鐘在保持期間保持在特定狀態(tài)。在這種“時(shí)鐘自由” NVL觸發(fā)設(shè)計(jì)中，“不關(guān)心”保持期間的時(shí)鐘值。
[0031]在SoCIOO中，改變的保持FF120包括簡單輸入和控制改變以在系統(tǒng)轉(zhuǎn)換到斷電狀態(tài)時(shí)允許每個(gè)FF的狀態(tài)被保存到NVL陣列110中關(guān)聯(lián)的FeCap位單元中。當(dāng)系統(tǒng)恢復(fù)時(shí)，接著保存的狀態(tài)被從NVL陣列110傳回到每個(gè)FF120。在SoClOO中，NVL陣列110和控制器106工作在稱作VDDN的NVL電源域上并且在正常操作期間關(guān)閉。所有的邏輯、存儲器塊107如ROM (只讀存儲器)和SRAM (靜態(tài)隨機(jī)存取存儲器)、以及FF的主級工作在稱作VDDL的邏輯電源域上。FRAM(鐵電隨機(jī)存取存儲器)陣列直接連接到專用全局電源軌(VDDZ)，VDDZ保持在FRAM所需的較高固定電壓上。在一典型的實(shí)施例中，VDDZ是固定電源并且只要VDDL保持在比VDDZ低的電勢上，則VDDL能夠變化。注意FRAM陣列103可包括集成電源開關(guān)，其允許FRAM陣列根據(jù)需要斷電。然而，能夠容易看出沒有內(nèi)部電源開關(guān)的FRAM陣列能夠與FRAM陣列外部的電源開關(guān)聯(lián)合使用。保持FF的從級工作在稱作VDDR域的保持電源域上，以使在待機(jī)操作模式中能夠進(jìn)行常規(guī)保持。
[0032]表1綜述在正常操作、系統(tǒng)備份到NVL陣列、睡眠模式、系統(tǒng)從NVL陣列恢復(fù)、以及回到正常操作期間的電源域操作。表1也詳列了在待機(jī)空閑模式期間所使用的域，該模式在系統(tǒng)軟件的控制下啟動(dòng)以使用保持觸發(fā)器的易失性保持功能進(jìn)入降低的功耗狀態(tài)。開關(guān)組如在108指示的，被用于控制各種電源域?？删哂卸鄠€(gè)開關(guān)，它們分布在整個(gè)SoClOO中并由SoCIOO上的處理器執(zhí)行的軟件和/或SoCIOO中的硬件控制器(未示出)控制。除了這里示出的那些，還可以有額外的域，如將在后面描述的。
[0033]
【權(quán)利要求】
1.一種片上系統(tǒng)，即SoC，包括存儲器陣列，其中所述存儲器陣列包括: η行乘m列位單元，其中所述位單元的每個(gè)被配置以存儲數(shù)據(jù)位； m條位線,所述位線的每條稱合至m列位單元的相應(yīng)一列； m個(gè)寫驅(qū)動(dòng)器，所述驅(qū)動(dòng)器的每個(gè)耦合至m條位線的相應(yīng)一條，其中所述m個(gè)驅(qū)動(dòng)器的每個(gè)包括寫I電路和寫O電路，其中所述m個(gè)驅(qū)動(dòng)器可操作以響應(yīng)于耦合到所述寫I電路的第一控制信號將全I(xiàn)寫入位單元的行中，并且其中所述m個(gè)驅(qū)動(dòng)器可操作以響應(yīng)于耦合到所述寫O電路的第二控制信號將全O寫入位單元的行中。
2.根據(jù)權(quán)利要求1所述的SoC，其中所述m條位線是差分對位線。
3.根據(jù)權(quán)利要求1所述的SoC，其中所述m個(gè)驅(qū)動(dòng)器的每個(gè)進(jìn)一步包括傳輸門，其被配置以在讀訪問期間響應(yīng)于控制信號將偏移電壓傳輸至位單元的感測節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求1所述的SoC，進(jìn)一步包括: 具有η個(gè)輸入的 與門，每個(gè)輸入耦合至所述m條位線的相應(yīng)一條，所述與門具有耦合至所述SoC上的測試控制器的輸入端的輸出線；和 具有η個(gè)輸入的或門，每個(gè)輸入耦合至所述m條位線的相應(yīng)一條，所述或門具有耦合至所述測試控制器的輸入端的輸出線。
5.根據(jù)權(quán)利要求4所述的SoC，其中所述與門包括兩輸入與門組，其以菊花鏈方式連接并且跨所述m列分布，并且其中所述或門包括兩輸入或門組，其以菊花鏈方式連接并跨所述m列分布。
6.根據(jù)權(quán)利要求5所述的SoC，其中所述SoC進(jìn)一步包括易失性觸發(fā)器組，其中所述位單元是非易失性位單元，并且其中所述易失性觸發(fā)器組中的每個(gè)可互換地耦合到所述非易失性位單元的相應(yīng)一個(gè)。
7.根據(jù)權(quán)利要求6所述的SoC陣列，其中所述SoC進(jìn)一步包括多個(gè)存儲器陣列以及多組易失性觸發(fā)器和測試控制器，其中所述多個(gè)存儲器陣列的每一個(gè)中的所述第一控制信號和所述第二控制信號耦合至所述測試控制器。
8.根據(jù)權(quán)利要求7所述的SoC，其中所述SoC上的所述測試控制器可操作以通過執(zhí)行下列動(dòng)作測試所述存儲器陣列:通過斷言所述第一控制信號將全I(xiàn)寫入位單元的行中，然后讀取位單元的所述行并測試所述與門的輸出以確定是否所述行中的所有位單元都包含I ;以及 通過斷言所述第二控制信號將全O寫入位單元的所述行中，然后讀取位單元的所述行并測試所述或門的輸出以確定是否所述行中的所有位單元都包含O。
9.根據(jù)權(quán)利要求8所述的SoC，其中所述測試控制器可操作以響應(yīng)于來自所述與門的所述輸出線和來自所述或門的所述輸出線將故障信號提供給外部測試者。
10.一種用于測試片上系統(tǒng)，即SoC內(nèi)具有η行乘m列位單元的存儲器陣列的方法，該方法包括: 通過斷言到寫I電路的控制信號以將全I(xiàn)寫到位單元的行中，其中所述寫I電路包括在所述存儲器陣列的位線驅(qū)動(dòng)器組中； 讀取位單元的所述行； 確定是否所述行中的所有位單元都包含I; 通過斷言到寫O電路的控制信號以將全O寫到位單元的所述行中，其中所述寫O電路包括在所述存儲器陣列的所述位線驅(qū)動(dòng)器組中； 讀取位單元的所述行；以及 確定是否所述行中的所有位單元都包含O。
11.根據(jù)權(quán)利要求10所述的方法，其中確定是否所述行中的所有位單元都包含I是通過測試具有η個(gè)輸入的與門的輸出從而確定是否所述行中的所有位單元都包含I而執(zhí)行的，其中所述η個(gè)輸入的每一個(gè)耦合至所述m列位單元的相應(yīng)一列；以及 其中確定是否所述行中的所有位單元都包含O是通過測試具有η個(gè)輸入的或門的輸出從而確定是否所述行中的所有位單元都包含O而執(zhí)行的，其中所述η個(gè)輸入的每一個(gè)耦合至所述m列位單元的相應(yīng)一列。
12.根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括: 在將全I(xiàn)或全O寫入位單元的行中之后，將電力從所述存儲器陣列移除； 在升高的溫度下烘烤所述存儲器陣列一段時(shí)間； 恢復(fù)所述存儲器陣列的電力，然后讀取位單元的所述行，以及確定是否所述行中的所有位單元都包含I或者確定是否所述行中的所有位單元都包含O。
13.根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括在讀取位單元的所述行時(shí)，經(jīng)由包括在所述存儲器陣列中的位線驅(qū)動(dòng)器組中的傳輸門對所述行中的每個(gè)位單元施加偏移電壓。
14.根據(jù)權(quán)利要求11所述的方法，其中通過以下操作，所述SoC中的多個(gè)存儲器陣列在所述SoC中的測試控制器的控制下被同時(shí)測試: 同時(shí)斷言到包含在所述多個(gè)存儲器陣列的每一個(gè)中的寫I電路的第一控制信號以將全I(xiàn)寫入位單元的行中； 同時(shí)讀取所述多個(gè)存儲器陣列的每一個(gè)中的位單元的所述行； 同時(shí)測試來自所述多個(gè)存儲器陣列的每一個(gè)的與門的輸出以確定是否所述多個(gè)存儲器陣列的每一個(gè)的所述行中的所有位單元都包含I ; 同時(shí)斷言到包含在所述多個(gè)存儲器陣列的每一個(gè)中的寫O電路的第二控制信號以將全O寫入位單元的所述行中； 同時(shí)讀取所述多個(gè)存儲器陣列的每一個(gè)中的位單元的所述行；以及同時(shí)測試來自所述多個(gè)存儲器陣列的每一個(gè)的或門的輸出以確定是否所述多個(gè)存儲器陣列的每一個(gè)的所述行中的所有位單元都包含O。
【文檔編號】G11C29/12GK103971742SQ201410085363
【公開日】2014年8月6日 申請日期:2014年1月28日 優(yōu)先權(quán)日:2013年1月30日
【發(fā)明者】S·C·巴特林, S·康納 申請人:德克薩斯儀器股份有限公司