一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片的制作方法
【專利摘要】本發(fā)明實(shí)施例提供一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片，涉及存儲(chǔ)領(lǐng)域，能夠解決存儲(chǔ)器可靠性和功耗的問題。所述隨機(jī)存儲(chǔ)器位單元包括至少一個(gè)電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對(duì)稱存儲(chǔ)模塊和導(dǎo)通模塊。所述隨機(jī)存儲(chǔ)器由預(yù)設(shè)數(shù)量的上述隨機(jī)存儲(chǔ)器位單元組成，所述電子芯片包括所述隨機(jī)存儲(chǔ)器。本發(fā)明實(shí)施例用于優(yōu)化隨機(jī)存儲(chǔ)器的可靠性和功耗。
【專利說明】一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及存儲(chǔ)領(lǐng)域，尤其涉及一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片。【背景技術(shù)】
[0002]隨著電子芯片工藝制造業(yè)的提升，晶體管尺寸進(jìn)入準(zhǔn)納米時(shí)代，電子芯片中晶體管的集成度越來越高，從而出現(xiàn)了超大規(guī)模集成電路構(gòu)成的高性能芯片，該高性能芯片的需求造就了片上系統(tǒng)(System on Chip, SoC)的時(shí)代。
[0003]如圖1所示，是現(xiàn)有技術(shù)中常用的一種八管靜態(tài)隨機(jī)存儲(chǔ)器(Static RandomAccess Memory, SRAM)的位單元(Bit Cell)結(jié)構(gòu),此類靜態(tài)隨機(jī)存儲(chǔ)器位單元結(jié)構(gòu)一共有三個(gè)狀態(tài)，分別為:保持狀態(tài)，讀取狀態(tài)和寫入狀態(tài)。其中，寫入線控制導(dǎo)通晶體管的導(dǎo)通，也即是開關(guān)作用。比特線控制導(dǎo)通晶體管的數(shù)據(jù)狀態(tài)，如O還是1，具體的:
[0004]在保持狀態(tài)時(shí)，M1, M2, M3, M4構(gòu)成首尾反向連接的兩個(gè)反相器，由這兩個(gè)反相器構(gòu)成的存儲(chǔ)單元由VDD供電，寫入線處于O狀態(tài)，即未選擇狀態(tài)，同樣對(duì)于導(dǎo)通晶體管也是未選擇狀態(tài)(未導(dǎo)通狀態(tài))，讀取比特線和讀取線也都處于低電平狀態(tài)，即未選擇狀態(tài)。
[0005]在讀取狀態(tài)時(shí)，讀取線先施加高電平，也即是選擇狀態(tài)，M8等同于導(dǎo)通。同時(shí)，讀取比特線暫時(shí)施加短暫的高電壓，也即是短暫I狀態(tài)。存儲(chǔ)單元的兩個(gè)反相器的M2與M4負(fù)責(zé)將其保持的狀態(tài)來控制M7的導(dǎo)通與否，從而可以由M8晶體管來表達(dá)其狀態(tài)值。
[0006]在寫入狀態(tài)時(shí)，寫入線處于高電平狀態(tài)，即狀態(tài)1，同時(shí)，兩根比特線處于互補(bǔ)狀態(tài)，其中一根高電平，狀態(tài)1，另一根為低電平，狀態(tài)O。例如，寫入存儲(chǔ)單元I時(shí)，比特線為高電平，而互補(bǔ)比特線則為低電平；寫入存儲(chǔ)單元O時(shí)，比特線為低電平，而互補(bǔ)比特線則為聞電平。
[0007]由于上述八管靜態(tài)隨機(jī)存儲(chǔ)器具有較高可靠性和較低的功耗，所以上述八管靜態(tài)隨機(jī)存儲(chǔ)器被廣泛應(yīng)用在高性能芯片中，但是隨著芯片體積不斷減小，集成度越來越高，性能不斷提升的同時(shí)，其功耗也越來越成為設(shè)計(jì)中需要特別考慮的問題。特別是隨著存儲(chǔ)器在SoC芯片上比重的顯著上升，對(duì)于存儲(chǔ)器的高可靠性和低功耗的要求也日益明顯，因此對(duì)于存儲(chǔ)器的可靠性和功耗的優(yōu)化是亟待解決的問題。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的實(shí)施例提供一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片，能夠提高存儲(chǔ)器的可靠性，并降低存儲(chǔ)器功耗。
[0009]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0010]第一方面，提供一種隨機(jī)存儲(chǔ)器位單元，所述隨機(jī)存儲(chǔ)器位單元包括:
[0011]至少一個(gè)電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對(duì)稱存儲(chǔ)模塊和導(dǎo)通模塊；
[0012]其中，所述讀取模塊的數(shù)據(jù)端與所述讀取比特線電連接，所述讀取模塊的控制端與所述讀取線電連接，所述讀取模塊的讀取端與所述非對(duì)稱存儲(chǔ)模塊的輸出端電連接；[0013]所述導(dǎo)通模塊的數(shù)據(jù)端與所述寫入比特線電連接，所述導(dǎo)通模塊的第一控制端與所述第一寫入線電連接，所述導(dǎo)通模塊的第二控制端與所述第二寫入線電連接，所述導(dǎo)通模塊的寫入端與所述非對(duì)稱存儲(chǔ)模塊的輸入端電連接；
[0014]所述至少一個(gè)電源與所述讀取模塊的供電接口電連接。
[0015]結(jié)合第一方面，在第一種可能的實(shí)現(xiàn)方式中，所述非對(duì)稱存儲(chǔ)模塊包括:第一反相器和第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端電連接，所述第二反相器的輸出端與所述第一反相器的輸入端電連接；
[0016]其中，所述第二反相器的面積大于所述第一反相器的面積。
[0017]結(jié)合第一方面的第一種可能的實(shí)現(xiàn)方式，在第二種可能的實(shí)現(xiàn)方式中，所述第一反相器包括第一晶體管和第二晶體管，所述第二反相器包括第一晶體管和第二晶體管；
[0018]所述第一晶體管的源極接地，所述第一晶體管的柵極與所述第二晶體管的柵極電連接，所述第一晶體管漏極與所述第二晶體管的漏極電連接，所述第二晶體管的源極與所述供電接口電連接；
[0019]所述第三晶體管的源極接地，所述第三晶體管的柵極與所述第四晶體管的柵極電連接，所述第三晶體管漏極與所述第四晶體管的漏極電連接，所述第四晶體管的源極與所述供電接口電連接；
[0020]其中，所述第一晶體管的柵極與所述第二晶體管的柵極的連接點(diǎn)為所述第一反相器的輸入端，第一晶體管的漏極與所述第二晶體管的漏極的連接點(diǎn)為所述第一反相器的輸出端；所述第三晶體管的柵極與所述第四晶體管的柵極的連接點(diǎn)為所述第二反相器的輸入端，第三晶體管的漏極與所述第四晶體管的漏極的連接點(diǎn)為所述第二反相器的輸出端；
[0021]所述第一晶體管的柵極與所述第二晶體管的柵極的連接點(diǎn)為所述非對(duì)稱存儲(chǔ)模塊的輸入端，所述第三晶體管的漏極與所述第四晶體管的漏極的連接點(diǎn)為所述非對(duì)稱存儲(chǔ)模塊的輸出端。
[0022]結(jié)合第一方面的第二種可能的實(shí)現(xiàn)方式，在第三種可能的實(shí)現(xiàn)方式中，當(dāng)所述至少一個(gè)電源為一個(gè)電源時(shí)，所述第二晶體管的源極和所述第四晶體管的源極的電接點(diǎn)構(gòu)成所述供電接口，所述供電接口與所述一個(gè)電源電連接；
[0023]當(dāng)所述至少一個(gè)電源包括第一電源和第二電源時(shí)，所述第二晶體管的源極作為所述供電接口的第一供電接口與所述第一電源電連接，所述第四晶體管的源極作為所述供電接口的第二供電接口與所述第二電源電連接。
[0024]結(jié)合第一方面至第一方面的第三種可能的實(shí)現(xiàn)方式中的任意一種，在第四種可能的實(shí)現(xiàn)方式中，所述導(dǎo)通模塊包括:第五晶體管和第六晶體管；
[0025]所述第五晶體管的柵極作為所述導(dǎo)通模塊的所述第一控制端，所述第五晶體管的源極與所述第六晶體管的漏極電連接，所述第五晶體管的漏極與所述第六晶體管的源極電連接，所述第六晶體管的柵極作為所述導(dǎo)通模塊的第二控制端，所述第五晶體管的源極與所述第六晶體管的漏極的連接點(diǎn)作為所述導(dǎo)通模塊的寫入端，所述第五晶體管的漏極與所述第六晶體管的源極的連接點(diǎn)作為所述導(dǎo)通模塊的數(shù)據(jù)端。
[0026]結(jié)合第一方面至第一方面的第四種可能的實(shí)現(xiàn)方式中的任意一種，在第五種可能的實(shí)現(xiàn)方式中，所述讀取模塊包括:第七晶體管和第八晶體管；
[0027]所述第七晶體管的源極作為所述讀取模塊的數(shù)據(jù)端，所述第七晶體管的柵極作為所述讀取模塊的讀取端，所述第七晶體管的漏極與所述第八晶體管的漏極電連接，所述第八晶體管的漏極的源極接地，所述第八晶體管的柵極作為所述讀取模塊的控制端。
[0028]第二方面，提供一種隨機(jī)存儲(chǔ)器，包括:預(yù)設(shè)數(shù)量的如第一方面至第一方面的第五種可能的實(shí)現(xiàn)方式中的任意一種隨機(jī)存儲(chǔ)器位單元。
[0029]第三方面，提供一種電子芯片，其特征在于，所述電子芯片包括:
[0030]如第二方面所述的隨機(jī)存儲(chǔ)器。
[0031]本發(fā)明實(shí)施例提供一種隨機(jī)存儲(chǔ)器位單元、隨機(jī)存儲(chǔ)器和電子芯片，該隨機(jī)存儲(chǔ)器位單元包括至少一個(gè)電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對(duì)稱存儲(chǔ)模塊和導(dǎo)通模塊；其中，讀取模塊的數(shù)據(jù)端與讀取比特線電連接，讀取模塊的控制端與讀取線電連接，讀取模塊的讀取端與非對(duì)稱存儲(chǔ)模塊的輸出端電連接；導(dǎo)通模塊的數(shù)據(jù)端與寫入比特線電連接，導(dǎo)通模塊的第一控制端與第一寫入線電連接，導(dǎo)通模塊的第二控制端與第二寫入線電連接，導(dǎo)通模塊的寫入端與非對(duì)稱存儲(chǔ)模塊的輸入端電連接；至少一個(gè)電源與讀取模塊的供電接口電連接。與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中的非對(duì)稱存儲(chǔ)模塊能夠提高隨機(jī)存儲(chǔ)器位單元的電壓裕度，從而能夠提高隨機(jī)存儲(chǔ)器位單元的可靠性，并且現(xiàn)有技術(shù)相比所采用的雙寫入比特線，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中只有一條寫入比特線，能夠降低功耗。
【專利附圖】

【附圖說明】
[0032]為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0033]圖1為現(xiàn)有技術(shù)提供的一種八管靜態(tài)隨機(jī)存儲(chǔ)器位單元的結(jié)構(gòu)示意圖；
[0034]圖2為本發(fā)明實(shí)施例提供的一種隨機(jī)存儲(chǔ)器位單元的結(jié)構(gòu)示意圖；
[0035]圖3為本發(fā)明實(shí)施例提供的一種隨機(jī)存儲(chǔ)器位單元的結(jié)構(gòu)示意圖；
[0036]圖4為本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中非對(duì)稱存儲(chǔ)模塊的反相器連接效果不意圖；
[0037]圖5為本發(fā)明實(shí)施例提供的另一種隨機(jī)存儲(chǔ)器位單元的結(jié)構(gòu)示意圖；
[0038]圖6為本發(fā)明實(shí)施例提供的一種隨機(jī)存儲(chǔ)器位單元中非對(duì)稱存儲(chǔ)模塊的輸出電壓相比現(xiàn)有技術(shù)的仿真效果圖。
【具體實(shí)施方式】
[0039]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0040]本發(fā)明實(shí)施例提供一種隨機(jī)存儲(chǔ)器位單元1，如圖2所示，隨機(jī)存儲(chǔ)器位單元I包括:
[0041]至少一個(gè)電源11、第一寫入線12、第二寫入線13、寫入比特線14、讀取線15、讀取比特線16、讀取模塊17、非對(duì)稱存儲(chǔ)模塊18和導(dǎo)通模塊19 ；
[0042]其中，讀取模塊17的數(shù)據(jù)端171與讀取比特線16電連接，讀取模塊17的控制端172與讀取線15電連接，讀取模塊17的讀取端173與非對(duì)稱存儲(chǔ)模塊18的輸出端181電連接；
[0043]導(dǎo)通模塊19的數(shù)據(jù)端191與寫入比特線14電連接，導(dǎo)通模塊19的第一控制端192與第一寫入線12電連接，導(dǎo)通模塊19的第二控制端193與第二寫入線電13連接，導(dǎo)通模塊19的寫入端194與非對(duì)稱存儲(chǔ)模塊18的輸入端182電連接；
[0044]至少一個(gè)電源11與非對(duì)稱存儲(chǔ)模塊18的供電接口 183電連接。
[0045]本發(fā)明實(shí)施例提供一種隨機(jī)存儲(chǔ)器位單元，該隨機(jī)存儲(chǔ)器位單元包括至少一個(gè)電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對(duì)稱存儲(chǔ)模塊和導(dǎo)通模塊；其中，讀取模塊的數(shù)據(jù)端與讀取比特線電連接，讀取模塊的控制端與讀取線電連接，讀取模塊的讀取端與非對(duì)稱存儲(chǔ)模塊的輸出端電連接；導(dǎo)通模塊的數(shù)據(jù)端與寫入比特線電連接，導(dǎo)通模塊的第一控制端與第一寫入線電連接，導(dǎo)通模塊的第二控制端與第二寫入線電連接，導(dǎo)通模塊的寫入端與非對(duì)稱存儲(chǔ)模塊的輸入端電連接；至少一個(gè)電源與讀取模塊的供電接口電連接。與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中的非對(duì)稱存儲(chǔ)模塊能夠提高隨機(jī)存儲(chǔ)器位單元的電壓裕度，從而能夠提高隨機(jī)存儲(chǔ)器位單元的可靠性，并且現(xiàn)有技術(shù)相比所采用的雙寫入比特線，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中只有一條寫入比特線，能夠降低功耗。
[0046]為了使本領(lǐng)域技術(shù)人員能夠更清楚地理解本發(fā)明實(shí)施例提供的技術(shù)方案，下面通過具體的實(shí)施例，對(duì)本發(fā)明實(shí)施例提供的一種隨機(jī)存儲(chǔ)器位單元2進(jìn)行詳細(xì)說明，如圖3所示，該隨機(jī)存儲(chǔ)器位單元2包括:
[0047]至少一個(gè)電源21、第一寫入線22、第二寫入線23、寫入比特線24、讀取線25、讀取比特線26、讀取模塊27、非對(duì)稱存儲(chǔ)模塊28和導(dǎo)通模塊29 ;第二寫入線23為第一寫入線22的互補(bǔ)寫入線；
[0048]其中，讀取模塊27的數(shù)據(jù)端271與讀取比特線26電連接，讀取模塊27的控制端272與讀取線25電連接，讀取模塊27的讀取端273與非對(duì)稱存儲(chǔ)模塊28的輸出端281電連接；
[0049]導(dǎo)通模塊29的數(shù)據(jù)端291與寫入比特線24電連接，導(dǎo)通模塊29的第一控制端292與第一寫入線22電連接，導(dǎo)通模塊29的第二控制端293與第二寫入線電23連接，導(dǎo)通模塊29的寫入端294與非對(duì)稱存儲(chǔ)模塊28的輸入端282電連接；
[0050]至少一個(gè)電源21與非對(duì)稱存儲(chǔ)模塊28的供電接口 283電連接。
[0051]其中，如圖3所示，非對(duì)稱存儲(chǔ)模塊28包括:第一晶體管Ml、第二晶體管M2、第三晶體管M3和第四晶體管M4。
[0052]第一晶體管Ml的源極接地，第一晶體管Ml的柵極與第二晶體管M2的柵極電連接，第一晶體管Ml漏極與第二晶體管M2的漏極電連接，第二晶體管M2的源極與供電接口283電連接；
[0053]第三晶體管M3的源極接地，第三晶體管M3的柵極與第四晶體管M4的柵極電連接，第三晶體管M3漏極與第四晶體管M4的漏極電連接，第四晶體管M4的源極與供電接口283電連接；[0054]上述第一晶體管Ml和第二晶體管M2組成第一反相器，第三晶體管M3和第四晶體管M4組成第二反相器，且第一反相器的輸出端與第二反相器的輸入端電連接，第二反相器的輸出端與第一反相器的輸入端電連接；其中，示例性的，第三晶體管M3和第四晶體管M4的面積遠(yuǎn)大于第一晶體管Ml和第二晶體管M2的面積，例如第三晶體管M3和第四晶體管M4的W/L為第一晶體管Ml和第二晶體管M2的W/L的10倍(W/L為晶體管溝道的寬度/長度)，故第二反相器的面積大于第一反相器的面積。第一反相器和第二反相器的連接關(guān)系可以如圖4所示。當(dāng)然，第三晶體管M3和第四晶體管M4的W/L與第一晶體管Ml和第二晶體管M2的W/L的倍數(shù)可以根據(jù)需要設(shè)置，包括但不限于此。
[0055]其中，第一晶體管Ml的柵極與第二晶體管M2的柵極的連接點(diǎn)為第一反相器的輸入端，第一晶體管Ml的漏極與第二晶體管M2的漏極的連接點(diǎn)為第一反相器的輸出端；第三晶體管M3的柵極與第四晶體管M4的柵極的連接點(diǎn)為第二反相器的輸入端，第三晶體管M3的漏極與第四晶體管M4的漏極的連接點(diǎn)為第二反相器的輸出端。
[0056]另外，第一晶體管Ml的柵極與第二晶體管M2的柵極的連接點(diǎn)為非對(duì)稱存儲(chǔ)模塊28的輸入端282，第三晶體管M3的漏極與第四晶體管M4的漏極的連接點(diǎn)為非對(duì)稱存儲(chǔ)模塊28的輸出端281。
[0057]如圖3所示，導(dǎo)通模塊29包括:第五晶體管M5和第六晶體管M6 ；
[0058]第五晶體管M5的柵極作為導(dǎo)通模塊29的第一控制端292，第五晶體管M5的源極與第六晶體管M6的漏極電連接，第五晶體管M5的漏極與第六晶體管M6的源極電連接，第六晶體管M6的柵極作為導(dǎo)通模塊29的第二控制端293，第五晶體管M5的源極與第六晶體管M6的漏極的連接點(diǎn)作為導(dǎo)通模塊29的寫入端294，第五晶體管M5的漏極與第六晶體管M6的源極的連接點(diǎn)作為導(dǎo)通模塊29的數(shù)據(jù)端291。
[0059]如圖3所示，讀取模塊27包括:第七晶體管M7和第八晶體管M8 ；
[0060]第七晶體管M7的源極作為讀取模塊27的數(shù)據(jù)端271，第七晶體管M7的柵極作為讀取模塊27的讀取端273，第七晶體管M7的漏極與第八晶體管M8的漏極電連接，第八晶體管M8的漏極的源極接地，第八晶體管M8的柵極作為讀取模塊27的控制端272。
[0061]另外，可選的，非對(duì)稱存儲(chǔ)模塊28的供電接口 283既可以接入一個(gè)電源，也可以接入兩個(gè)電源，具體的，如圖3所示，為接入一個(gè)電源采用單電壓供電的示意圖:
[0062]第二晶體管M2的源極和第四晶體管M4的源極的電接點(diǎn)構(gòu)成供電接口 283，供電接口 283與一個(gè)電源21電連接。
[0063]或者，如圖5所示，為接入兩個(gè)電源采用雙電壓供電的示意圖:
[0064]第二晶體管M2的源極作為供電接口 283的第一供電接口 283a與第一電源21a電連接，第四晶體管M的源極作為供電接口 283的第二供電接口 283b與第二電源21b電連接。
[0065]需要說明的是，隨機(jī)存儲(chǔ)器位單元2也有三個(gè)狀態(tài)，包括:保持狀態(tài)、讀取操作和寫入操作，具體的工作原理如下:
[0066]在保持狀態(tài)時(shí)，非對(duì)稱存儲(chǔ)模塊28由VDD供電(也可以是多個(gè)VDD)，第一寫入線22與第二寫入線23處于O狀態(tài)，即未選擇狀態(tài)。同樣，對(duì)于導(dǎo)通模塊29中的晶體管也是未選擇狀態(tài)，寫入比特線24也是低電平，讀取線25和讀取比特線26也都是未加電壓狀態(tài)。
[0067]在讀取操作時(shí)，讀取線25首先加高電平，即I狀態(tài)，然后第八晶體管M8處于導(dǎo)通狀態(tài)。由于第八晶體管M8的源極接地，此時(shí)第七晶體管M7與第八晶體管M8相連的漏極處于低電平狀態(tài)。當(dāng)讀取比特線26暫時(shí)加入高電平時(shí)，第四晶體管M4與第三晶體管M3構(gòu)成的第二反相器(大反相器)的輸出值連到第七晶體管M7的柵極，即控制第七晶體管M7的導(dǎo)通狀態(tài)。當(dāng)高電平時(shí)，第七晶體管M7導(dǎo)通則，讀取比特線26輸出就是低電平，也即是互補(bǔ)狀態(tài)。如果第二反相器輸出是低電平時(shí)，第七晶體管M7不導(dǎo)通，則讀取比特線26則還是高電平狀態(tài)。
[0068]在寫入操作時(shí)，第一寫入線22線進(jìn)行高電平操作，同時(shí)，第二寫入線23進(jìn)行低電平操作。這樣以來，第五晶體管M5與第六晶體管M6的都處于開啟狀態(tài)，要對(duì)非對(duì)稱存儲(chǔ)模塊寫入的值即可以通過寫入比特線24對(duì)第五晶體管M5和第六晶體管M6進(jìn)行賦值傳輸。
[0069]進(jìn)一步的，如圖6所示，為非對(duì)稱存儲(chǔ)模塊28，在85%VDD供電電壓下相對(duì)于現(xiàn)有技術(shù)的八管靜態(tài)隨機(jī)存儲(chǔ)器位單元180nm工藝下的保持狀態(tài)的輸出電壓仿真圖。
[0070]其中，X軸和Y軸分別表示隨機(jī)存儲(chǔ)器位單元中首尾相連的兩個(gè)反相器的輸出電壓。其中，曲線I (以三角為節(jié)點(diǎn)的曲線)和曲線2 (以橢圓為節(jié)點(diǎn)的曲線)表示非對(duì)稱存儲(chǔ)模塊28的兩個(gè)反相器的輸出電壓(其中，曲線I是第一反相器的輸出電壓，曲線2是第二反相器的輸出電壓)，曲線3和曲線4表示現(xiàn)有技術(shù)中八管靜態(tài)隨機(jī)存儲(chǔ)器位單元中兩個(gè)反相器的輸出電壓。由曲線2可以看出，在保持狀態(tài)下，由于第二反相器的面積擴(kuò)大，其可正常工作的電壓范圍也明顯大于現(xiàn)有技術(shù)中八管靜態(tài)隨機(jī)存儲(chǔ)器位單元中兩個(gè)反相器，由此可見本發(fā)明實(shí)施例中的采用的非對(duì)稱存儲(chǔ)模塊28能夠使得隨機(jī)存儲(chǔ)器位單元在保持狀態(tài)的穩(wěn)定性得到提聞。
[0071]另外，如圖5所示，在此用非對(duì)稱大小的反相器組成的非對(duì)稱存儲(chǔ)模塊28提高保持狀態(tài)下的可靠性的同時(shí)，還可以分離供電電壓，從而實(shí)現(xiàn)低電壓供電?？蛇x的，不同工藝，不同大小的反相器，以及不同大小的門限電壓都會(huì)對(duì)功耗降低的實(shí)際數(shù)值產(chǎn)生影響。比如，根據(jù)圖6可知，在ISOnm的工藝下，在保持隨機(jī)存儲(chǔ)器位單元正常工作的同時(shí)，VDDl可以降至93%的VDD，VDD2可以降至91%VDD (VDD為預(yù)設(shè)的標(biāo)準(zhǔn)電壓)，從而降低了功耗。并且，若采用雙電壓供電，寫入線在寫入操作時(shí)，第一寫入線22和第二寫入線23可以分離供電電壓，從而在不影響正常工作的情況下，能夠降低第一寫入線22和第二寫入線23的電壓，示例性的，根據(jù)圖6可知，第一寫入線22和第二寫入線23的電壓可以降低至76%VDD，因此能夠降低功耗，同時(shí)，寫入比特線的電壓也可以降低，示例性的，能夠降低至84.5%VDD。同時(shí)，相比現(xiàn)有技術(shù)所采用的雙寫入比特線，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中只有一條寫入比特線，能夠降低功耗。當(dāng)然，本實(shí)施例只是示例性的舉例說明電壓可以降低的百分比，并不代表本發(fā)明的有益效果局限于這幾個(gè)數(shù)值所指示的效果。
[0072]最后，關(guān)于讀取時(shí)的可靠性，通常是由讀取靜態(tài)噪聲限(Static NoiseMargin, S匪)來衡量的，可選的，可以通過調(diào)整M1、M3，M7及M8的大小來提高其相應(yīng)的讀取靜態(tài)噪聲限，第四晶體管M4與第三晶體管M3的大小要大于未增加大小的第七晶體管M7與第八晶體管M8的大小，從而提高了在讀取時(shí)的Read-S匪，也就是提高了其讀取時(shí)的靠性。
[0073]因此，綜上所述，與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中的非對(duì)稱存儲(chǔ)模塊能夠提高隨機(jī)存儲(chǔ)器位單元的電壓裕度，從而能夠提高隨機(jī)存儲(chǔ)器位單元的可靠性，且非對(duì)稱存儲(chǔ)模塊由于采用了非對(duì)稱反相器，所以能夠?qū)崿F(xiàn)雙電壓供電，從而能夠在不影響操作的情況下降低供電電壓，能夠節(jié)省功耗，同時(shí)在雙電壓供電的情況下，隨機(jī)存儲(chǔ)器位單元的供電與寫入線、讀取線以及比特線的供電也不同，從而能夠降低寫入線及寫入比特線的電壓節(jié)省功耗，另外，相比現(xiàn)有技術(shù)相比所采用的雙寫入比特線，本發(fā)明實(shí)施例提供的隨機(jī)存儲(chǔ)器位單元中只有一條寫入比特線，能夠進(jìn)一步降低功耗。
[0074]本發(fā)明實(shí)施例還提供一種隨機(jī)存儲(chǔ)器3，隨機(jī)存儲(chǔ)器3包括:預(yù)設(shè)數(shù)量的上述隨機(jī)存儲(chǔ)器位單元I或隨機(jī)存儲(chǔ)器位單元2。
[0075]本發(fā)明實(shí)施例還提供一種電子芯片4，該電子芯片4包括上述隨機(jī)存儲(chǔ)器3。
[0076]最后應(yīng)說明的是:以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
【權(quán)利要求】
1.一種隨機(jī)存儲(chǔ)器位單元，其特征在于，所述隨機(jī)存儲(chǔ)器位單元包括: 至少一個(gè)電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對(duì)稱存儲(chǔ)模塊和導(dǎo)通模塊； 其中，所述讀取模塊的數(shù)據(jù)端與所述讀取比特線電連接，所述讀取模塊的控制端與所述讀取線電連接，所述讀取模塊的讀取端與所述非對(duì)稱存儲(chǔ)模塊的輸出端電連接； 所述導(dǎo)通模塊的數(shù)據(jù)端與所述寫入比特線電連接，所述導(dǎo)通模塊的第一控制端與所述第一寫入線電連接，所述導(dǎo)通模塊的第二控制端與所述第二寫入線電連接，所述導(dǎo)通模塊的寫入端與所述非對(duì)稱存儲(chǔ)模塊的輸入端電連接； 所述至少一個(gè)電源與所述非對(duì)稱存儲(chǔ)模塊的供電接口電連接。
2.根據(jù)權(quán)利要求1所述的隨機(jī)存儲(chǔ)器位單元，其特征在于，所述非對(duì)稱存儲(chǔ)模塊包括:第一反相器和第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端電連接，所述第二反相器的輸出端與所述第一反相器的輸入端電連接； 其中，所述第二反相器的面積大于所述第一反相器的面積。
3.根據(jù)權(quán)利要求2所述的隨機(jī)存儲(chǔ)器位單元，其特征在于， 所述第一反相器包括第一晶體管和第二晶體管，所述第二反相器包括第三晶體管和第四晶體管； 所述第一晶體管的源極接地，所述第一晶體管的柵極與所述第二晶體管的柵極電連接，所述第一晶體管漏極與所述第二晶體管的漏極電連接，所述第二晶體管的源極與所述供電接口電連接； 所述第三晶體管的源極接地，所述第三晶體管的柵極與所述第四晶體管的柵極電連接，所述第三晶體管漏極與所述第四晶體管的漏極電連接，所述第四晶體管的源極與所述供電接口電連接； 其中，所述第一晶體管的柵極與所述第二晶體管的柵極的連接點(diǎn)為所述第一反相器的輸入端，第一晶體管的漏極與所述第二晶體管的漏極的連接點(diǎn)為所述第一反相器的輸出端；所述第三晶體管的柵極與所述第四晶體管的柵極的連接點(diǎn)為所述第二反相器的輸入端，第三晶體管的漏極與所述第四晶體管的漏極的連接點(diǎn)為所述第二反相器的輸出端； 所述第一晶體管的柵極與所述第二晶體管的柵極的連接點(diǎn)為所述非對(duì)稱存儲(chǔ)模塊的輸入端，所述第三晶體管的漏極與所述第四晶體管的漏極的連接點(diǎn)為所述非對(duì)稱存儲(chǔ)模塊的輸出端。
4.根據(jù)權(quán)利要求3所述的隨機(jī)存儲(chǔ)器位單元，其特征在于， 當(dāng)所述至少一個(gè)電源為一個(gè)電源時(shí)，所述第二晶體管的源極和所述第四晶體管的源極的電接點(diǎn)構(gòu)成所述供電接口，所述供電接口與所述一個(gè)電源電連接； 當(dāng)所述至少一個(gè)電源包括第一電源和第二電源時(shí)，所述第二晶體管的源極作為所述供電接口的第一供電接口與所述第一電源電連接，所述第四晶體管的源極作為所述供電接口的第二供電接口與所述第二電源電連接。
5.根據(jù)權(quán)利要求1至4任意一項(xiàng)所述的隨機(jī)存儲(chǔ)器位單元，其特征在于，所述導(dǎo)通模塊包括:第五晶體管和第六晶體管； 所述第五晶體管的柵極作為所述導(dǎo)通模塊的所述第一控制端，所述第五晶體管的源極與所述第六晶體管的漏極電連接，所述第五晶體管的漏極與所述第六晶體管的源極電連接，所述第六晶體管的柵極作為所述導(dǎo)通模塊的第二控制端，所述第五晶體管的源極與所述第六晶體管的漏極的連接點(diǎn)作為所述導(dǎo)通模塊的寫入端，所述第五晶體管的漏極與所述第六晶體管的源極的連接點(diǎn)作為所述導(dǎo)通模塊的數(shù)據(jù)端。
6.根據(jù)權(quán)利要求1至5任意一項(xiàng)所述的隨機(jī)存儲(chǔ)器位單元，其特征在于，所述讀取模塊包括:第七晶體管和第八晶體管； 所述第七晶體管的源極作為所述讀取模塊的數(shù)據(jù)端，所述第七晶體管的柵極作為所述讀取模塊的讀取端，所述第七晶體管的漏極與所述第八晶體管的漏極電連接，所述第八晶體管的漏極的源極接地，所述第八晶體管的柵極作為所述讀取模塊的控制端。
7.一種隨機(jī)存儲(chǔ)器，其特征在于，所述隨機(jī)存儲(chǔ)器包括:預(yù)設(shè)數(shù)量的如權(quán)利要求1至6任意一項(xiàng)所述的隨機(jī)存儲(chǔ)器位單元。
8.一種電子芯片，其特征在于，所述電子芯片包括: 如權(quán)利要求7所述的隨機(jī)存儲(chǔ)器。
【文檔編號(hào)】G11C11/419GK103928051SQ201410145283
【公開日】2014年7月16日 申請(qǐng)日期:2014年4月11日 優(yōu)先權(quán)日:2014年4月11日
【發(fā)明者】唐樣洋, 張臣雄 申請(qǐng)人:華為技術(shù)有限公司