每單元多比特存儲裝置制造方法
【專利摘要】本發(fā)明提供一每單元多比特存儲裝置，該裝置包括：存儲單元陣列、行地址譯碼模塊、列地址譯碼模塊、讀寫控制模塊、多條第一字線和多條第一位線。本發(fā)明采用了具有內(nèi)嵌隧穿場效應(yīng)管的半浮柵晶體管作為存儲單元進(jìn)行數(shù)據(jù)存儲，一方面利用隧穿二極管的帶-帶隧穿特性可以實現(xiàn)較快速度的寫操作，另一方面通過對晶體管閾值電壓的分段控制，實現(xiàn)了每單元多比特的存儲。
【專利說明】每單元多比特存儲裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件領(lǐng)域，特別是涉及一每單元多比特存儲裝置。
【背景技術(shù)】
[0002]隨機(jī)存儲器(SRAM和DRAM)在斷電后所存儲的數(shù)據(jù)會隨之丟失，且其只能編碼“O”和“ I”兩個數(shù)據(jù)位，無法實現(xiàn)每單元多比特的存儲，隨后人們設(shè)計并開發(fā)除了非易失性存儲器，例如閃速存儲器，既能夠在斷電的時候存儲數(shù)據(jù)，又能實現(xiàn)多比特編碼，且集成度高。
[0003]閃速存儲器的存儲單元可以包括電隔離的浮置柵極、襯底上分別在浮置柵極的第一和第二側(cè)的源極和漏極區(qū)域、以及被配置為控制該浮置柵極的控制柵極。典型地，閃速存儲器的存儲單元的閾值電壓取決于存儲在該浮置柵極中的電荷量。通過感測因閾值電壓差值引起的閃速存儲器的存儲單元的單元電流的變化量可以檢測出存儲單元中存儲的數(shù)據(jù)。
[0004]當(dāng)向閃速存儲器的存儲單元寫和/或擦除數(shù)據(jù)時，典型地使用相對于電源電壓Vcc的高電壓。在寫和/或擦除操作中，通過隧穿環(huán)繞浮置柵極的絕緣層可以將電荷注入該浮置柵極或從該浮置柵極中抽出。
[0005]典型地，閃速存儲器的存儲單元的柵極電連接至字線，漏極電連接至位線。該字線電連接至行譯碼器且該位線電連接至讀寫電路?？梢耘渲眯凶g碼器以選擇多條字線中的一條且可以向被選擇的字線施加字線電壓。字線電壓為施加到字線用于執(zhí)行寫、讀和/或擦除操作的電壓。配置讀寫電路使之選擇多條位線中的一條并可以向被選擇的位線施加位線電壓。位線電壓為施加到位線用于執(zhí)行寫、讀和/或擦除操作的電壓。此外，該讀寫電路同樣電連接至被選擇的字線和被選擇的位線，可以通過被選擇的位線輸出存儲單元的數(shù)據(jù)。
[0006]但是，閃速存儲器在數(shù)據(jù)的寫入和擦除過程中均要采用高電壓(5V?15V)，且擦除操作速度較慢。

【發(fā)明內(nèi)容】

[0007]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一每單元多比特存儲裝置，用于解決現(xiàn)有技術(shù)中多比特存儲裝置寫操作速度較慢、且寫操作和擦除操作所需電壓較高的問題。
[0008]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一每單元多比特存儲裝置，所述每單元多比特存儲裝置包括:存儲單元陣列、行地址譯碼模塊、列地址譯碼模塊、讀寫控制模塊、多條第一字線和多條第一位線，其中，
[0009]所述存儲單元陣列包括多個存儲單元子陣列，每一子陣列的存儲單元的控制柵極耦合至同一條第一字線，每一子陣列的每個存儲單元的漏極和與其位于同一列的存儲單元的漏極耦合至同一條第一位線，漏極和與其位于同一列的存儲單元的漏極耦合至同一條漏極連接線，所述存儲單元除控制柵極、源極、漏極外，還包括半浮柵，且所述半浮柵的摻雜類型與源極、漏極相反；所述半浮柵與漏極摻雜區(qū)接觸并形成一嵌入式二極管；所述控制柵極延伸至漏極摻雜區(qū)上方并覆蓋其表面，所述半浮柵、漏極摻雜區(qū)及延伸至漏極摻雜區(qū)上方的控制柵極形成一嵌入式隧穿場效應(yīng)晶體管，所述存儲單元在多級預(yù)定電壓作用下產(chǎn)生多種預(yù)定電流值，所述多種預(yù)定電流值用于表征所述存儲單元的多種存儲狀態(tài)；
[0010]所述行地址譯碼模塊耦合至所述多條第一字線，用于產(chǎn)生行選信號，以及根據(jù)所述行選信號選中一條第一字線；
[0011]所述列地址譯碼模塊耦合至所述讀寫控制模塊，用于產(chǎn)生列選信號，并發(fā)送至讀寫控制模塊使其根據(jù)所述列選信號選中一條第一位線；
[0012]所述讀寫控制模塊耦合至所述多條第一位線和所述存儲單元的漏極連接線，用于接收所述列選信號和讀寫指令信號，并根據(jù)所述列選信號和讀寫指令信號控制所述存儲單元讀出和寫入數(shù)據(jù)。
[0013]優(yōu)選地，所述行地址譯碼模塊包括第一字線譯碼單元和第二字線譯碼單元，其中:
[0014]所述第二字線譯碼單元耦合至所述第一字線譯碼單元，用于產(chǎn)生第二字線信號和片選信號，并輸入至所述第一字線譯碼單元；
[0015]所述第一字線譯碼單元通過第一字線耦合至所述存儲單元的控制柵極，用于將所述第二字線信號和片選信號譯碼為行選信號，并根據(jù)所述行選信號選中一條第一字線，以及接收讀寫指令信號，并根據(jù)所述讀寫指令信號將讀寫電平施加至所述選中的第一字線。
[0016]優(yōu)選地，所述第一字線譯碼單元進(jìn)一步包括與門邏輯單元，用于將所述第二字線信號和片選信號進(jìn)行“與”運算。
[0017]優(yōu)選地，所述與門邏輯單元為多級與門邏輯單元，其中，下一級與門邏輯單元將上一級與門邏輯單元的輸出和相應(yīng)級別的片選信號輸入進(jìn)行“與”運算。
[0018]優(yōu)選地，所述第一字線譯碼單元包括:
[0019]多個電阻元件，所述多個電阻元件串聯(lián)至芯片供電電源，用于產(chǎn)生分壓電平；
[0020]數(shù)據(jù)選擇器，耦合至所述多個電阻元件和多條第一字線，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平分別輸出至對應(yīng)的第一字線。
[0021]優(yōu)選地，所述數(shù)據(jù)選擇器包括:一級數(shù)據(jù)選擇器和多個二級數(shù)據(jù)選擇器，其中，
[0022]所述一級數(shù)據(jù)選擇器耦合至所述多個二級數(shù)據(jù)選擇器，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述多個二級數(shù)據(jù)選擇器；
[0023]所述多個二級數(shù)據(jù)選擇器對應(yīng)耦合至所述多條第一字線和所述第二字線譯碼單元，用于接收所述行選信號，并根據(jù)所述行選信號選中與其耦合的一條第一字線，以及將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述第
一字線。
[0024]優(yōu)選地，所述數(shù)據(jù)選擇器還包括讀寫指令信號開關(guān)，耦合至所述多個電阻元件和一級數(shù)據(jù)選擇器，用于根據(jù)所述讀寫指令信號導(dǎo)通或關(guān)斷。
[0025]優(yōu)選地，所述讀寫控制模塊包括；數(shù)據(jù)讀出端口、數(shù)據(jù)寫入端口、模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和內(nèi)部數(shù)據(jù)選擇器，其中，
[0026]所述數(shù)據(jù)讀出端口用于輸出從所述存儲單元讀出的數(shù)據(jù)；
[0027]所述數(shù)據(jù)寫入端口用于接收外部數(shù)據(jù)；
[0028]所述模數(shù)轉(zhuǎn)換器用于將從所述存儲單元源極讀出的電流形式的數(shù)據(jù)轉(zhuǎn)換為數(shù)字信號;
[0029]所述內(nèi)部數(shù)據(jù)選擇器用于在讀取數(shù)據(jù)時，僅讀出目標(biāo)存儲單元的數(shù)據(jù)，而將與目標(biāo)存儲單元共用同一條第一字線的其他存儲單元讀出的數(shù)據(jù)存儲于所述內(nèi)部數(shù)據(jù)選擇器，以及在寫入操作時，將外部數(shù)據(jù)寫入目標(biāo)存儲單元，而將與目標(biāo)存儲單元共用同一條第一字線的其他存儲單元存儲于所述內(nèi)部數(shù)據(jù)選擇器的數(shù)據(jù)重新寫入各個存儲單元；
[0030]所述數(shù)模轉(zhuǎn)換器用于將從所述內(nèi)部數(shù)據(jù)選擇器輸出的數(shù)字信號轉(zhuǎn)換為電壓信號，并輸出至所述存儲單元的漏極。
[0031 ] 優(yōu)選地，所述內(nèi)部數(shù)據(jù)選擇器進(jìn)一步包括第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器，所述第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器各自包括三個輸入端口和一個輸出端口，其中:
[0032]所述第一數(shù)據(jù)選擇器的第一輸入端口耦合至所述模數(shù)轉(zhuǎn)換器和數(shù)據(jù)讀出端口，第二輸入端口耦合至數(shù)據(jù)寫入端口，第三輸入端口接列選信號，輸出端口耦合至所述數(shù)模轉(zhuǎn)換器；
[0033]所述第二數(shù)據(jù)選擇器的第一輸入端口接空閑電壓信號，第二輸入端口接擦除電壓信號，第三輸入端口接列選信號，輸出端口耦合至所述第三數(shù)據(jù)選擇器的第二輸入端口 ；
[0034]所述第三數(shù)據(jù)選擇器的第一輸入端口耦合至所述數(shù)模轉(zhuǎn)換器，第二輸入端口耦合至所述第二數(shù)據(jù)選擇器的輸出端口，第三輸入端口接擦除指令信號，輸出端口耦合至所述第四數(shù)據(jù)選擇器的第二輸入端口；
[0035]所述第四數(shù)據(jù)選擇器的第一輸入端口接空閑電壓信號，所述第二輸入端口耦合至所述第三數(shù)據(jù)選擇器的輸出端口，第三輸入端口接寫指令信號，輸出端口耦合至所述存儲單元的漏極。
[0036]優(yōu)選地，所述模數(shù)轉(zhuǎn)換器的輸出還通過開關(guān)晶體管連接至數(shù)據(jù)讀出端口，所述開關(guān)晶體管的柵極連接至列選信號。
[0037]優(yōu)選地，還包括刷新模塊，所述刷新模塊耦合至所述行地址譯碼模塊、列地址譯碼模塊和讀寫控制模塊，用于周期性地產(chǎn)生刷新信號，并根據(jù)該信號從所述存儲單元讀出數(shù)據(jù)，以及將讀出數(shù)據(jù)重新寫入所述存儲單元。
[0038]優(yōu)選地，所述刷新模塊進(jìn)一步包括計數(shù)單元，所述計數(shù)單元用于對所述刷新信號計數(shù)，并輸出用于刷新操作的行地址。
[0039]如上所述，本發(fā)明的多比特存儲裝置，具有以下有益效果:
[0040]首先，本發(fā)明采用了具有內(nèi)嵌隧穿場效應(yīng)管的半浮柵晶體管作為存儲單元進(jìn)行數(shù)據(jù)存儲，一方面利用隧穿二極管的帶-帶隧穿特性可以實現(xiàn)較快速度的寫操作，另一方面通過對晶體管閾值電壓的分段控制，實現(xiàn)了每單元多比特的存儲。
[0041]其次，傳統(tǒng)的浮柵晶體管在寫操作和擦除操作過程中需要施加高電平，如5V?15V，而本發(fā)明只需在存儲單元施加較低的電平(-3V?3V)即可實現(xiàn)多比特數(shù)據(jù)的存儲，大大降低了存儲裝置的功耗。
[0042]再次，本發(fā)明在第一字線譯碼單元中采用了多級數(shù)據(jù)選擇器聯(lián)合進(jìn)行譯碼，從而能夠準(zhǔn)確、高效地選中一行存儲單元，并將選中行存儲單元的第一字線所需的電壓和未選中行存儲單元的第一字線所需的電壓分流給相應(yīng)的存儲單元。
[0043]另外，本發(fā)明的讀寫控制模塊通過四個數(shù)據(jù)選擇器、數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的聯(lián)合作用，在讀取數(shù)據(jù)時，僅讀出目標(biāo)存儲單元的數(shù)據(jù)，而將與目標(biāo)存儲單元共用同一第一字線的其他存儲單元讀出的電流信號通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，并存儲于內(nèi)部數(shù)據(jù)選擇器，在寫入操作時，將外部數(shù)據(jù)寫入目標(biāo)存儲單元，而將所述存儲的數(shù)據(jù)重新寫入對應(yīng)存儲單元，從而準(zhǔn)確地實現(xiàn)了對目標(biāo)單元的讀寫操作。
[0044]最后，本發(fā)明在每單元多比特存儲裝置中采用了刷新模塊，以動態(tài)刷新存儲單元中的數(shù)據(jù)，消除了本發(fā)明所采用的新型存儲單元的漏電缺陷，從而在匹配過程中可以更加準(zhǔn)確地實現(xiàn)匹配，提高了數(shù)據(jù)匹配的效率和準(zhǔn)確度。
【專利附圖】

【附圖說明】
[0045]圖1顯示為本發(fā)明的每單元多比特存儲裝置的示意圖。
[0046]圖2顯示為本發(fā)明的存儲單元陣列的示意圖。
[0047]圖3顯示為本發(fā)明的存儲單元的示意圖。
[0048]圖4顯示為本發(fā)明的存儲單元的柵電容的示意圖。
[0049]圖5顯示為本發(fā)明的第一字線譯碼單元的示意圖。
[0050]圖6顯示為本發(fā)明的讀寫控制模塊與存儲單元陣列的連接示意圖。
[0051]圖7顯示為本發(fā)明的讀寫控制模塊的示意圖。
[0052]圖8顯示為本發(fā)明的存儲單元陣列中目標(biāo)存儲單元的操作時序示意圖。
[0053]元件標(biāo)號說明
[0054]I控制柵極
[0055]2半浮柵
[0056]3源極摻雜區(qū)
[0057]4襯底
[0058]5漏極摻雜區(qū)
[0059]6隧穿場效應(yīng)晶體管
[0060]7擴(kuò)散區(qū)
[0061]8二極管
[0062]9重?fù)诫s區(qū)
[0063]101存儲單元陣列
[0064]102行地址譯碼模塊
[0065]103列地址譯碼模塊
[0066]104讀寫控制模塊
[0067]105第一字線譯碼單元
[0068]106第二字線譯碼單元
[0069]107與門邏輯單元
[0070]108刷新模塊
[0071]301、302、303傳輸線
[0072]LffL第一字線
[0073]GffL第二字線
[0074]BL第一位線[0075]DL漏極連接線
[0076]D漏極
[0077]S源極
[0078]Row_Signal行選信號
[0079]Block片選信號
[0080]Comman d_read讀指令信號
[0081]Command_write寫指令信號
[0082]Command_erase擦除指令信號
[0083]Data_read讀取數(shù)據(jù)
[0084]Data_write寫入數(shù)據(jù)
[0085]Column列選信號
[0086]Vdidle空閑電壓信號
[0087]M目標(biāo)存儲單元
[0088]Xl一級數(shù)據(jù)選擇器
[0089]X2二級數(shù)據(jù)選擇器
[0090]MUXl第一數(shù)據(jù)選擇器
[0091]MUX2第二數(shù)據(jù)選擇器
[0092]MUX3第三數(shù)據(jù)選擇器
[0093]MUX4第四數(shù)據(jù)選擇器
[0094]ADC模數(shù)轉(zhuǎn)換器
[0095]DAC數(shù)模轉(zhuǎn)換器
[0096]Tl開關(guān)晶體管
[0097]T2擦除指令信號和讀指令信號開關(guān)晶體管
[0098]T3寫操作指令信號開關(guān)晶體管
[0099]T4開關(guān)晶體管
[0100]T5開關(guān)晶體管
【具體實施方式】
[0101]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0102]可以理解的是，當(dāng)一個元件被稱為“接”或“耦合至”另一元件時，它可以是直接連接或藕合到另一個元件，也可以是存在介于兩者之間的元件。而當(dāng)一個元件被稱為“直接連接”或“直接耦合至”另一元件時，則不存在介于兩者之間的元件。
[0103]除非另外定義，這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有本發(fā)明所屬領(lǐng)域的普通技術(shù)人員一般理解的同樣的含義。
[0104]請參閱圖1本發(fā)明的每單元多比特存儲裝置的示意圖。
[0105]需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0106]所述每單元多比特存儲裝置包括:存儲單元陣列101、行地址譯碼模塊102、列地址譯碼模塊103、讀寫控制模塊104、多條第一字線LWL和多條第一位線BL，其中，
[0107]所述存儲單元陣列101包括多個存儲單元子陣列，每一子陣列的存儲單元的控制柵極耦合至同一條第一字線LWL，每一子陣列的每個存儲單元的漏極和與其位于同一列的存儲單元的漏極耦合至同一條第一位線BL，漏極和與其位于同一列的存儲單元的漏極耦合至同一條漏極連接線DL，所述存儲單元除控制柵極1、源極摻雜區(qū)3、漏極摻雜區(qū)5外，還包括半浮柵2，且所述半浮柵2的摻雜類型與源極摻雜區(qū)3、漏極摻雜區(qū)5相反；所述半浮柵2與漏極摻雜區(qū)5接觸并形成一嵌入式二極管；所述控制柵極I延伸至漏極摻雜區(qū)5上方并覆蓋其表面，所述半浮柵2、漏極摻雜區(qū)5及延伸至漏極摻雜區(qū)5上方的控制柵極I形成一嵌入式隧穿場效應(yīng)晶體管，所述存儲單元在多級預(yù)定電壓作用下產(chǎn)生多種預(yù)定電流值，所述多種預(yù)定電流值用于表征所述存儲單元的多種存儲狀態(tài)，優(yōu)選地，所述預(yù)定電壓的范圍為-3V?3V。
[0108]所述行地址譯碼模塊102耦合至所述多條第一字線LWL，用于產(chǎn)生行選信號Row_Signal,以及根據(jù)所述行選信號Row_Signal選中一條第一字線LWL ；
[0109]所述列地址譯碼模塊103耦合至所述讀寫控制模塊104，用于產(chǎn)生列選信號Column,并發(fā)送至讀寫控制模塊使其根據(jù)所述列選信號Column選中一條第一位線BL ；
[0110]所述讀寫控制模塊104耦合至所述多條第一位線BL和所述存儲單元的漏極連接線DL，用于接收所述列選信號Column和讀寫指令信號，并根據(jù)所述列選信號Column和讀寫指令信號控制所述存儲單元讀出和寫入數(shù)據(jù)。
[0111]優(yōu)選地，所述行地址譯碼模塊102包括第一字線譯碼單元105和第二字線譯碼單元106，其中:
[0112]所述第二字線譯碼單元106耦合至所述第一字線譯碼單元105，用于產(chǎn)生第二字線信號和片選信號Block，并輸入至所述第一字線譯碼單元105 ；
[0113]所述第一字線譯碼單元105通過第一字線LWL耦合至所述存儲單元的控制柵極，用于將所述第二字線信號和片選信號Block譯碼為行選信號Row_Signal，并根據(jù)所述行選信號Row_Signal選中一條第一字線LWL，以及接收讀寫指令信號，并根據(jù)所述讀寫指令信號將讀寫電平施加至所述選中的第一字線LWL。
[0114]需要說明的是，由于本發(fā)明存儲單元的隧穿場效應(yīng)管在半浮柵中所注入的電荷后，會有漏電現(xiàn)象，因此，在每單元多比特存儲裝置中還增加了一刷新模塊108，如圖1所示，所述刷新模塊108耦合至所述行地址譯碼模塊102、列地址譯碼模塊103和讀寫控制模塊104，用于周期性地產(chǎn)生刷新信號，并根據(jù)該信號從所述存儲單元讀出數(shù)據(jù)，以及將讀出數(shù)據(jù)重新寫入所述存儲單元。
[0115]所述刷新模塊108的主要工作方式是通過所述行地址譯碼模塊102和列地址譯碼模塊103周期性的產(chǎn)生一個行選信號Row_Signal和列選信號Column，依次對數(shù)據(jù)陣列進(jìn)行掃描，每選通一條第一字線LWL，則對該條第一字線LWL所連接的所有存儲單元進(jìn)行一次刷新。具體刷新操作即是一次內(nèi)部數(shù)據(jù)讀出和寫入操作，即先將數(shù)據(jù)讀出至讀寫控制模塊104，然后將該數(shù)據(jù)重新寫入。
[0116]優(yōu)選地，所述刷新模塊108進(jìn)一步包括計數(shù)單元，所述計數(shù)單元用于對所述刷新信號計數(shù)，并輸出用于刷新操作的行地址。系統(tǒng)根據(jù)該行地址生成行選信號Row_Signal和列選信號Column，并對被選中的存儲單元進(jìn)行刷新操作。
[0117]圖2示出了本發(fā)明的存儲單元陣列的示意圖。
[0118]需要說明的是，所述存儲單元子陣列101可以為矩陣形式，也可以為單行存儲單元或單個存儲單元，優(yōu)選地，所述存儲單元子陣列101為單行存儲單元。每一行的所有存儲單元共享同一條第二字線GWL，同一行同一列的所有存儲單元的源極通過第一位線BL連接到讀寫控制模塊104，漏極通過漏極連接線DL也連接到讀寫控制模塊104。在子陣列內(nèi)每一行的所有存儲單元的控制柵極連接在一起，并與對應(yīng)的第一字線LWL相連。所述第二字線GffL為全局字線，第一字線LWL為局部字線，第二字線GWL信號在進(jìn)入具體某個子陣列前需聯(lián)合子陣列的片選信號Block，并經(jīng)過行地址譯碼模塊102進(jìn)行譯碼后產(chǎn)生行選信號Row_Signal。
[0119]圖3示出了本發(fā)明的存儲單元的示意圖。
[0120]需要說明的是，本發(fā)明利用嵌入隧穿二極管的半浮柵晶體管作為存儲單元，以實現(xiàn)高密度的存儲。如圖3所示，半浮柵2部分位于溝道上方并與襯底4隔離，部分與漏極摻雜區(qū)5接觸，并在半浮柵2與漏極摻雜區(qū)5接觸的區(qū)域形成一較淺的P型擴(kuò)散區(qū)7，該P型擴(kuò)散區(qū)位于漏極摻雜區(qū)5內(nèi)靠近襯底4表面并與半浮柵2接觸的區(qū)域，該P型摻雜的半浮柵2及P型擴(kuò)散區(qū)7與N型摻雜的樓摻雜區(qū)5即形成一 PN結(jié)二極管8。除此之外，控制柵極I通過柵氧化層覆蓋半浮柵2表面及位于漏極摻雜區(qū)2 —側(cè)的側(cè)壁，部分延伸至漏極摻雜區(qū)5上方并覆蓋其表面，該部分與P型摻雜的半浮柵2/P型擴(kuò)散區(qū)7和漏極摻雜區(qū)5引出漏電極的N型重?fù)诫s區(qū)9形成一內(nèi)嵌的隧穿場效應(yīng)晶體管6。需要說明的是，在部分半浮柵2與襯底4之間、控制柵極I與半浮柵2及襯底4之間均間隔設(shè)置有柵氧化層或其他類似的絕緣結(jié)構(gòu)，此為本領(lǐng)域技術(shù)人員所熟知的慣用技術(shù)，在此不作贅述。
[0121]圖4為本發(fā)明的存儲單元中柵電容分布示意圖。
[0122]如圖4所示，本發(fā)明的存儲單元可以看作在普通晶體管的柵電容介質(zhì)中插入了一個電極(即半浮柵2)，這樣就把原來的柵電容分割成了兩個電容C1和C2的串聯(lián)。通過在半浮柵2上注入電荷可以改變存儲單元的閾值電壓，調(diào)控溝道的導(dǎo)電性。它的調(diào)控閾值電壓的原理可以理解為:存儲單元具有初始閾值電壓Vth，當(dāng)存儲單元開始工作時，在半浮柵2上注入的電荷會通過半浮柵2與晶體管溝道之間的柵電容C2在晶體管溝道一側(cè)感應(yīng)出溝道電荷，半浮柵2上的正電荷越多，溝道中感應(yīng)的負(fù)電荷也越多，N型溝道的導(dǎo)電性越強(qiáng)。這種效果等效到控制柵極1，與半浮柵2充電之前相比，控制柵極I只需加較小的柵電壓就可以在溝道中感應(yīng)出等量的溝道電荷，達(dá)到相同的導(dǎo)電效果，這樣在形式上存儲單元的閾值電壓就降低了。
[0123]本發(fā)明所述的存儲單元利用半浮柵中所存儲的電荷量來表示存儲數(shù)據(jù)。以N型晶體管為例，數(shù)據(jù)的寫入是通過將控制柵極置于低電壓，漏極置于高電壓，使嵌入式隧穿二極管發(fā)生帶帶隧穿，正電荷從漏區(qū)流向半浮柵。數(shù)據(jù)的擦除則是通過將控制柵極置于高電壓，漏極置于低電壓，使隧穿二極管正偏，半浮柵中的正電荷流回漏區(qū)。數(shù)據(jù)的讀出則是通過將控制柵極和漏極置于合適的電壓，使隧穿二極管即不正偏，也不發(fā)生隧穿效應(yīng)，從而保持半浮柵中的正電荷不變，讀取晶體管的源漏電流，依據(jù)電流的大小來判斷該晶體管所存入的數(shù)據(jù)。P型晶體管的工作方式與之類似，區(qū)別在于其控制柵極、漏極和源極所施加的電壓不同，在此不再累述。
[0124]當(dāng)存儲單元的控制柵極1、漏極和源極電壓固定時，源漏電流的大小受到存儲單元閾值電壓的影響，而閾值電壓與浮柵中所注入的正電荷的數(shù)量有關(guān)，所以通過控制數(shù)據(jù)寫入過程中的控制柵極I和漏極電壓，可以控制半浮柵2中注入的正電荷數(shù)量，從而控制源漏電流的大小，實現(xiàn)每單位多比特的存儲。例如，將漏源電流分為四檔:00檔、01檔、10檔和11檔，并定義00檔，注入正電荷AO ;01檔，注入正電荷Al ;10檔，注入正電荷A2檔；11檔，注入正電荷A3，從而每個存儲單元可以存儲4比特數(shù)據(jù)，若將漏源電流分成更多檔，則每個存儲單元可以存儲更多比特的數(shù)據(jù)，在此不再一一列舉。本領(lǐng)域技術(shù)人員可根據(jù)本發(fā)明的每單元多比特存儲裝置的結(jié)構(gòu)，采用更高精度的數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器，以及相關(guān)電平的控制即可實現(xiàn)。
[0125]需要說明的是，在本發(fā)明實施例中所采用的存儲單元為N型晶體管，且該存儲單元可存儲2比特數(shù)據(jù)。
[0126]圖5顯示為本發(fā)明的第一字線譯碼單元105的示意圖。
[0127]如圖5所示，所述第一字線譯碼單元105進(jìn)一步包括與門邏輯單元107，用于將所述第二字線信號和片選信號Block進(jìn)行“與”運算。當(dāng)?shù)诙志€譯碼單元106產(chǎn)生第二字線信號和片選信號Block后，第二字線信號和片選信號Block通過所述與門邏輯單元107進(jìn)行“與”運算，并通過傳輸線301得到行選信號Row_Signal，輸入至所述第一字線譯碼單元 105。
[0128]優(yōu)選地，所述與門邏輯單元107為多級與門邏輯單元，其中，下一級與門邏輯單元將上一級與門邏輯單元的輸出和相應(yīng)級別的片選信號輸入進(jìn)行“與”運算。第一級與門邏輯單元將第二字線信號和第一級片選信號進(jìn)行“與”運算得到第一行選信號后，再通過第二級與門邏輯單元將第一行選信號和第二級片選信號進(jìn)行“與”運算得到第二行選信號，按照此邏輯依次得到最后一級行選信號。從與門邏輯單元107的結(jié)構(gòu)上來說，第一級與門邏輯單元是與門結(jié)構(gòu)，該與門結(jié)構(gòu)包括兩個輸入端，第一輸入端為第二字線，第二輸入端為第一級片選信號線，輸出端作為第二級與門邏輯單元的第一輸入端，第二級與門邏輯單元的第二輸入端為第二級片選信號線，依次連接至最后一級與門邏輯單元。
[0129]優(yōu)選地，所述第一字線譯碼單元105包括:
[0130]多個電阻元件，所述多個電阻元件串聯(lián)至芯片供電電源，用于產(chǎn)生分壓電平；
[0131]數(shù)據(jù)選擇器，耦合至所述多個電阻元件和多條第一字線LWL，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平分別輸出至對應(yīng)的第一字線 LWL。
[0132]優(yōu)選地，所述數(shù)據(jù)選擇器包括:一級數(shù)據(jù)選擇器Xl和多個二級數(shù)據(jù)選擇器X2，其中，
[0133]所述一級數(shù)據(jù)選擇器Xl耦合至所述多個二級數(shù)據(jù)選擇器X2，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述多個二級數(shù)據(jù)選擇器X2 ；
[0134]所述多個二級數(shù)據(jù)選擇器X2對應(yīng)耦合至所述多條第一字線LWL和所述第二字線譯碼單元106,用于接收所述行選信號Row_Signal,并根據(jù)所述行選信號Row_Signal選中與其耦合的一條第一字線LWL，以及將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述第一字線LWL。
[0135]優(yōu)選地，所述數(shù)據(jù)選擇器還包括讀寫指令信號開關(guān)，耦合至所述多個電阻元件和一級數(shù)據(jù)選擇器，用于根據(jù)所述讀寫指令信號導(dǎo)通或關(guān)斷。
[0136]需要說明的是，所述第一字線譯碼單元105內(nèi)由串聯(lián)的電阻陣列基于總電壓產(chǎn)生不同的分壓電平，然后由地址信號和讀寫指令信號為內(nèi)部各個數(shù)據(jù)選擇器提供選擇信號，從而產(chǎn)生各個子陣列中每行存儲單元所需要的控制柵極的電壓。在本發(fā)明實施例中，采用了 4個電阻元件串聯(lián)用于分壓，所述一級數(shù)據(jù)選擇器Xl和二級數(shù)據(jù)選擇器X2為MUX選擇器，一級數(shù)據(jù)選擇器Xl包括從上到下排列的三個輸入端口和一個輸出端口，三個輸入端口分別接電阻元件，從而三個輸入端口所對應(yīng)的通道可獲得不同的分壓，第一輸入端口 “01”和第三輸入端口 “ 10”與電阻元件的連接通路上分別設(shè)置寫指令信號(包括寫操作指令信號和擦除操作指令信號)開關(guān)和讀指令信號開關(guān)。在該實施例中，由于讀操作和擦除操作時施加到第一字線LWL的電壓是相同的，因此將擦除指令信號和讀指令信號設(shè)置為共用同一個開關(guān)晶體管T2，將寫操作指令信號單獨設(shè)置為開關(guān)晶體管T3。所述開關(guān)晶體管T2和T3可以為聯(lián)合開關(guān)晶體管，該聯(lián)合開關(guān)為兩個晶體管的聯(lián)合體，具有兩個柵極，一個源極和一個漏極，從而可以更加快速、準(zhǔn)確地輸入讀寫指令信號。
[0137]所述一級數(shù)據(jù)選擇器Xl的第二輸入端口“00”同時通過連接線302連接至二級數(shù)據(jù)選擇器X2的第一輸入端口 “0”，一級數(shù)據(jù)選擇器Xl的輸出端口通過連接線303連接至二級數(shù)據(jù)選擇器X2的第二輸入端口 “ I ”，二級數(shù)據(jù)選擇器X2的第三輸入端口連接第二字線譯碼單元106，第二字線譯碼單元106輸出的行選信號Row_Signal通過第三輸入端口輸入二級數(shù)據(jù)選擇器X2，該行選信號Row_Signal由第二字線信號和片選信號Block進(jìn)行“與”運算產(chǎn)生，二級數(shù)據(jù)選擇器X2的輸出端口接第一字線LWL。
[0138]當(dāng)?shù)谝蛔志€譯碼單元105產(chǎn)生第二字線信號和片選信號Block后，第二字線信號和片選信號Block進(jìn)行“與”運算產(chǎn)生行選信號Row_Signal，一級數(shù)據(jù)選擇器Xl接收行選信號Row_Signal后選中與其連接的第一字線LWL。二級數(shù)據(jù)選擇器X2根據(jù)讀指令信號、擦除指令信號或讀指令信號，選擇相應(yīng)的分電壓，該分電壓通過一級數(shù)據(jù)選擇器Xl輸入被選中的第一字線LWL，并施加到該第一字線LWL所連接的存儲單元的控制柵極上。所述二級數(shù)據(jù)選擇器X2有多個，每個二級數(shù)據(jù)選擇器X2的輸出端口連接一條第一字線LWL，對于未選中的第一字線LWL，一級數(shù)據(jù)選擇器Xl通過第二輸入端口 “00”將未選中存儲單元的控制柵極所需的電壓輸入未選中的第一字線LWL所對應(yīng)的二級數(shù)據(jù)選擇器X2傳送至相應(yīng)未選中的第一字線LWL，并施加到相應(yīng)第一字線LWL所連接的存儲單元的控制柵極I上。
[0139]需要說明的是，此處一級數(shù)據(jù)選擇器X1、二級數(shù)據(jù)選擇器X2、讀寫指令信號開關(guān)T2和T3的設(shè)置僅用于說明本發(fā)明，而非用于限制本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以根據(jù)需要采用其他設(shè)置形式。
[0140]圖6顯示為本發(fā)明的讀寫控制模塊104與存儲單元陣列101的連接示意圖。
[0141]如圖6所示，一列存儲單元共用一個讀寫控制模塊104，讀寫控制模塊104接收列選信號Column和讀寫指令信號(包括讀指令信號和寫指令信號，其中，寫指令信號包括寫操作指令信號和擦除操作指令信號)的控制，所有讀寫控制模塊104都有數(shù)據(jù)讀出端口Data_out和數(shù)據(jù)寫入端口 Data_in兩個端口，且都與數(shù)據(jù)總線相連。數(shù)據(jù)讀出端口 Data_out和數(shù)據(jù)寫入端口 Data_in分別設(shè)有開關(guān)晶體管T4和T5,通過讀指令信號Command_read和寫指令信號CommancLwrite控制數(shù)據(jù)讀出和寫入讀寫控制模塊104。寫操作指令信號Command_write和擦除操作指令信號Co_and_erase通過兩條通路或一條通路直接輸入讀寫控制模塊104。
[0142]需要說明的是，多列存儲單元可以共享同一個讀寫控制模塊104。當(dāng)多列存儲單元共享同一個讀寫控制模塊104時，通過分別在每列存儲單元所對應(yīng)的漏極連接線和第一位線BL上設(shè)置開關(guān)晶體管控制數(shù)據(jù)的讀出和寫入。當(dāng)對某一條第一字線LWL所對應(yīng)的存儲單元讀出數(shù)據(jù)時，該條第一字線LWL所對應(yīng)的存儲單元的各個列的源極連接線上的開關(guān)晶體管導(dǎo)通，將讀出數(shù)據(jù)輸入讀寫控制模塊104，寫入數(shù)據(jù)時則根據(jù)寫入電壓導(dǎo)通相應(yīng)列的開關(guān)晶體管。
[0143]圖7顯示為本發(fā)明的讀寫控制模塊104的示意圖。
[0144]所述讀寫控制模塊104包括；數(shù)據(jù)讀出端口 Data_out、數(shù)據(jù)寫入端口 Data_in、模數(shù)轉(zhuǎn)換器ADC、數(shù)模轉(zhuǎn)換器DAC和內(nèi)部數(shù)據(jù)選擇器，其中，
[0145]所述數(shù)據(jù)讀出端口 Data_out用于輸出從所述存儲單元讀出的數(shù)據(jù)；
[0146]所述數(shù)據(jù)寫入端口 Datajn用于接收外部數(shù)據(jù)；
[0147]所述模數(shù)轉(zhuǎn)換器ADC用于將從所述存儲單元的源極S讀出的電流形式的數(shù)據(jù)轉(zhuǎn)換為數(shù)字信號，所述數(shù)字信號輸入至第一數(shù)據(jù)選擇器的第一輸入端口 "0"，且通過開關(guān)晶體管耦合到數(shù)據(jù)輸出端口 Data_out，所述開關(guān)晶體管的柵極由列選信號Column控制；
[0148]所述內(nèi)部數(shù)據(jù)選擇器用于在讀取數(shù)據(jù)時，僅讀出目標(biāo)存儲單元M的數(shù)據(jù)，而將與目標(biāo)存儲單元M共用同一條第一字線的其他存儲單元讀出的數(shù)據(jù)存儲于所述內(nèi)部數(shù)據(jù)選擇器，以及在寫入操作時，將外部數(shù)據(jù)寫入目標(biāo)存儲單元M，而將與目標(biāo)存儲單元共用同一條第一字線的其他存儲單元存儲于所述內(nèi)部數(shù)據(jù)選擇器的數(shù)據(jù)重新寫入各個存儲單元。
[0149]所述數(shù)模轉(zhuǎn)換器DAC用于將從所述內(nèi)部數(shù)據(jù)選擇器輸出的數(shù)字信號轉(zhuǎn)換為電壓信號，并輸出至所述存儲單元的漏極D。
[0150]優(yōu)選地，所述內(nèi)部數(shù)據(jù)選擇器進(jìn)一步包括第一數(shù)據(jù)選擇器MUXl、第二數(shù)據(jù)選擇器MUX2、第三數(shù)據(jù)選擇器MUX3和第四數(shù)據(jù)選擇器MUX4，所述第一數(shù)據(jù)選擇器MUX1、第二數(shù)據(jù)選擇器MUX2、第三數(shù)據(jù)選擇器MUX3和第四數(shù)據(jù)選擇器MUX4各自包括三個輸入端口和一個輸出端口，其中:
[0151]所述第一數(shù)據(jù)選擇器MUXl的第一輸入端口 “O”耦合至所述模數(shù)轉(zhuǎn)換器ADC的輸出端，，第二輸入端口稱合至數(shù)據(jù)寫入端口 Data_in,第三輸入端口接列選信號Column,輸出端口耦合至所述數(shù)模轉(zhuǎn)換器DAC ;所述第一數(shù)據(jù)選擇器MUXl的第一輸入端口“O”設(shè)有開關(guān)晶體管Tl，所述開關(guān)晶體管Tl的控制柵極耦合至所述第一數(shù)據(jù)選擇器MUXl的第三輸入端口。
[0152]所述第二數(shù)據(jù)選擇器MUX2的第一輸入端口 “O”接空閑電壓信號Vd idle，第二輸入端口 “ I ”接擦除電壓信號VcLerase，第三輸入端口耦合至所述第一數(shù)據(jù)選擇器MUXl的第三輸入端口，輸出端口接第三數(shù)據(jù)選擇器MUX3的第二輸入口 ；
[0153]所述第三數(shù)據(jù)選擇器MUX3的第一輸入端口 “O”耦合至所述數(shù)模轉(zhuǎn)換器DAC的輸出端，第二輸入端口 “ I ”耦合至所述第二數(shù)據(jù)選擇器MUX2的輸出端口，第三輸入端口接擦除指令信號Command_erase,輸出端口接第四數(shù)據(jù)選擇器MUX4的第二輸入端口 “I” ；
[0154]所述第四數(shù)據(jù)選擇器MUX4的第一輸入端口 “O”接空閑電壓信號Vd idle，所述第二輸入端口 “ I”耦合至所述第三數(shù)據(jù)選擇器MUX3的輸出端口，第三輸入端口接寫指令信號Co_and_write,輸出端口稱合至所述存儲單元的漏極D。
[0155]需要說明的是，所述第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器為MUX選擇器,其第三輸入端口用于接收列選信號Column,其中，第一輸入端口“O”上設(shè)有開關(guān)晶體管Tl，開關(guān)晶體管Tl的柵極接第三輸入端口。在讀取數(shù)據(jù)時，目標(biāo)存儲單元M以及與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元的數(shù)據(jù)通過各個存儲單元的源極S輸入讀寫控制模塊104，由模數(shù)轉(zhuǎn)換器ADC將電流形式的數(shù)據(jù)轉(zhuǎn)換為數(shù)字信號，此時，目標(biāo)存儲單元M由列選信號Column選中，開關(guān)晶體管Tl導(dǎo)通，目標(biāo)存儲單元M的數(shù)據(jù)(漏源電流)讀出至外部電路，而與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元讀出的數(shù)據(jù)存儲于第一數(shù)據(jù)選擇器MUXl中。
[0156]在寫入數(shù)據(jù)時需要執(zhí)行兩個操作:擦除操作和寫入操作。對于目標(biāo)存儲單元M，擦除操作的具體實現(xiàn)方法為:寫指令信號Co_and_Write輸入第四數(shù)據(jù)選擇器MUX4，第四數(shù)據(jù)選擇器MUX4選擇第一輸入端口 “ I”作為數(shù)據(jù)傳輸端口，第三數(shù)據(jù)選擇器MUX3根據(jù)擦除指令信號CommoncLerase選擇第二輸入端口 “ I ”，第二數(shù)據(jù)選擇器MUX2接收到列選信號Column后，選擇擦除電壓信號Vd_eraSe通過第三數(shù)據(jù)選擇器MUX3的第二輸入端口 “ I”輸入第三數(shù)據(jù)選擇器MUX3，再經(jīng)第四數(shù)據(jù)選擇器MUX4的輸出端口輸出至目標(biāo)存儲單元M的漏極D。在擦除操作時，目標(biāo)存儲單元M由列選信號Column選中，執(zhí)行擦除操作，與目標(biāo)存儲單元共用同一條第一字線LWL的其他存儲單元處于讀出狀態(tài)，其讀出的數(shù)據(jù)被暫存于第一數(shù)據(jù)選擇器MUXl中。
[0157]對于目標(biāo)存儲單元M,寫入操作的具體實現(xiàn)方法為:寫指令信號Co_and_write輸入第四數(shù)據(jù)選擇器MUX4，第四數(shù)據(jù)選擇器MUX4選擇第一輸入端口 “ I”作為數(shù)據(jù)傳輸端口，由于沒有擦除指令信號輸入，第三數(shù)據(jù)選擇器MUX3選擇第一輸入端口 “0”，第二數(shù)據(jù)選擇器MUX2與第三數(shù)據(jù)選擇器MUX3沒有信號傳輸，外部數(shù)據(jù)通過第一數(shù)據(jù)選擇器MUXl的第二輸入端口 “ I”輸入第一數(shù)據(jù)選擇器MUXl，再由數(shù)模轉(zhuǎn)換器為DAC將數(shù)字信號形式的數(shù)據(jù)轉(zhuǎn)化成電壓信號，通過第三數(shù)據(jù)選擇器MUX3和第四數(shù)據(jù)選擇器MUX4輸出至目標(biāo)存儲單元M的漏極D。與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元將暫存于第一數(shù)據(jù)選擇器MUXl中的數(shù)據(jù)也通過數(shù)模轉(zhuǎn)換器為DAC、第三數(shù)據(jù)選擇器MUX3和第四數(shù)據(jù)選擇器MUX4輸出至相應(yīng)存儲單元的漏極D。
[0158]圖8示出了本發(fā)明的存儲單元陣列中目標(biāo)存儲單元M的操作時序示意圖。
[0159]需要說明的是，本發(fā)明所述的目標(biāo)存儲單元M是指被選中用于進(jìn)行數(shù)據(jù)讀寫操作的存儲單元，不包括與該目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元。
[0160]在目標(biāo)存儲單元M被選中之前(假設(shè)其他存儲單元也未被選中)，所有存儲單元的控制柵極電壓置于中間電平Vg_idle，所有存儲單元的漏極電壓置于中間電平Vd_idle。此時所有存儲單元處于截斷狀態(tài)，且半浮柵上電荷數(shù)量保持不變。
[0161]當(dāng)需要讀出目標(biāo)存儲單元M中的數(shù)據(jù)時，第二字線信號和片選信號Block聯(lián)合譯碼產(chǎn)生行選信號Row_Signal，并通過第一字線傳輸至目標(biāo)存儲單元M和與目標(biāo)存儲單元M共用同一條第一字線的其他存儲單元的控制柵極，控制柵極電壓置于較高電平Vg_read，漏極電壓保持在中間電壓Vd_idle，此時與該條第一字線連接的所有存儲單元均處于讀出狀態(tài)，但是根據(jù)列選信號Column，僅目標(biāo)存儲單元M所存儲的數(shù)據(jù)被讀出，與目標(biāo)存儲單元M共用同一條第一字線的其他存儲單元的讀出數(shù)據(jù)存儲于讀寫控制模塊104。
[0162]當(dāng)需要對目標(biāo)存儲單元M寫入時，需要經(jīng)過擦除操作和寫入操作兩個步驟。
[0163]進(jìn)行擦除操作時，第一字線譯碼單元105對第二字線信號和片選信號Block聯(lián)合譯碼產(chǎn)生行選信號Row_Signal，并選中與目標(biāo)存儲單元M連接的第一字線LWL，并通過該第一字線LWL對目標(biāo)存儲單元M和與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元的控制柵極施加一個較高電平Vg_erase,漏極施加較低電壓Vd_erase,此時，目標(biāo)存儲單元M處于擦除狀態(tài)，其半浮柵中的電荷被清空，而與目標(biāo)存儲單元M共用同一條第一字線LffL的其他存儲單元仍然處于讀出狀態(tài)，其讀出數(shù)據(jù)被暫存于相應(yīng)的讀寫控制模塊104中的第一數(shù)據(jù)選擇器MUXl中。
[0164]然后進(jìn)行寫入操作，目標(biāo)存儲單元和M與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元的控制柵極被施加一個較低電平Vg_write，漏極電壓被施加一個較高電壓Vd_write，此時目標(biāo)存儲單元M和與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元都處于寫入數(shù)據(jù)狀態(tài)，不同的是目標(biāo)存儲單元M寫入的是外部數(shù)據(jù)，而與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元寫入的則是之前存儲于第一數(shù)據(jù)選擇器MUXl中的數(shù)據(jù)，與目標(biāo)存儲單元M共用同一條第一字線LWL的其他存儲單元類似于完成一次刷新操作。
[0165]需要說明的是，本發(fā)明中存儲單元采用的是N型晶體管，若采用P型晶體管，改變其三端的電壓電平即可，不影響其技術(shù)效果。
[0166]綜上所述，本發(fā)明的每單元多比特存儲裝置具有以下優(yōu)點:
[0167]首先，本發(fā)明采用了具有內(nèi)嵌隧穿場效應(yīng)管的半浮柵晶體管作為存儲單元進(jìn)行數(shù)據(jù)存儲，一方面利用隧穿二極管的帶-帶隧穿特性可以實現(xiàn)較快速度的寫操作，另一方面通過對晶體管閾值電壓的分段控制，實現(xiàn)了每單元多比特的存儲。
[0168]其次，傳統(tǒng)的浮柵晶體管在寫操作和擦除操作過程中需要施加高電平，如5V?15V，而本發(fā)明只需在存儲單元施加較低的電平(-3V?3V)即可實現(xiàn)多比特數(shù)據(jù)的存儲，大大降低了存儲裝置的功耗。
[0169]再次，本發(fā)明在第一字線譯碼單元中采用了多級數(shù)據(jù)選擇器聯(lián)合進(jìn)行譯碼，從而能夠準(zhǔn)確、高效地選中一行存儲單元，并將選中行存儲單元的第一字線所需的電壓和未選中行存儲單元的第一字線所需的電壓分流給相應(yīng)的存儲單元。
[0170]另外，本發(fā)明的讀寫控制模塊通過四個數(shù)據(jù)選擇器、數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的聯(lián)合作用，在讀取數(shù)據(jù)時，僅讀出目標(biāo)存儲單元的數(shù)據(jù)，而將與目標(biāo)存儲單元共用同一第一字線的其他存儲單元讀出的電流信號通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，并存儲于內(nèi)部數(shù)據(jù)選擇器，在寫入操作時，將外部數(shù)據(jù)寫入目標(biāo)存儲單元，而將所述存儲的數(shù)據(jù)重新寫入對應(yīng)存儲單元，從而準(zhǔn)確地實現(xiàn)了對目標(biāo)單元的讀寫操作。
[0171]最后，本發(fā)明在每單元多比特存儲裝置中采用了刷新模塊，以動態(tài)刷新存儲單元中的數(shù)據(jù)，消除了本發(fā)明所采用的新型存儲單元的漏電缺陷，從而在匹配過程中可以更加準(zhǔn)確地實現(xiàn)匹配，提高了數(shù)據(jù)匹配的效率和準(zhǔn)確度。
[0172]所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。[0173]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種每單元多比特存儲裝置，其特征在于，所述每單元多比特存儲裝置包括:存儲單元陣列、行地址譯碼模塊、列地址譯碼模塊、讀寫控制模塊、多條第一字線和多條第一位線，其中， 所述存儲單元陣列包括多個存儲單元子陣列，每一子陣列的存儲單元的控制柵極耦合至同一條第一字線，每一子陣列的每個存儲單元的源極和與其位于同一列的存儲單元的源極耦合至同一條第一位線，漏極和與其位于同一列的存儲單元的漏極耦合至同一條漏極連接線，所述存儲單元除控制柵極、源極、漏極外，還包括半浮柵，且所述半浮柵的摻雜類型與源極、漏極相反；所述半浮柵與漏極摻雜區(qū)接觸并形成一嵌入式二極管；所述控制柵極延伸至漏極摻雜區(qū)上方并覆蓋其表面，所述半浮柵、漏極摻雜區(qū)及延伸至漏極摻雜區(qū)上方的控制柵極形成一嵌入式隧穿場效應(yīng)晶體管，所述存儲單元在多級預(yù)定電壓作用下產(chǎn)生多種預(yù)定電流值，所述多種預(yù)定電流值用于表征所述存儲單元的多種存儲狀態(tài)； 所述行地址譯碼模塊耦合至所述多條第一字線，用于產(chǎn)生行選信號，以及根據(jù)所述行選信號選中一條第一字線； 所述列地址譯碼模塊耦合至所述讀寫控制模塊，用于產(chǎn)生列選信號，并發(fā)送至讀寫控制模塊使其根據(jù)所述列選信號選中一條第一位線； 所述讀寫控制模塊耦合至所述多條第一位線和所述存儲單元的漏極連接線，用于接收所述列選信號和讀寫指令信號，并根據(jù)所述列選信號和讀寫指令信號控制所述存儲單元讀出和寫入數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的每單元多比特存儲裝置，其特征在于，所述行地址譯碼模塊包括第一字線譯碼單元和第二字線譯碼單元，其中: 所述第二字線譯碼單元耦合至所述第一字線譯碼單元，用于產(chǎn)生第二字線信號和片選信號，并輸入至所述第一字線譯碼單元； 所述第一字線譯碼單元通過第一字線耦合至所述存儲單元的控制柵極，用于將所述第二字線信號和片選信號譯碼為行選信號，并根據(jù)所述行選信號選中一條第一字線，以及接收讀寫指令信號，并根據(jù)所述讀寫指令信號將讀寫電平施加至所述選中的第一字線。
3.根據(jù)權(quán)利要求2所述的每單元多比特存儲裝置，其特征在于:所述第一字線譯碼單元進(jìn)一步包括與門邏輯單元，用于將所述第二字線信號和片選信號進(jìn)行“與”運算。
4.根據(jù)權(quán)利要求3所述的每單元多比特存儲裝置，其特征在于:所述與門邏輯單元為多級與門邏輯單元，其中，下一級與門邏輯單元將上一級與門邏輯單元的輸出和相應(yīng)級別的片選信號輸入進(jìn)行“與”運算。
5.根據(jù)權(quán)利要求2所述的每單元多比特存儲裝置，其特征在于，所述第一字線譯碼單元包括: 多個電阻元件，所述多個電阻元件串聯(lián)至芯片供電電源，用于產(chǎn)生分壓電平； 數(shù)據(jù)選擇器，耦合至所述多個電阻元件和多條第一字線，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平分別輸出至對應(yīng)的第一字線。
6.根據(jù)權(quán)利要求5所述的每單元多比特存儲裝置，其特征在于，所述數(shù)據(jù)選擇器包括:一級數(shù)據(jù)選擇器和多個二級數(shù)據(jù)選擇器，其中， 所述一級數(shù)據(jù)選擇器耦合至所述多個二級數(shù)據(jù)選擇器，用于將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述多個二級數(shù)據(jù)選擇器；所述多個二級數(shù)據(jù)選擇器對應(yīng)耦合至所述多條第一字線和所述第二字線譯碼單元，用于接收所述行選信號，并根據(jù)所述行選信號選中與其耦合的一條第一字線，以及將執(zhí)行所述讀寫指令信號所需的電平以及非執(zhí)行所述讀寫指令信號所需的電平輸出至所述第一字線。
7.根據(jù)權(quán)利要求6所述的每單元多比特存儲裝置，其特征在于，所述數(shù)據(jù)選擇器還包括讀寫指令信號開關(guān)，耦合至所述多個電阻元件和一級數(shù)據(jù)選擇器，用于根據(jù)所述讀寫指令信號導(dǎo)通或關(guān)斷。
8.根據(jù)權(quán)利要求1所述的每單元多比特存儲裝置，其特征在于，所述讀寫控制模塊包括；數(shù)據(jù)讀出端口、數(shù)據(jù)寫入端口、模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和內(nèi)部數(shù)據(jù)選擇器，其中， 所述數(shù)據(jù)讀出端口用于輸出從所述存儲單元讀出的數(shù)據(jù)； 所述數(shù)據(jù)寫入端口用于接收外部數(shù)據(jù)； 所述模數(shù)轉(zhuǎn)換器用于將從所述存儲單元源極讀出的電流形式的數(shù)據(jù)轉(zhuǎn)換為數(shù)字信號; 所述內(nèi)部數(shù)據(jù)選擇器用于在讀取數(shù)據(jù)時，僅讀出目標(biāo)存儲單元的數(shù)據(jù)，而將與目標(biāo)存儲單元共用同一條第一字線的其他存儲單元讀出的數(shù)據(jù)存儲于所述內(nèi)部數(shù)據(jù)選擇器，以及在寫入操作時，將外部數(shù)據(jù)寫入目標(biāo)存儲單元，而將與目標(biāo)存儲單元共用同一條第一字線的其他存儲單元存儲于所述內(nèi)部數(shù)據(jù)選擇器的數(shù)據(jù)重新寫入各個存儲單元； 所述數(shù)模轉(zhuǎn)換器用于將從所述內(nèi)部數(shù)據(jù)選擇器輸出的數(shù)字信號轉(zhuǎn)換為電壓信號，并輸出至所述存儲單元的漏極。
9.根據(jù)權(quán)利要求8所述的每單元多比特存儲裝置，其特征在于，所述內(nèi)部數(shù)據(jù)選擇器進(jìn)一步包括第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器，所述第一數(shù)據(jù)選擇器、第二數(shù)據(jù)選擇器、第三數(shù)據(jù)選擇器和第四數(shù)據(jù)選擇器各自包括三個輸入端口和一個輸出端口，其中: 所述第一數(shù)據(jù)選擇器的第一輸入端口耦合至所述模數(shù)轉(zhuǎn)換器和數(shù)據(jù)讀出端口，第二輸入端口耦合至數(shù)據(jù)寫入端口，第三輸入端口接列選信號，輸出端口耦合至所述數(shù)模轉(zhuǎn)換器； 所述第二數(shù)據(jù)選擇器的第一輸入端口接空閑電壓信號，第二輸入端口接擦除電壓信號，第三輸入端口接列選信號，輸出端口耦合至所述第三數(shù)據(jù)選擇器的第二輸入端口 ； 所述第三數(shù)據(jù)選擇器的第一輸入端口耦合至所述數(shù)模轉(zhuǎn)換器，第二輸入端口耦合至所述第二數(shù)據(jù)選擇器的輸出端口，第三輸入端口接擦除指令信號，輸出端口耦合至所述第四數(shù)據(jù)選擇器的第二輸入端口； 所述第四數(shù)據(jù)選擇器的第一輸入端口接空閑電壓信號，所述第二輸入端口耦合至所述第三數(shù)據(jù)選擇器的輸出端口，第三輸入端口接寫指令信號，輸出端口耦合至所述存儲單元的漏極。
10.根據(jù)權(quán)利要求8所述的每單元多比特存儲裝置，其特征在于:所述模數(shù)轉(zhuǎn)換器的輸出還通過開關(guān)晶體管連接至數(shù)據(jù)讀出端口，所述開關(guān)晶體管的柵極連接至列選信號。
11.根據(jù)權(quán)利要求1所述的每單元多比特存儲裝置，其特征在于:還包括刷新模塊，所述刷新模塊耦合至所述行地址譯碼模塊、列地址譯碼模塊和讀寫控制模塊，用于周期性地產(chǎn)生刷新信號，并根據(jù)該信號從所述存儲單元讀出數(shù)據(jù)，以及將讀出數(shù)據(jù)重新寫入所述存儲單元。
12.根據(jù)權(quán)利 要求11所述的每單元多比特存儲裝置，其特征在于，所述刷新模塊進(jìn)一步包括計數(shù)單元，所述計數(shù)單元用于對所述刷新信號計數(shù)，并輸出用于刷新操作的行地址。
【文檔編號】G11C11/16GK103943138SQ201410156241
【公開日】2014年7月23日 申請日期:2014年4月18日 優(yōu)先權(quán)日:2014年4月18日
【發(fā)明者】汪輝, 施琛, 田犁, 章琦, 汪寧, 方娜, 封松林 申請人:中國科學(xué)院上海高等研究院