具有不同的偽字線的三維快閃存儲器件和數(shù)據(jù)儲存設(shè)備的制作方法
【專利摘要】本發(fā)明涉及一種具有不同的偽字線的三維快閃存儲器件和數(shù)據(jù)儲存設(shè)備。一種三維(3D)快閃存儲器，包括：被布置在地選擇線和最低主字線之間的第一偽字線，以及被布置在串選擇線和最高主字線之間的具有不同的字線配置的第二偽字線。
【專利說明】具有不同的偽字線的三維快閃存儲器件和數(shù)據(jù)儲存設(shè)備
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求2013年5月10日向韓國知識產(chǎn)權(quán)局提交的第10-2013-0053212號韓 國專利申請的優(yōu)先權(quán)，其主題通過引用并入本文。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明構(gòu)思一般涉及半導(dǎo)體存儲器件，而且更具體地，涉及三維（3D)快閃存儲器 件和包括3D快閃存儲器件的數(shù)據(jù)儲存設(shè)備。

【背景技術(shù)】
[0004] 快閃存儲器的持續(xù)集成提供了當(dāng)代用戶所需的卓越性能和成本競爭力。在可以通 過具有二維（2D)結(jié)構(gòu)的快閃存儲器實現(xiàn)的增大的集成度方面存在限制。為了克服這樣的 限制，在許多應(yīng)用中更頻繁地使用3D快閃存儲器。然而，使用3D快閃存儲器不可避免包括 增加的編程干擾效應(yīng)的問題。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明構(gòu)思的實施例提供了三維快閃存儲器件。
[0006] 在一個實施例中，提供了具有沿垂直于襯底的方向排列的多個單元串的三維（3D) 快閃存儲器件。該3D快閃存儲器件包括：第一單元串，其連接在位線和公共源極線之間，而 且包括編程單元；第二單元串，其連接在所述位線和所述公共源極線之間，而且包括連接到 與所述編程單元相同的字線的編程禁止單元；選擇第一單元串的第一串選擇線和選擇第二 單元串的第二串選擇線；第一偽字線，其布置在地選擇線和最低主字線之間；以及第二偽 字線，其具有不同于第一偽字線的字線配置，而且布置在第一串選擇線以及第二串選擇線 和最商主字線之間。
[0007] 在另一個實施例中，提供了操作三維（3D)快閃存儲器件的方法，其中3D快閃存儲 器件具有沿垂直于襯底的方向排列的多個單元串，而且該方法包括，在編程操作期間，使用 包括第一數(shù)目的字線而且被布置在地選擇線和最低主字線之間的第一偽字線，并且使用包 括不同于第一數(shù)目的第二數(shù)目的字線的而且被布置在串選擇線和最高主字線之間的第二 偽字線，以減少編程禁止單元的升壓溝道與位線之間存在的第一電場（Es)和升壓溝道與 公共源極線之間存在的第二電場（Eg)之間的電場差（Es-Eg)。
[0008] 在又一個實施例中，提供了一種數(shù)據(jù)存儲設(shè)備。該數(shù)據(jù)存儲設(shè)備包括存儲控制器， 其控制具有沿垂直于襯底的方向排列的多個單元串的三維（3D)快閃存儲器件。3D快閃存 儲器件包括：第一單元串，其連接在位線和公共源極線之間，而且包括編程單元；第二單元 串，其連接在所述位線和所述公共源極線之間，而且包括連接到與所述編程單元相同的字 線的編程禁止單元；選擇第一單元串的第一串選擇線和選擇第二單元串的第二串選擇線； 第一偽字線，其布置在地選擇線和最低主字線之間；以及第二偽字線，其具有不同于第一偽 字線的字線配置，而且布置在第一串選擇線以及第二串選擇線和最高主字線之間。

【專利附圖】

【附圖說明】
[0009] 下文中參照附圖描述本發(fā)明構(gòu)思的某些實施例，在附圖中：
[0010] 圖1是示出根據(jù)本發(fā)明構(gòu)思的某些實施例的儲存設(shè)備的框圖；
[0011] 圖2是進(jìn)一步示出圖1的快閃存儲器作為圖例的框圖；
[0012] 圖3是進(jìn)一步示出圖2的儲存塊BLK1的三維（3D)結(jié)構(gòu)作為示例的立體圖；
[0013] 圖4是圖3的存儲塊BLK1的等效電路圖；
[0014] 圖5是示出二維（2D)快閃存儲器的儲存塊作為圖例的電路圖；
[0015] 圖6是示出圖5的二維（2D)快閃存儲器的編程偏置條件作為圖例的電路圖；
[0016] 圖7是描述包括二維（2D)快閃存儲器中的編程禁止單元Q的單元串的升壓電平 的圖；
[0017] 圖8是示出圖4的三維（3D)快閃存儲器的編程偏置條件的電路圖；
[0018] 圖9和圖10是示出圖8的連接到第一位線BL1的單元串NS11的偏置條件的圖；
[0019] 圖11、圖12和圖13是示出根據(jù)本發(fā)明構(gòu)思的實施例的三維（3D)快閃存儲器的字 線結(jié)構(gòu)的示意圖；
[0020] 圖14是示出圖1中所示的快閃存儲器的另一實施例的框圖；
[0021] 圖15是示出圖14中所示的三維（3D)快閃存儲器的字線結(jié)構(gòu)的示意圖；
[0022] 圖16是示出在執(zhí)行三維（3D)快閃存儲器的擦除操作期間偽字線的電壓電平的示 例的圖；
[0023] 圖17是示出在執(zhí)行圖15所示的三維（3D)快閃存儲器擦除操作期間偽字線的電 壓電平的示例的圖；
[0024] 圖18是示出將根據(jù)本發(fā)明構(gòu)思的一些實施例的數(shù)據(jù)儲存設(shè)備應(yīng)用于存儲卡的示 例的框圖；
[0025] 圖19是示出將根據(jù)本發(fā)明構(gòu)思的一些實施例的數(shù)據(jù)儲存設(shè)備應(yīng)用于固態(tài)驅(qū)動器 (SSD)的示例的框圖；
[0026] 圖20是示出圖19中所示的SSD控制器的結(jié)構(gòu)作為示例的框圖；以及
[0027] 圖21是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的數(shù)據(jù)儲存設(shè)備由電子設(shè)備具體實現(xiàn) 的示例的框圖。

【具體實施方式】
[0028] 現(xiàn)在將參照附圖以一些額外的細(xì)節(jié)描述本發(fā)明構(gòu)思的實施例。然而，本發(fā)明構(gòu)思 可以以許多不同的形式來具體實現(xiàn)，而且不應(yīng)被解釋為局限于所圖示的實施例。相反，提供 這些實施例以使本公開全面和完整，并充分地向本領(lǐng)域技術(shù)人員傳達(dá)本發(fā)明構(gòu)思的范圍。 貫穿所撰寫的說明書和附圖，相同的參考數(shù)字和標(biāo)記被用于表示相同或相似的元件。
[0029] 圖1是示出根據(jù)本發(fā)明構(gòu)思的某些實施例的儲存設(shè)備的一般框圖。參照圖1，數(shù)據(jù) 儲存設(shè)備1000包括快閃存儲器1100和存儲控制器1200。在下面的描述中，假設(shè)數(shù)據(jù)儲存 設(shè)備1000由包括快閃存儲器的至少一個數(shù)據(jù)儲存介質(zhì)（例如，存儲卡、USB存儲器件、固態(tài) 驅(qū)動器（SSD)等）來實現(xiàn)。
[0030] 如常規(guī)理解的，快閃存儲器1100能夠在存儲控制器1200的控制下執(zhí)行（多個）擦 除、寫和/或讀操作。為了實現(xiàn)這一目的，快閃存儲器1100通常將經(jīng)由（多個）輸入/輸 出（I/O)線和/或（多個）總線的排列接收命令CMD、地址ADDR和/或數(shù)據(jù)DATA?？扉W存 儲器1100還可以經(jīng)由（多個）電源線接收一個或多個電源電壓PWR，以及經(jīng)由（多個）指 定的控制線接收一個或多個控制信號CTRL。下文中，為了描述清晰，這些一個或多個信號會 將被以單數(shù)形式提及，但是要認(rèn)識到，可以存在一個以上的電力信號和/或控制信號。本領(lǐng) 域技術(shù)人員將認(rèn)識到，例如，圖1所示的控制信號CTRL可以包括命令鎖存使能（CLE)信號、 地址鎖存使能（ALE)信號、一個或多個芯片使能（nCE)信號、一個或多個寫使能信號（nWE)、 和/或一個或多個讀使能信號（nRE)。
[0031] 圖2是進(jìn)一步示出圖1的快閃存儲器1100的一個示例的框圖。參照圖2,快閃存 儲器1100包括存儲單元陣列1110、地址譯碼器1120、頁緩沖電路1130、數(shù)據(jù)輸入/輸出電 路1140、電壓發(fā)生器1150和控制邏輯1160。
[0032] 存儲單元陣列1110包括多個存儲塊BLK1至BLKz。每個存儲塊可以具有三維（3D， 垂直）結(jié)構(gòu)、或2維（2D，水平）結(jié)構(gòu)。在這種情況下，2D結(jié)構(gòu)的特點是存儲塊單元主要沿 平行于支撐襯底的（X-Y)方向布置，而3D結(jié)構(gòu)的特點是多個2D存儲塊沿垂直于襯底的（Z) 方向垂直堆疊。
[0033] 每個存儲塊通常被劃分成多個頁，其中每個相應(yīng)的頁包括公共連接到字線的多個 存儲單元。因此，連接到公共字線的一組存儲單元可以以頁為單位在同一時間中被編程或 讀。相比之下，快閃存儲器1100的存儲塊中的所有存儲單元可以以塊為單位被擦除。
[0034] 每個存儲單元可以被用于存儲一個或多個數(shù)據(jù)比特。被配置為只存儲一個比特的 存儲單元被稱為單一電平單元（SLC)或單一比特單元。被配置為能夠存儲兩個或更多個比 特的存儲單元被稱為多電平單元（MLC)或多比特單元。
[0035] 地址譯碼器1120經(jīng)由一條或多條選擇線（例如，串選擇SSL、地線選擇GSL)以及 多條字線WL連接到存儲單元陣列1110。地址譯碼器1120從電壓發(fā)生器1150接收字線電 壓VWL并且由控制邏輯1160控制。地址譯碼器1120在讀和編程操作期間從多條字線當(dāng)中 選擇"所選字線"。因此，定義的編程電壓或讀電壓被提供給所選字線以執(zhí)行編程操作或讀 操作。
[0036] 頁緩沖電路1130經(jīng)由多條位線BL連接到存儲單元陣列1110。在某些實施例中， 頁緩沖電路1130可以包括多個頁緩沖（在圖2中未示出），其中，至少一條位線被連接到每 個頁緩沖。頁緩沖電路1130可以被用來在讀和編程操作期間臨時存儲程序數(shù)據(jù)或從所選 頁讀的數(shù)據(jù)。
[0037] 數(shù)據(jù)輸入/輸出（I/O)電路1140經(jīng)由數(shù)據(jù)線內(nèi)部連接到頁緩沖電路1130而且經(jīng) 由I/O線外部連接到圖1的存儲控制器1200。數(shù)據(jù)I/O電路1140在編程操作期間從存儲 控制器1200接收程序數(shù)據(jù)，并且作為讀操作的結(jié)果將讀取的數(shù)據(jù)提供到存儲控制器1200。
[0038] 電壓發(fā)生器1150從存儲控制器1200接收電源電壓PWR(例如，Vcc)，并生成讀或 寫數(shù)據(jù)所需要的字線電壓VWL。字線電壓VWL被提供給地址譯碼器1120。電壓發(fā)生器1150 可以被用于生成具有高于電源電壓Vcc的電平的高電壓（HV)。高電壓（HV)可以被用作編 程電壓Vpgm或通過電壓Vpass。
[0039] 在某些實施例中，電壓發(fā)生器1150可以包括Vpgm發(fā)生器1151、Vpass發(fā)生器1152 和Vsl發(fā)生器1153。Vpgm發(fā)生器1151可以被用于生成編程電壓Vpgm，當(dāng)執(zhí)行程序操作時， 該編程電壓Vpgm被提供給所選字線。編程電壓Vpgm可以在迭代地執(zhí)行編程操作期間被逐 步增加編程循環(huán)。Vpass發(fā)生器1152可以被用于生成通過電壓Vpass，在某些程序操作期 間，該通過電壓Vpass被提供給所選字線或未選字線。通過電壓Vpass通常保持在恒定電 平，甚至跨越編程循環(huán)的序列。Vsl發(fā)生器1153可以被用于生成選擇線電壓，該選擇線電壓 被提供到串選擇線SSL或地選擇線GSL。
[0040] 控制邏輯1160可以被用于響應(yīng)于接收到的地址ADDR和控制信號CTRL，控制快閃 存儲器1100的編程、讀和擦除操作。在編程操作期間，控制邏輯1160控制經(jīng)由地址譯碼器 1120向所選字線施加編程電壓Vpgm，并且經(jīng)由頁緩沖電路1130和數(shù)據(jù)I/O電路1140提供 程序數(shù)據(jù)（例如，頁數(shù)據(jù)）。
[0041] 圖3是進(jìn)一步示出圖2的儲存塊BLK1的3D結(jié)構(gòu)的一個示例的立體圖。參照圖3， 存儲塊BLK1沿垂直于襯底SUB的方向形成。在襯底SUB中形成n+摻雜區(qū)。柵電極層和絕 緣層交替地堆疊在襯底SUB上。
[0042] 信息儲存層可以在柵電極層和絕緣層之間形成。信息儲存層可以由隧道儲存層、 電荷儲存層和阻擋絕緣層構(gòu)成。
[0043] 如果沿垂直方向?qū)烹姌O層和絕緣層進(jìn)行圖案化，則形成V形的柱。柱貫穿柵電 極層和絕緣層以連接到襯底SUB。柱的內(nèi)側(cè)是填充電介質(zhì)圖案，并且可以由諸如硅氧化物的 絕緣材料構(gòu)成。柱的外側(cè)是垂直有源圖案，并且可以由溝道半導(dǎo)體構(gòu)成。
[0044] 存儲塊BLK1的柵電極層可以被連接到地選擇線GSL、多條字線WL1至WLn、以及串 選擇線SSL。存儲塊BLK1的柱可以連接到多條位線BL1至BL3。在圖3中，存儲塊BLK1有 兩條選擇線（GSL，SSL)、8條字線WL1至WL8、以及3條位線BL1至BL3,但是這些數(shù)字僅僅 是由本發(fā)明構(gòu)思考慮的許多不同配置的一個示例。
[0045] 圖3的存儲塊BLK1中所示的字線WL1至WL8的集合包括至少一條主字線MWL和 至少一條偽字線DWL。偽字線DWL被包括作為保護(hù)主字線MWL免受噪聲的一種手段，并且作 為提高連接到主字線MWL的存儲單元的制造一致性的一種手段。因此，在圖3示出的示例 中，第一偽字線DWL1被布置在地選擇線GSL和"最低"主字線MWL (WL2)之間，而且第二偽 字線DWL2被布置在串選擇線SSL和"最高"主字線MWL(WL6)之間。在這個上下文中，術(shù)語 最低和最高是對于布置在相對于襯底SUB的垂直位置處的相應(yīng)字線做出的任意指定。
[0046] 因此，在圖3示出的示例中，第一偽字線DWL1的確是最低的總體制作的（overall fabricated)字線WL1，而且第二偽字線DWL2是遍歷存儲塊BLK1的兩條最高的總體制作的 字線WL7和WL8的組合。在這方面，偽字線可以以單數(shù)或組合被引用，并且可以具有不同的 結(jié)構(gòu)和布局排列。
[0047] 圖4是圖3的存儲塊BLK1的等效電路圖。參照圖4，NAND串NS11至NS33在公共 源極線CSL和位線BL1至BL3之間彼此連接。每個NAND串（例如，NS11)包括地選擇晶體 管GST、多個存儲單元MCI至MC8、以及串選擇晶體管SST。NAND串可以被稱為單元串。
[0048] 串選擇晶體管SST被連接到串選擇線SSL。串選擇線SSL被劃分為第一串選擇線 SSL1至第三串選擇線SSL3。多個存儲單元MCI至MC8被連接到相應(yīng)的字線WL1至WL8。具 有相同高度的字線公共地連接。地選擇晶體管GST被連接到地選擇線GSL。串選擇晶體管 SST被連接到位線BL，而且地選擇晶體管GST被連接到公共源極線CSL。
[0049] 參照圖4,存儲塊BLK1的每個存儲單元MC可以是"主存儲單元MMC"或"偽存儲 單元DMC"，其中偽存儲單元DMC被連接到偽字線DWL，而且主存儲單元MMC被連接到主字線 MWL。因此，如圖4所示，第一偽存儲單元DMC1是連接在地選擇晶體管GST和一串主存儲單 元MMC之間的第一存儲單元MC1，而且第二偽存儲單元DMC2是連接在串選擇晶體管SST和 一串主存儲單元MMC之間的第七存儲單元MC7和第八存儲單元MC8的組合。
[0050] 圖2、圖3和圖4中不同地示出的三維快閃存儲器1100能夠降低編程干擾的可能 性，從而通過為存儲單元的每一 NAND串（NS)提供具有各自不同的"偽存儲單元配置"的第 一偽存儲單元DMC1和第二偽存儲單元DMC2二者來提高構(gòu)成存儲器件的總體數(shù)據(jù)可靠性。 在圖3和圖4所示的實施例中，作為示例，這些不同的存儲單元配置包括單一偽存儲單元 DMC1排列和多個偽存儲單元DMC2排列。
[0051] 圖5是進(jìn)一步示出2D快閃存儲器的儲存塊的一個示例的電路圖。2D快閃存儲器 具有與圖4的3D快閃存儲器相同的單元串結(jié)構(gòu)。這里，2D快閃存儲器被假設(shè)為包括分別連 接到第一位線BL1至第m位線BLm的"m"個單元串。
[0052] 參照圖5,連接到第一位線BL1的"單元串"包括連接到第一位線BL1的串選擇線 SSL、連接到多條字線WL1至WLn的多個存儲單元MCI至MCn、以及連接到地選擇線GSL的地 選擇晶體管GST。串選擇晶體管SST被連接于位線BL1，而且地選擇晶體管GST被連接到公 共源極線CSL。
[0053] 圖6是示出圖5的2D快閃存儲器的編程偏置條件的一個示例的電路圖。參照圖 6,在編程操作期間，0V被施加到正被編程的存儲單元（下文中，"編程單元"P)，而且電源電 壓Vcc被施加到未正被編程的存儲單元（下文中，"編程禁止單元" Q)。連接到編程單元P 的位線被稱為"編程位線" BLpgm，而且連接到編程禁止單元Q的位線被稱為"編程禁止位 線" BLinh。
[0054] 在編程操作期間，電源電壓Vcc被施加到串選擇線SSL，而且0V被施加到地選擇線 GSL。高于0V的電壓（例如，Vcc)可以被施加到公共源極線CSL。編程電壓（例如，Vpgm =18V)，然后可以被施加到所選字線（這里，假設(shè)是"WL2"），而且通過電壓（例如，Vpass =8V)被施加到未選字線WL。
[0055] 在這些編程偏置條件下，編程電壓Vpgm被施加到編程單元P的柵極，而且0V的溝 道電壓被定義以使得編程單元P的柵極和溝道之間形成強(qiáng)電場。此時，編程單元P的溝道 中的電子根據(jù)眾所周知的F-N隧穿效應(yīng)被注入到編程單元P的浮置柵極。
[0056] 當(dāng)編程電壓Vpgm被施加到編程禁止單元Q的柵極時，由于編程禁止單元Q的溝 道處于浮置狀態(tài)，因此溝道電壓由于在柵極和溝道之間形成的電容提升效應(yīng)（capacitive boosted effect)而上升到升壓電平Vb (約8V)。由于在編程禁止單元Q的柵極和編程禁止 單元Q的溝道之間沒有形成足以引起F-N隧穿的電場，因此編程禁止單元Q未被編程。
[0057] 圖7是存儲單元串的概念性圖示，而且進(jìn)一步描述了包括圖5和圖6的2D快閃 存儲器的編程禁止單元Q的單元串的升壓電平。參照圖7,在編程操作期間，編程禁止位線 BLinh和公共源極線CSL已經(jīng)被施加電源電壓Vcc，而且溝道被升壓到電平Vb。
[0058] 假設(shè)存儲單元的長度被表示為"d"，并且溝道和編程禁止位線BLinh之間的電場 被表示為"Es"，以下關(guān)系出現(xiàn) ：
[0059]

【權(quán)利要求】
1. 一種具有沿垂直于襯底的方向排列的多個單元串的三維（3D)快閃存儲器件，該3D 快閃存儲器包括： 第一單元串，其連接在位線和公共源極線之間，而且包括編程單元； 第二單元串，其連接在所述位線和所述公共源極線之間，而且包括連接到與所述編程 單元相同的字線的編程禁止單元； 選擇第一單元串的第一串選擇線和選擇第二單元串的第二串選擇線； 第一偽字線，其布置在地選擇線和最低主字線之間；以及 第二偽字線，其具有不同于第一偽字線的字線配置，而且布置在第一串選擇線以及第 -串選擇線和最商主字線之間。
2. 如權(quán)利要求1所述的3D快閃存儲器件，其中，第一偽字線包括第一數(shù)目的字線，而且 第二偽字線包括不同于第一數(shù)目的第二數(shù)目的字線。
3. 如權(quán)利要求2所述的3D快閃存儲器件，其中，第二數(shù)目大于第一數(shù)目。
4. 如權(quán)利要求1所述的3D快閃存儲器件，其中，所述地選擇線和第一偽字線之間的第 一間隔長度不同于第一串選擇線以及第二串選擇線和第二偽字線之間的第二間隔長度。
5. 如權(quán)利要求4所述的3D快閃存儲器件，其中，第二間隔長度大于第一間隔長度。
6. 如權(quán)利要求4所述的3D快閃存儲器件，其中，第一偽字線包括第一數(shù)目的字線，而且 第二偽字線包括等于第一數(shù)目的第二數(shù)目的字線。
7. 如權(quán)利要求2所述的3D快閃存儲器件，其中，在擦除操作期間，多個不同的擦除電壓 被分別施加到所述第一數(shù)目的字線中的每一字線。
8. 如權(quán)利要求7所述的3D快閃存儲器件，其中，所述多個不同的擦除電壓當(dāng)中的第一 擦除電壓被施加到所述第一數(shù)目的字線中的與最低主字線相鄰的一字線， 所述多個不同的擦除電壓當(dāng)中的第二擦除電壓被施加到所述第一數(shù)目的字線中的與 地選擇線相鄰的另一字線，以及 第一擦除電壓的電平大于第二擦除電壓的電平。
9. 如權(quán)利要求2所述的3D快閃存儲器件，其中，在擦除操作期間，多個不同的擦除電壓 被分別施加到所述第二數(shù)目的字線中的每一字線。
10. 如權(quán)利要求9所述的3D快閃存儲器件，其中，所述多個不同的擦除電壓當(dāng)中的第一 擦除電壓被施加到所述第二數(shù)目的字線中的與第一串選擇線和第二串選擇線相鄰的一字 線， 所述多個不同的擦除電壓當(dāng)中的第二擦除電壓被施加到所述第二數(shù)目的字線中的與 最商主字線相鄰的另一字線，以及 第一擦除電壓的電平大于第二擦除電壓的電平。
11. 一種操作具有沿垂直于襯底的方向排列的多個單元串的三維（3D)快閃存儲器件 的方法，該方法包括： 在編程操作期間，使用包括第一數(shù)目的字線而且被布置在地選擇線和最低主字線之間 的第一偽字線，并且使用包括不同于第一數(shù)目的第二數(shù)目的字線的而且被布置在串選擇線 和最高主字線之間的第二偽字線，以減少編程禁止單元的升壓溝道與位線之間存在的第一 電場（Es)和升壓溝道與公共源極線之間存在的第二電場（Eg)之間的電場差（Es-Eg)。
12. 如權(quán)利要求11所述的方法，其中，在編程操作期間，所述編程禁止單元公共地連接 到與正在被編程的編程單元相同的字線和相同的位線。
13. 如權(quán)利要求11所述的方法，還包括： 在擦除操作期間，將多個不同的擦除電壓分別施加到第一數(shù)目的字線中的每一字線。
14. 如權(quán)利要求13所述的方法，其中，所述多個不同的擦除電壓當(dāng)中的第一擦除電壓 被施加到第一數(shù)目的字線中的與最低主字線相鄰的一字線， 所述多個不同的擦除電壓當(dāng)中的第二擦除電壓被施加到第一數(shù)目的字線中的與地選 擇線相鄰的另一字線，以及 第一擦除電壓的電平大于第二擦除電壓的電平。
15. 如權(quán)利要求11所述的方法，還包括： 在擦除操作期間，將多個不同的擦除電壓分別施加到所述第二數(shù)目的字線中的每一字 線。
16. 如權(quán)利要求15所述的方法，其中，所述多個不同的擦除電壓當(dāng)中的第一擦除電壓 被施加到所述第二數(shù)目的字線中的與串選擇線相鄰的一字線， 所述多個不同的擦除電壓當(dāng)中的第二擦除電壓被施加到所述第二數(shù)目的字線中的與 最商主字線相鄰的另一字線，以及 第一擦除電壓的電平大于第二擦除電壓的電平。
17. -種數(shù)據(jù)存儲設(shè)備，包括： 存儲控制器，其控制包括沿垂直于襯底的方向排列的多個單元串的三維（3D)快閃存 儲器件， 其中，該3D快閃存儲器件包括： 第一單元串，其連接在位線和公共源極線之間，而且包括編程單元； 第二單元串，其連接在所述位線和所述公共源極線之間，而且包括連接到與所述編程 單元相同的字線的編程禁止單元； 選擇第一單元串的第一串選擇線和選擇第二單元串的第二串選擇線； 第一偽字線，其布置在地選擇線和最低主字線之間；以及 第二偽字線，其具有不同于第一偽字線的字線配置，而且布置在第一串選擇線以及第 -串選擇線和最商主字線之間。
18. 如權(quán)利要求17所述的數(shù)據(jù)存儲設(shè)備，其中，所述3D快閃存儲器件和所述存儲控制 器在存儲卡中具體實現(xiàn)。
19. 如權(quán)利要求17所述的數(shù)據(jù)存儲設(shè)備，其中，所述3D快閃存儲器件和所述存儲控制 器在固態(tài)驅(qū)動器（SSD)中具體實現(xiàn)。
【文檔編號】G11C16/24GK104143358SQ201410195246
【公開日】2014年11月12日 申請日期:2014年5月9日 優(yōu)先權(quán)日:2013年5月10日
【發(fā)明者】南尚完, 樸起臺 申請人:三星電子株式會社