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      多個獨立的串行鏈接存儲器的制造方法

      文檔序號:6766750閱讀:169來源:國知局
      多個獨立的串行鏈接存儲器的制造方法
      【專利摘要】本發(fā)明公開一種用于在半導體存儲器中串行數(shù)據(jù)鏈接接口和存儲體之間控制數(shù)據(jù)傳輸?shù)难b置、系統(tǒng)和方法。在一實施例中,本發(fā)明公開了一種具有多個串行數(shù)據(jù)鏈接和多個存儲體的閃爍存儲器設備,其中,所述鏈接獨立于所述多個體。所述閃爍存儲器設備可以以菊花鏈配置級聯(lián),并在存儲器設備之間使用回波信號線串行通信。此外,本發(fā)明描述了一種虛擬多鏈接配置,其中使用單個鏈接來模擬多鏈接。
      【專利說明】多個獨立的串行鏈接存儲器
      [0001]本申請是申請?zhí)枮?00680036462.2、申請日為2006年9月29日、發(fā)明名稱為“多個獨立的串行鏈接存儲器”的申請的分案申請。
      【技術領域】
      [0002]本發(fā)明涉及半導體存儲器設備,更具體地,本發(fā)明涉及一種用來提高半導體閃爍存儲器設備的速度和/或容量的存儲器結構。
      【背景技術】
      [0003]諸如數(shù)碼照相機、便攜式數(shù)字助理、便攜式音頻/視頻播放器和移動終端的移動電子設備一直以來要求大容量存儲器,優(yōu)選的是具有不斷增加容量和速度能力的非易失性存儲器。例如,目前使用的音頻播放器可以具有介于256M字節(jié)至40G字節(jié)的用于存儲音頻/視頻數(shù)據(jù)的存儲器。由于在沒有電力的情況下非易失性存儲器可以保存數(shù)據(jù),優(yōu)先選擇諸如閃爍存儲器和硬盤驅動器的非易失性存儲器,因此延長了電池壽命。
      [0004]目前,硬盤驅動器具有可以存儲20-40G字節(jié)數(shù)據(jù)的高密度,但體積相對龐大。但是,閃爍存儲器,也被稱作固態(tài)驅動器,由于其高密度、非易失性和相對硬盤驅動器的較小尺寸而受到歡迎。閃爍存儲器技術是基于EPROM和EEPROM技術的。選擇術語“閃爍”是由于其一次可擦除大量存儲器單元,這區(qū)別于只能單獨擦除每一字節(jié)的EEPR0M。多層單元(MLC)的出現(xiàn)相對于單層單元進一步增加了閃爍存儲器密度。本領域內技術人員清楚地知道閃爍存儲器可以被配置為或非(NOR)閃爍或者與非(NAND)閃爍,其中,NAND閃爍由于其更緊密存儲器陣列結構而相對給定面積具有更高密度。為了進一步討論,所提及到的閃爍存儲器可以被理解為NOR、NAND或者其它類型閃爍存儲器。
      [0005]雖然,現(xiàn)有閃爍存儲器模塊對于目前的消費電子設備具有足夠速度運行,但是用于要求高數(shù)據(jù)速率的其他設備中可能并不足夠。例如,記錄高分辨率移動圖像的移動多媒體設備可能要求存儲模塊具有至少lOMB/s的編程吞吐量,而現(xiàn)有閃爍存儲器技術難以達至IJ,因為現(xiàn)有閃爍存儲器技術典型的編程數(shù)據(jù)率為7MB/s。由于編程單元需要的多步驟編程序列,多層單元閃爍存儲器具有1.5MB/s的更低的速率。
      [0006]通過增加閃爍存儲器的運行頻率,可以直接增加閃爍存儲器的編程和讀取吞吐量。例如,目前大約20-30MHZ的運行頻率可以被增加一個數(shù)量級到大約200MHz。雖然這種解決方案顯得直截了當,但是在如此高的頻率下信號質量會有顯著問題,這就對閃爍存儲器的運行頻率設置了一個實際應用上的限制。特別地,閃爍存儲器使用一組并行輸入/輸出(I/O)引腳與其他元件通信,根據(jù)期望配置,所述引腳數(shù)量為8或者16,用于接收命令指令、接收輸入數(shù)據(jù)和提供輸出數(shù)據(jù)。這通常被稱作并行接口。高速運行將會導致眾所周知的諸如串擾、信號偏移和信號衰減的通信退化效應,從而降低信號質量。
      [0007]上述并行接口使用大量引腳來讀取和寫入數(shù)據(jù)。隨著輸入引腳和線路的增加,許多不期望的效應也在增加。這些效應包括符號間干擾、信號偏移和串擾。符號間干擾來自沿線路傳輸?shù)男盘柕乃p以及當多個元件連接到線路時所造成的反射(reflection)。當信號沿著具有不同長度和/或特性的線路傳輸并且在不同時間到達端點時,產生信號偏移。串擾是指在非常接近的線路上的信號的不期望的耦合。隨著存儲器設備的運行速度增加,串擾越來越成為一個問題。
      [0008]因此,在本【技術領域】中需要這樣的存儲器模塊用于移動電子設備和固態(tài)驅動器應用中,其具有增加的存儲容量和/或運行速度,并且最小化存取存儲器模塊所需的輸入引腳和線路的數(shù)量。

      【發(fā)明內容】

      [0009]以下說明本發(fā)明的一些實施例的簡要概括,用來提供對本發(fā)明多個方面的基本認識。此概要并不是本發(fā)明的詳盡的全面概述,其用意并非是標識本發(fā)明的關鍵或者重要部分,也不是界定本發(fā)明的范圍。其唯一目的是以簡化形式提供本發(fā)明的一些實施例,作為下述的更加詳細描述的前序。
      [0010]根據(jù)本發(fā)明的多個方面,本發(fā)明公開了具有多個存儲體和多個串行數(shù)據(jù)鏈接接口的半導體存儲器設備。在一個實施例中,存儲器設備包括獨立控制鏈接接口和存儲體之間的數(shù)據(jù)傳輸?shù)目刂齐娐?。在一些實例中,所述存儲體為非易失性存儲器。本發(fā)明的控制電路可以與存儲器設備內的多個模塊和其他電路通信。例如,所述控制電路產生驅動多個所述模塊的控制信號。
      [0011]本發(fā)明也公開了半導體閃爍存儲器設備中實行并發(fā)存儲器操作的方法。還包括了用于每一個串行數(shù)據(jù)鏈接接口和存儲體的狀態(tài)指示器。當所述存儲體忙碌(或者返回就緒)時,以及當鏈接接口忙碌(或者返回就緒)時,更新這些狀態(tài)指示器。此外,虛擬多鏈接特征允許具有減少引腳數(shù)量的存儲器設備以高于現(xiàn)有技術中設備的吞吐量運行。
      [0012]根據(jù)本發(fā)明的多個方面,本發(fā)明公開了一種具有多個級聯(lián)存儲器設備的存儲器系統(tǒng)。所述存儲器設備可以被串行連接,并且外部存儲器控制器可以接收和提供數(shù)據(jù)和控制信號給所述存儲器系統(tǒng)。在本發(fā)明的其他實施例中,用來實現(xiàn)所公開方法的可執(zhí)行指令被存儲為控制邏輯或者諸如光盤或者磁盤的計算機可讀媒介上的計算機可讀指令。在本發(fā)明的一些實施例中,每一個閃爍存儲器設備可以包括一個唯一的設備識別符??梢耘渲盟鲈O備用來解析串行輸入數(shù)據(jù)中的目標設備信息域,將目標設備信息與所述設備的所述唯一設備識別號碼相關聯(lián),來判斷所述設備是否是所述目標設備。本說明書全文也公開了本發(fā)明的多個其他方面。
      【專利附圖】

      【附圖說明】
      [0013]通過示例性實施例來說明本發(fā)明,但本發(fā)明并不限于相應附圖,其中相同附圖標號表不同一部件。
      [0014]圖1A、1B、1C為根據(jù)本發(fā)明多個方面說明允許并發(fā)操作的示例性存儲器設備的高級示意圖;
      [0015]圖2A為根據(jù)本發(fā)明多個方面的示例性存儲器設備的高級框圖;
      [0016]圖2B為根據(jù)本發(fā)明的一個實施例的圖2A所示的串行數(shù)據(jù)鏈接的示意圖;
      [0017]圖2C為根據(jù)本發(fā)明的一個實施例的圖2A所示的輸入串行到并行的寄存器塊的示意圖;[0018]圖2D為根據(jù)本發(fā)明的一個實施例的圖2A所示的路徑開關電路的示意圖;
      [0019]圖2E為根據(jù)本發(fā)明的一個實施例的圖2A所示的輸出并行到串行寄存器塊的示意圖;
      [0020]圖3A、圖4、圖5A、圖6A和圖7為根據(jù)本發(fā)明多個方面的由存儲器設備執(zhí)行的存儲器操作的時序圖;圖38、圖5B和圖6B為根據(jù)本發(fā)明多個方面的設備中分別說明圖3A、5A和6A的所述存儲器操作的流程圖;
      [0021]圖8A、8B和SC為根據(jù)本發(fā)明多個方面的存儲器設備中執(zhí)行的并發(fā)存儲器操作的時序圖;
      [0022]圖9和圖10為根據(jù)本發(fā)明多個方面的控制多個串行數(shù)據(jù)鏈接接口和多個存儲體之間的數(shù)據(jù)傳輸?shù)姆椒ǖ牧鞒虉D;
      [0023]圖11為根據(jù)本發(fā)明的多個方面的設備中存儲器設備的輸出引腳配置方框圖;
      [0024]圖12為根據(jù)本發(fā)明的在裝備有虛擬多鏈接特征的多個方面的存儲器設備中執(zhí)行存儲器操作的時序圖;
      [0025]圖13描述根據(jù)本發(fā)明多個方面的多個存儲器設備的級聯(lián)配置的高級框圖;
      [0026]圖14為根據(jù)本發(fā)明一些方面的級聯(lián)配置中的存儲器設備上執(zhí)行的存儲器操作的簡化時序圖。
      【具體實施方式】
      [0027]本發(fā)明公開了具有至少兩個存儲體的半導體存儲器的串行數(shù)據(jù)接口。此串行數(shù)據(jù)接口可以包括一個或者多個與中央控制邏輯通信的串行數(shù)據(jù)鏈接,其中,每一個串行數(shù)據(jù)鏈接可以串行接收命令和數(shù)據(jù),可以串行提供輸出數(shù)據(jù)。每一個串行數(shù)據(jù)鏈接可以存取存儲器中的任一存儲體用來編程和讀取數(shù)據(jù)。串行接口的至少一個優(yōu)點是在不同密度下具有標準輸出引腳而引腳數(shù)少的設備,因此,允許將來相兼容地升級到更高密度而無需重新設計電路板。
      [0028]圖1A和IB為根據(jù)本發(fā)明多個方面說明支持并發(fā)操作的示例性存儲器設備的高級示意圖。圖1A示出具有多個串行數(shù)據(jù)鏈接接口 102和104以及多個存儲體106和108的存儲器設備。此處所示布置被稱作雙端口配置。每一串行數(shù)據(jù)鏈接接口具有相連接的輸入/輸出引腳以及數(shù)據(jù)輸入和數(shù)據(jù)輸出電路,并將結合圖2A進一步詳細描述。通過串行數(shù)據(jù)鏈接接口傳輸?shù)臄?shù)據(jù)以串行方式(例如以單個比特寬度的數(shù)據(jù)流)傳輸,所述存儲器設備內的每一個數(shù)據(jù)鏈接接口 102和104都是獨立的,可以傳輸數(shù)據(jù)出入存儲體106和108中的任一個。例如,串行數(shù)據(jù)鏈接102可以傳輸數(shù)據(jù)出入存儲體106或者108。類似地,串行數(shù)據(jù)鏈接104可以傳輸數(shù)據(jù)出入存儲體106和108。由于所示兩個串行數(shù)據(jù)鏈接接口是獨立的,所以它們可以并發(fā)的傳輸數(shù)據(jù)出入單獨的存儲體。此處所述的“鏈接”是指電路,所述電路可以為數(shù)據(jù)出入所述一個或多個存儲體提供路徑,并控制其傳輸??刂颇K110可以使用命令進行配置,以控制數(shù)據(jù)在每一個串行數(shù)據(jù)鏈接接口 102和104與每一個存儲體106和108之間交換。例如,控制模塊110可以被配置為允許串行數(shù)據(jù)鏈接接口 102讀取來自存儲體106的數(shù)據(jù),同時允許串行數(shù)據(jù)鏈接接口 104寫數(shù)據(jù)到存儲體108中。這個特征增強了系統(tǒng)設計的靈活性并提高了設備利用率(例如,總線利用率和核心利用率)。如下所示,控制模塊110可以包括控制電路、寄存器和開關電路。[0029]圖1B示出一個實施例,其中,單個串行數(shù)據(jù)鏈接接口 120通過控制模塊126鏈接到多個存儲體122和124。此處所示布置在此稱為單端口配置,并且相對于圖1A所示的雙端口配置,使用較少的存儲器設備的輸入/輸出引腳。配置控制模塊126來運行或者執(zhí)行兩個操作過程或者線程,使得串行數(shù)據(jù)鏈接接口 120可以與存儲體122和124以流水線方式交換數(shù)據(jù)。例如,當數(shù)據(jù)被寫入存儲體122時,數(shù)據(jù)鏈接接口 120可以同時讀取存儲體124的數(shù)據(jù)。根據(jù)本發(fā)明的多個方面并且如下進一步詳細描述,存儲器設備使用圖1B所示的單鏈接配置模擬了多鏈接操作。使用此單鏈接結合多存儲體配置,此處被稱之為虛擬多鏈接,可以在其他存儲體可能處于忙碌狀態(tài)時存取任一可用存儲體。因此,通過連接仲裁電路存取其他可用存儲體,此存儲器設備可以提升單鏈接配置的利用率。
      [0030]圖1A和圖1B所示的存儲器設備包括僅用于說明目的的兩個存儲體。本領域內技術人員可以意識到此處公開的本發(fā)明的多個方面是可以縮放的,并且允許使用多個存儲體和多個串行數(shù)據(jù)鏈接接口。例如,單個存儲器設備可以包括例如2、4或者多個存儲體。圖1C示出一個實施例,其中,在控制模塊150的控制下,配置有四個獨立的串行數(shù)據(jù)鏈接132、134、136和138,用來與四個存儲體140、142、144和146交換數(shù)據(jù)。當使用虛擬多鏈接配置,僅有一個鏈接是必要的,其余的鏈接(例如圖1A中的雙鏈接或者圖1C中的四鏈接輸出引腳配置)并不使用,并被認為是沒有連接(NC)。相比傳統(tǒng)的并行接口結構,串行數(shù)據(jù)鏈接接口至少有一個優(yōu)點,就是在保持鏈接靈活性和大密度的同時,降低了存儲器設備上的引腳數(shù)量。例如,當傳統(tǒng)的閃爍存儲器設備可以要求在封裝的多個面上有48個引腳時,根據(jù)本發(fā)明的存儲器設備可以在標準封裝1100的單面上使用很少的引腳(例如,11個引腳),如圖11所示。或者是,由于需要較少的內部接合焊盤,所以可以使用不同的、更小類型的封裝。
      [0031]根據(jù)本發(fā)明的一個具體實施例,圖2A示例性說明圖1A所示的存儲器設備的更詳細的示意圖。存儲器設備200中的每一個存儲體的結構可以相同或者相似于NAND閃爍存儲器核心結構。圖2A示出和本發(fā)明相關的這些電路,并且有目的地省略了某些電路塊來簡化圖2A,例如,使用閃爍存儲器核心結構的存儲器設備200將包括高壓產生電路,此電路對存儲單元的編程和擦除是必要的。此處所用的核心結構(或者核心電路)是指包括存儲單元陣列和相關聯(lián)的存取電路(例如解碼和數(shù)據(jù)傳輸電路)的電路。由于標準存儲器結構是眾所周知的,因此與所選擇的結構相關聯(lián)的原始操作也是公知的,這一點本領域內技術人員應該了解。本領域內的技術人員更應明白,任何已知的非易失性或者易失性存儲器結構可以用在本發(fā)明的替代實施例中。
      [0032]存儲器設備200包括多個具有各自數(shù)據(jù)、控制和尋址電路的同樣的存儲體,諸如存儲體A202和存儲體B204,地址和數(shù)據(jù)路徑開關電路206連接到存儲體202和204,并且連接到與各存儲體相關聯(lián)的同樣的接口電路205和207用于提供到開關電路206和接收來自開關電路206的數(shù)據(jù)。例如,存儲體202和204優(yōu)選的是非易失性存儲器,諸如閃爍存儲器。邏輯上,由存儲體202接收和提供的信號被標以字母“A”,同時由存儲體204接收和提供的信號被標以字母“B”。類似地,由接口電路205接收和提供的信號被標以數(shù)字“0”,由接口電路207接收和提供的信號被標以數(shù)字“I”。每一接口電路205/207以串行數(shù)據(jù)流接收存取數(shù)據(jù),其中例如,所述存取數(shù)據(jù)可以包括用于編程操作的命令、地址信息和輸入數(shù)據(jù)。在讀取操作中,接口電路將響應于讀取命令和地址數(shù)據(jù)提供輸出數(shù)據(jù)作為串行數(shù)據(jù)流。存儲器設備200進一步包括全局電路(global circuit),諸如控制接口 208和狀態(tài)/ID寄存器電路210,用來提供諸如時鐘信號sclki和reset的全局信號給存儲體202和204 二者的電路以及各自的接口電路205和207。前述電路將在以下進一步討論。
      [0033]存儲體202包括公知的存儲器外圍電路,諸如用于提供輸出數(shù)據(jù)00爪_八和用于接收輸入編程數(shù)據(jù)DIN_A的感應放大器和頁面緩沖電路塊212,還有行解碼塊214。本領域內技術人員可以明白,塊212也將包括列解碼電路??刂坪皖A解碼電路塊216經由信號線ADDR_A接收地址信號和控制信號,并且提供預解碼地址信號給行解碼器214、感應放大器和頁面緩沖電路塊212。
      [0034]存儲體204的外圍電路與前面描述的存儲體202的外圍電路相同。存儲體B的電路包括用于提供輸出數(shù)據(jù)D0UT_B和用于接收輸入編程數(shù)據(jù)DIN_B的感應放大器和頁面緩沖電路塊218,還有行解碼塊220以及控制和預解碼電路塊222??刂坪皖A解碼電路塊222經由信號線ADDR_B接收地址信號和控制信號,并且提供預解碼地址信號給行解碼器220、感應放大器和頁面緩沖電路塊222。每一個存儲體和相應的外圍電路可以使用公知的結構配置。
      [0035]在一般操作中,每一個存儲體對特定的命令和地址響應,并且如果必要,對輸入數(shù)據(jù)響應。例如,存儲體202將響應讀取命令和讀取地址而提供輸出數(shù)據(jù)D0UT_A,并且可以響應編程命令和編程地址而對輸入數(shù)據(jù)編程。例如,每一個存儲體可以響應諸如擦除命令的其它命令。
      [0036]在目前所示實施例中,路徑開關206為雙端口電路,可以在兩種模式的其中之一中運行用來在存儲體202和204與接口電路205和207之間傳遞信號。第一種是直接傳輸模式,其中,存儲體202和接口電路205的信號互相傳遞。同時,在所述直接傳輸模式中,存儲體204和接口電路207的信號互相傳遞。第二種是交叉?zhèn)鬏?cross — transfer)模式,其中,存儲體202和接口電路207的信號互相傳遞,同時,存儲體204和接口電路205的信號互相傳遞。稍后將討論路徑開關206的單端口配置。
      [0037]如上提及的,接口電路205和207以串行數(shù)據(jù)流方式接收和提供數(shù)據(jù),這是為了在高運行頻率下提高總的信號吞吐量的同時,降低芯片的輸出引腳的需求。由于存儲體202和204的電路通常被配置為用于并行地址和數(shù)據(jù),所以需要轉換電路。
      [0038]接口電路205包括串行數(shù)據(jù)鏈接230,輸入串行到并行寄存器塊232和輸出并行到串行寄存器塊234。串行數(shù)據(jù)鏈接230接收串行輸入數(shù)據(jù)SIP0、輸入使能信號IPEO和輸出使能信號0ΡΕ0,并且提供串行輸出數(shù)據(jù)S0P0、輸入使能回波信號IPEQO和輸出使能回波信號0PEQ0。信號SIPO (和SIP1)為串行數(shù)據(jù)流,其中,每一信號可以包括地址、命令和輸入數(shù)據(jù)。串行數(shù)據(jù)鏈接230提供相應于SIPO的緩沖的串行輸入數(shù)據(jù)SER_IN0并且接收來自輸出并行到串行寄存器塊234的串行輸出數(shù)據(jù)SER_0UT0。輸入串行到并行寄存器塊232接收SER_IN0并且將其轉換為一組并行信號PAR_IN0。輸出并行到串行寄存器塊234接收一組并行輸出數(shù)據(jù)PAR_0UT0并且將其轉換為串行輸出數(shù)據(jù)SER_0UT0,其被隨后提供作為數(shù)據(jù)流S0P0。輸出并行到串行寄存器塊234也可以接收來自狀態(tài)/ID寄存器電路210的數(shù)據(jù),用來輸出其中存儲的數(shù)據(jù),而不是PAR_0UT0的數(shù)據(jù)。這個特定特征的細節(jié)將隨后進一步描述。此外,串行數(shù)據(jù)鏈接230配置成為另一存儲器設備200提供控制信號和數(shù)據(jù)信號的菊花鏈的級聯(lián)。[0039]串行接口電路207與接口電路205相同地配置,并且包括串行數(shù)據(jù)鏈接236、輸入串行到并行寄存器塊240和輸出并行到串行寄存器塊238。串行數(shù)據(jù)鏈接236接收串行輸入數(shù)據(jù)SIP1、輸入使能信號IPEl和輸出使能信號OPEI,并且提供串行輸出數(shù)據(jù)S0P1、輸入使能回波信號IPEQl和輸出使能回波信號OPEQl。串行數(shù)據(jù)鏈接236提供相應于SIPl的緩沖的串行輸入數(shù)據(jù)SER_IN1,并且接收來自輸出并行到串行寄存器塊238的串行輸出數(shù)據(jù)SER_0UT1。輸入串行到并行寄存器塊238接收SER_IN1并且將其轉換為一組并行信號PAR_INI。輸出并行到串行寄存器塊240接收一組并行輸出數(shù)據(jù)PAR_0UT1并且將其轉換為串行輸出數(shù)據(jù)SER_0UT1,其被隨后提供作為數(shù)據(jù)流SOPl。輸出并行到串行寄存器塊240也可以接收來自狀態(tài)/ID寄存器電路210的數(shù)據(jù),用來輸出其中存儲的數(shù)據(jù),而不是PAR_0UT1的數(shù)據(jù)。如同串行數(shù)據(jù)鏈接230 —樣,串行數(shù)據(jù)鏈接236配置成為另一存儲器設備200提供控制信號和數(shù)據(jù)信號的菊花鏈的級聯(lián)。
      [0040]控制接口 208包括標準輸入緩沖器電路,并且產生分別對應于CS#、SCLK和RST#的內部芯片選擇信號chip_sel、內部時鐘信號sclki和內部復位信號reset。雖然信號chip_sel主要由串行數(shù)據(jù)鏈接230和236使用,但是reset和sclki通過存儲器設備200被許多電路使用。
      [0041]圖2B為根據(jù)本發(fā)明的一個實施例的串行數(shù)據(jù)鏈接230的示意圖。串行數(shù)據(jù)鏈接230包括用于接收輸入信號0ΡΕ0、IPEO和SIPO的輸入緩沖器242、用于驅動信號S0P0、IPEQO和OPEQO的輸出驅動器244、用于按拍輸出(clocking)信號out_en0和in_en0的觸發(fā)器電路246以及反相器248和多路轉換器(MUX) 250。響應信號chip_Sel來啟動信號OPEO和SIPO的輸入緩沖器,響應經反相器248反相的chip_Sel啟動信號SOPO的輸出驅動器。信號out_en0啟動輸出緩沖器(后面圖2E中示出)并且提供信號SER_0UT0。信號in_en0啟動輸入串行到并行寄存器塊232來鎖存SER_IN0數(shù)據(jù)。信號in_en0、Out_en0和SER INO。
      [0042]串行數(shù)據(jù)鏈接230包括啟動將存儲器設備200和其它存儲器設備級聯(lián)的菊花鏈的電路。更具體地,串行輸入數(shù)據(jù)流SIPO和使能信號OPEO和IPEO可以通過串行數(shù)據(jù)鏈接230傳遞到另一存儲器設備的相應引腳。當in_en0在激活的高邏輯水平時,SER_IN0被與邏輯門252接收并傳遞到相應的觸發(fā)器246。與此同時,處于激活的高邏輯水平的in_en0將控制MUX250來傳輸Si_next0到輸出驅動器244。類似地,IPEO和OPEO也可以通過各自的觸發(fā)器246被按拍輸出到IPEQO和0PEQ0。雖然此處描述串行數(shù)據(jù)鏈接230,應該清楚串行數(shù)據(jù)鏈接236也包括相同元件,它們按照與圖2B所示串行數(shù)據(jù)鏈接230相同的方式相互連接。
      [0043]圖2C為輸入串行到并行寄存器塊232的示意圖。此寄存器塊接收時鐘信號sclk1、使能信號in_en0和輸入數(shù)據(jù)流SER_IN0,并且轉換SER_IN0為一組并行數(shù)據(jù)。特別地,可以轉換SER_IN0來提供命令CMDJK列地址C_ADD0、行地址R_ADD0和輸入數(shù)據(jù)DATA_IN0。本發(fā)明公開的實施例優(yōu)選地在高頻下運行,例如在200MHz。以此速度,串行輸入數(shù)據(jù)流可以在快過解碼所接收的命令的速度下接收。正是由于此原因,串行輸入數(shù)據(jù)流初始被緩沖在一組寄存器中。應該明白,本發(fā)明所示的示意圖也適用于輸入串行到并行寄存器塊240,唯一不同之處是信號名稱的標號不同。
      [0044]輸入串行到并行寄存器塊232包括輸入控制器254、命令寄存器256、臨時寄存器258和串行數(shù)據(jù)寄存器260,其中,輸入控制器254用來接收in_en0和sclki。由于串行輸入數(shù)據(jù)流的數(shù)據(jù)結構是預先確定的,所以可以將特定位數(shù)的輸入數(shù)據(jù)流分配到前述的寄存器中。例如,與命令相應的位可以被存儲到命令寄存器256中,與行地址和列地址相應的位可以被存儲到臨時寄存器258中,與輸入數(shù)據(jù)相應的位可以被存儲到串行數(shù)據(jù)寄存器260中。串行輸入數(shù)據(jù)流的位分配可以由輸入控制器254控制,其可以包括計數(shù)器,用于在接收到每一預先確定的位數(shù)之后產生合適的寄存器啟動控制信號。換句話說,三個寄存器的每一個可以被順序啟動以根據(jù)串行輸入數(shù)據(jù)流的預先確定的數(shù)據(jù)結構來接收和存儲串行輸入數(shù)據(jù)流的數(shù)據(jù)位。
      [0045]命令解釋器(interpreter) 262并行接收來自命令寄存器256的命令信號,并且產生一個經過解碼的命令CMD_0。命令解釋器262是由互相連接的邏輯門或者固件實現(xiàn)的標準電路,用于解碼接收到的命令。如圖4所示,CMD_0可以包括信號cmd_status和cmd_id。開關控制器264接收一個或者多個來自CMD_0的信號,用來控制一個簡單的開關電路266。開關電路266并行地接收存儲在臨時寄存器258中的所有數(shù)據(jù),并且根據(jù)經過解碼的命令CMD_0加載數(shù)據(jù)到列地址寄存器268和行/體寄存器270的二者或其中之一。由于臨時寄存器不總是包括列和行/體地址數(shù)據(jù)兩者,所以優(yōu)選的進行這一解碼。例如,具有塊擦除命令的串行輸入數(shù)據(jù)流將僅使用行地址,此情況中,僅有存儲在臨時寄存器258中的相應位加載到行/體寄存器270。列地址寄存器268提供并行信號C_ADD0,行/體地址寄存器270提供并行信號R_ADD0,并且數(shù)據(jù)寄存器272提供并行信號DATA_IN0,用于編程操作。CMDJKC_ADD0、R_ADD0和Data_IN0 (可選)共同形成并行信號PAR_IN0。每一并行信號的位寬尚未被指定,因為所需的寬度是一種設計參數(shù),可以根據(jù)特定標準定制或者設計。
      [0046]用于閃爍核心結構實現(xiàn)的存儲器設備200的一些操作的實例如下表I所示。表I列出可能的用于CMD_0的操作(OP)代碼和列地址(C_ADD0)、行/體地址(R_ADD0)和輸入數(shù)據(jù)(DATA_IN0)的相應狀態(tài)。
      [0047]表I命令集
      [0048]
      【權利要求】
      1.一種半導體存儲器設備,包括: 多個可獨立控制的存儲塊; 多個數(shù)據(jù)鏈接接口,可操作地獨立傳輸在多個數(shù)據(jù)鏈接接口的其中任一個和多個存儲塊的其中任一個之間的輸入數(shù)據(jù)或輸出數(shù)據(jù),并且所述多個數(shù)據(jù)鏈接接口的每一個具有用于接收所述輸入數(shù)據(jù)的輸入電路和用于輸出所述輸出數(shù)據(jù)的輸出電路;以及 控制電路,用于控制在所述多個數(shù)據(jù)鏈接接口的其中任一個和多個存儲塊其中任一之間并發(fā)進行的數(shù)據(jù)傳輸。
      2.權利要求1的半導體存儲器設備,其中,所述存儲塊包括非易失性存儲塊。
      3.權利要求2的半導體存儲器設備,其中,所述非易失性存儲塊包括閃爍存儲塊。
      4.權利要求3的半導體存儲器設備,其中,所述閃爍存儲塊包括串聯(lián)的晶體管存儲器單元。
      5.權利要求4的半導體存儲器設備,其中,所述閃爍存儲塊包括并聯(lián)的晶體管存儲器單元。
      6.權利要求1的半導體存儲器設備,其中,所述控制電路接收計算機可執(zhí)行指令用來控制所述輸入和輸出數(shù)據(jù)進出多個存儲塊的其中之一的傳輸。
      7.權利要求6的半導體存儲器設備,其中, 所述輸入和輸出數(shù)據(jù)包括串行輸入和輸出數(shù)據(jù);并且 所述控制電路響應地址信息控制所述串行輸入數(shù)據(jù)的傳輸,其中,所述地址信息包含在所述串行輸入數(shù)據(jù)的地址域中。
      8.權利要求6的半導體存儲器設備,其中,所述多個存儲塊、所述多個數(shù)據(jù)鏈接接口和所述控制電路位于具有單面焊盤結構的單獨封裝中。
      9.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口包括兩個數(shù)據(jù)鏈接接口。
      10.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口包括四個數(shù)據(jù)鏈接接口。
      11.權利要求1的半導體存儲器設備,其中,所述控制電路被配置來控制在所述多個存儲塊的至少兩個與所述多個數(shù)據(jù)鏈接接口的至少兩個之間的并發(fā)進行的數(shù)據(jù)傳輸。
      12.權利要求3的半導體存儲器設備,其中,所述設備通過所述數(shù)據(jù)鏈接接口的其中一個在所述多個閃爍存儲塊的其中之一中執(zhí)行讀操作,并發(fā)通過所述數(shù)據(jù)鏈接接口的另一個在所述多個閃爍存儲塊的另一個中執(zhí)行寫操作。
      13.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口串行接收數(shù)據(jù)。
      14.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口包括用于串行輸出數(shù)據(jù)的電路。
      15.權利要求1的半導體存儲器設備,其中,多個數(shù)據(jù)鏈接接口可操作地訪問交疊時間周期中的多個存儲塊的至少兩個。
      16.權利要求15的半導體存儲器設備,其中,所述交迭時間周期期間發(fā)生的操作包括頁面讀取、編程和擦除操作的至少兩個。
      17.權利要求15的半導體存儲器設備,其中,所述交迭時間周期期間發(fā)生的操作包括數(shù)據(jù)傳輸操作以及頁面讀取、編程和擦除操作三者的至少一個。
      18.權利要求15的半導體存儲器設備,其中,通過多個接口的兩個或者多個啟動所述交迭時間周期期間的操作。
      19.權利要求1的半導體存儲器設備,其中,所述多個存儲塊包括多個與非閃爍存儲塊。
      20.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口可獨立控制來訪問多個存儲塊的任意一個中的任意地址。
      21.權利要求20的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口可獨立控制來訪問多個存儲塊的任一個中的任一行。
      22.權利要求20的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口可獨立控制來訪問多個存儲塊的任一個中的任一列。
      23.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口可獨立控制來執(zhí)行頁面讀取、編程和擦除操作的至少兩個。
      24.權利要求1的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口可獨立控制來執(zhí)行數(shù)據(jù)傳輸操作以及頁面讀取、編程和擦除操作三者的至少一個。
      25.權利要求1的半導體存儲器設備,還包括:用于接收時鐘信號的時鐘輸入引腳。
      26.權利要求25的半導體存儲器設備,其中,使用所述時鐘信號同步所述多個數(shù)據(jù)鏈接接口。
      27.權利要求26的半導體存儲器設備,其中,具有輸出使能端口的多個數(shù)據(jù)鏈接接口的每一個用于接收指示讀取數(shù)據(jù)何時被提供到各自數(shù)據(jù)鏈接接口的信號。
      28.權利要求27的半導體存儲器設備,其中,在每一時鐘信號周期所述讀取數(shù)據(jù)被提供到所述各自數(shù)據(jù)接口上。
      29.權利要求28的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口接收命令數(shù)據(jù)和寫數(shù)據(jù),并且其中所述多個數(shù)據(jù)鏈接接口的每一個還包括輸入使能端口,用于接收指示命令數(shù)據(jù)或者寫數(shù)據(jù)何時提供到所述數(shù)據(jù)接口的信號。
      30.權利要求29的半導體存儲器設備,其中,在時鐘信號的每一周期期間在數(shù)據(jù)接口上接收所述命令數(shù)據(jù)或者寫數(shù)據(jù)一次。
      31.權利要求29的半導體存儲器設備,其中,所述輸入使能端口上接收的所述信號具有用于指示命令或者寫數(shù)據(jù)何時提供到所述多個數(shù)據(jù)鏈接接口的其中一個上的第一邏輯電平和指示命令或者寫數(shù)據(jù)何時不提供到所述多個數(shù)據(jù)鏈接接口的其中一個上的第二邏輯電平。
      32.權利要求27的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口串行接收和輸出數(shù)據(jù)。
      33.權利要求27的半導體存儲器設備,其中,所述多個數(shù)據(jù)鏈接接口以單個比特寬度的數(shù)據(jù)流來接收和輸出。
      34.權利要求27的半導體存儲器設備,其中,所述輸出使能端口上接收的所述信號具有用于指示讀數(shù)據(jù)何時提供到所述多個數(shù)據(jù)鏈接接口的其中一個上的第一邏輯電平和指示讀數(shù)據(jù)何時不提供到所述多個數(shù)據(jù)鏈接接口的其中一個上的第二邏輯電平。
      35.一種半導體存儲器設備,包括: 多個可獨立控制存儲塊;多個串行數(shù)據(jù)鏈接接口,可操作地獨立傳輸在多個串行數(shù)據(jù)鏈接接口的至少一個和多個存儲塊的其中任一個之間的數(shù)據(jù),并且所述多個串行數(shù)據(jù)鏈接接口的每一個包括輸入數(shù)據(jù)端口和輸出數(shù)據(jù)端口 ;以及 控制電路,配置成控制在所述多個串行數(shù)據(jù)鏈接接口的其中任一個和多個存儲塊其中任一之間并發(fā)進行的數(shù)據(jù)傳輸。
      36.一種半導體存儲器設備,包括: 多個存儲體; 多個數(shù)據(jù)鏈接接口,所述多個數(shù)據(jù)鏈接接口的每一個包括輸入數(shù)據(jù)端口和輸出數(shù)據(jù)端口 ;以及 控制電路,用于執(zhí)行多個指令來控制數(shù)據(jù)在所述數(shù)據(jù)鏈接接口和多個存儲體中至少兩個之間傳輸?shù)慕坏?br> 37.權利要求36的半導體存儲器設備,其中,所述存儲體包括非易失性存儲體。
      38.權利要求37的半導體存儲器設備,其中,所述非易失性存儲體包括閃爍存儲體。
      39.權利要求37的半導體存儲器設備,其中,所述閃爍存儲體包括串聯(lián)的晶體管存儲器單元或并聯(lián)的晶體管存儲器單元。
      40.權利要求36的半導體存儲器設備,其中,利用計算機可執(zhí)行指令對所述控制電路進行編程,來分析輸入數(shù) 據(jù)的地址域和控制數(shù)據(jù)傳輸?shù)降刂酚蛑兄付ǖ亩鄠€存儲體的其中之一 O
      41.權利要求36的半導體存儲器設備,其中,所述多個存儲體、所述數(shù)據(jù)鏈接接口和所述控制電路位于具有單面焊盤結構的單獨封裝中。
      42.權利要求36的半導體存儲器設備,其中,所述控制電路被配置來同時存取多個存儲體中的至少兩個。
      【文檔編號】G11C7/10GK103985404SQ201410195813
      【公開日】2014年8月13日 申請日期:2006年9月29日 優(yōu)先權日:2005年9月30日
      【發(fā)明者】金鎮(zhèn)祺, 潘弘柏 申請人:莫塞德技術公司
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