一種基于dice結(jié)構(gòu)的改進(jìn)sram存儲(chǔ)單元的制作方法
【專(zhuān)利摘要】本發(fā)明提供了一種基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元，該單元包括以下結(jié)構(gòu)：4個(gè)反相器結(jié)構(gòu)，所述反相器結(jié)構(gòu)由PMOS管和NMOS管串聯(lián)形成，PMOS管漏極和NMOS管漏極之間作為存儲(chǔ)節(jié)點(diǎn)，每個(gè)存儲(chǔ)節(jié)點(diǎn)控制其它反相器結(jié)構(gòu)的一個(gè)NMOS管和另一個(gè)反相器結(jié)構(gòu)的一個(gè)PMOS管的柵電壓；傳輸結(jié)構(gòu)，由4個(gè)NMOS管構(gòu)成，其源極、柵極和漏極分別接位線/反相位線、字線和存儲(chǔ)節(jié)點(diǎn)。本發(fā)明通過(guò)采用改進(jìn)后的基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元，避免了傳統(tǒng)六管單元結(jié)構(gòu)靜態(tài)噪聲容限小，傳輸易出錯(cuò)的缺陷，解決了現(xiàn)有基于DICE結(jié)構(gòu)SRAM存儲(chǔ)單元易受存儲(chǔ)節(jié)點(diǎn)電平影響的問(wèn)題，提高了存儲(chǔ)單元的可靠性。
【專(zhuān)利說(shuō)明】—種基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種改進(jìn)的SRAM存儲(chǔ)單元。
【背景技術(shù)】
[0002]集成電路是當(dāng)前世界上更新速度最快的電子產(chǎn)品，而存儲(chǔ)器始終是代表集成電路技術(shù)發(fā)展水平的典型產(chǎn)品。集成電路設(shè)計(jì)、制造工藝水平的提高使SRAM的容量、性能得以不斷改善。SRAM因?yàn)樽x寫(xiě)速度塊，成為用作計(jì)算機(jī)高速緩存的最大量的揮發(fā)性存儲(chǔ)器。此外，在航空、通訊、消費(fèi)電子類(lèi)電子產(chǎn)品中，SRAM也有著廣泛的應(yīng)用。
[0003]隨著航空航天事業(yè)和半導(dǎo)體技術(shù)的飛速發(fā)展，各類(lèi)電子設(shè)備早已應(yīng)用到環(huán)境非常惡劣的空間中，空間中充斥著各種輻射粒子，而輻射效應(yīng)會(huì)導(dǎo)致半導(dǎo)體存儲(chǔ)器存儲(chǔ)單元的數(shù)據(jù)翻轉(zhuǎn)混亂，并導(dǎo)致整個(gè)邏輯電路的傳輸數(shù)據(jù)錯(cuò)誤。因此，提高SRAM的抗輻射能力，已成為SRAM設(shè)計(jì)者必須考慮的問(wèn)題。
[0004]傳統(tǒng)的SRAM大多采用六管單元，其結(jié)構(gòu)如圖1所示，用兩個(gè)鉗位的反相器(Ml和M5構(gòu)成一個(gè)反相器,M2和M6構(gòu)成第二個(gè)反相器)再加上兩個(gè)傳輸晶體管(M3和M4)組成。字線WL控制M3和M4，在讀取和寫(xiě)入操作時(shí)，M3和M4導(dǎo)通。讀取時(shí)，兩根位線BLB和BL均預(yù)充電至高電平。寫(xiě)入I時(shí)，BL = 1，BLB = O ;寫(xiě)入O時(shí)，BL = O, BLB = 10
[0005]現(xiàn)有的SRAM單元，在讀取操作的時(shí)候，BL和BLB預(yù)充電至Vdd/2。由于晶體管的分壓原理，導(dǎo)致存儲(chǔ)O的節(jié)點(diǎn)電壓上升，從而使靜態(tài)噪聲容限減小。如圖1所示，在讀取操作時(shí)，兩條位線BL和BLB分別充電至Vdd/2，如果左邊存儲(chǔ)節(jié)點(diǎn)Q存儲(chǔ)值為I，右邊存儲(chǔ)節(jié)點(diǎn)QB存儲(chǔ)值為0，則當(dāng)讀取操作時(shí)，WL = 1，M5導(dǎo)通，由于Q存儲(chǔ)的1，M2晶體管柵電壓一直處于開(kāi)啟狀態(tài)，BLB讀取QB中存儲(chǔ)的O時(shí)，本身被充電至高電平，因此M2和M4形成一個(gè)放電通路，QB電壓從O上升。如果QB電壓上升到一定程度，可以使Ml導(dǎo)通，從而下拉Q點(diǎn)電位，整個(gè)SRAM內(nèi)存儲(chǔ)數(shù)據(jù)都會(huì)發(fā)生翻轉(zhuǎn)，導(dǎo)致傳輸數(shù)據(jù)出現(xiàn)錯(cuò)誤。
[0006]因此在執(zhí)行讀操作時(shí)，存儲(chǔ)O的節(jié)點(diǎn)電壓上升至O到Vdd/2之間某一水平，具體取決于M2和M4之間的導(dǎo)通電阻。這時(shí)，如果該節(jié)點(diǎn)再受到一個(gè)噪聲電壓的擾動(dòng)，就更容易發(fā)生翻轉(zhuǎn)，因而靜態(tài)噪聲容限減小。同樣，在讀取“I”時(shí)也存在存儲(chǔ)節(jié)點(diǎn)電壓變化的問(wèn)題。如圖1所示，BL和BLB在讀取存儲(chǔ)數(shù)據(jù)之前預(yù)充電至Vdd/2，若Q = 1，QB = 0，則M3和M5形成通路，Q點(diǎn)電位處于Vdd/2和Vdd之間某一水平，具體取決于M3和M5導(dǎo)通電阻的大小。
[0007]圖2所示的是現(xiàn)有技術(shù)采用的雙互鎖存儲(chǔ)單元(DICE)結(jié)構(gòu)設(shè)計(jì)的SRAM單元，由四個(gè)反相器構(gòu)成4個(gè)存儲(chǔ)節(jié)點(diǎn)A、B、C、D0按照設(shè)計(jì)的思路，A和C的電位應(yīng)該相同，B和D的電位應(yīng)該相同。下面根據(jù)A、B、C、D不同的初始值分情況討論:
[0008]①假設(shè)A = 1,B = 0,C = 1,D = O是初始條件?？梢钥吹紸控制N8導(dǎo)通,將D點(diǎn)下拉至0，同時(shí)D控制Pl導(dǎo)通將A上拉至高電平，因此A和D在分別為I和O時(shí)相互控制，同理，B和C也相互控制。②如果A = 0，B = I, C = O, D = 1，則A = O使？2將8點(diǎn)上拉至1，而B(niǎo)則使NI導(dǎo)通將A下拉至0，同理，此時(shí)C和D也相互控制。
[0009]在情況①下，若B跳變?yōu)?，只能依賴(lài)C對(duì)其的反饋才能將其恢復(fù)。如果B的跳變?yōu)镺，可能由于較大的瞬態(tài)電流將P3導(dǎo)通，C上拉至I。這樣整個(gè)BC反饋失效。因?yàn)锳和D為一對(duì)控制結(jié)點(diǎn)，B和C為一對(duì)控制節(jié)點(diǎn)。A和D無(wú)法對(duì)B的跳變進(jìn)行恢復(fù)。在情況②下，也會(huì)產(chǎn)生類(lèi)似問(wèn)題。
[0010]因此，希望提出一種靜態(tài)噪聲容限大，且不受節(jié)點(diǎn)初始電平影響的SRAM單元結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0011]本發(fā)明提供了一種基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元，該單元包括以下結(jié)構(gòu):
[0012]反相器結(jié)構(gòu)，包括第一反相器結(jié)構(gòu)、第二反相器結(jié)構(gòu)、第三反相器結(jié)構(gòu)、第四反相器結(jié)構(gòu)，其中，
[0013]第一反相器結(jié)構(gòu)由第一 PMOS管Pl和第一 NMOS管NI串聯(lián)形成，所述第一 PMOS管Pl的源極接電源VDD，所述第一 NMOS管NI的源極接地，所述第一 PMOS管Pl漏極和第一NMOS管NI的漏極之間作為第一存儲(chǔ)節(jié)點(diǎn)A ；
[0014]第二反相器結(jié)構(gòu)由第二 PMOS管P2和第二 NMOS管N2串聯(lián)形成，所述第二 PMOS管P2的源極接電源VDD，所述第二 NMOS管N2的源極接地，所述第二 PMOS管漏極P2和第二NMOS管N2的漏極之間作為第二存儲(chǔ)節(jié)點(diǎn)B ；
[0015]第三反相器結(jié)構(gòu)由第三PMOS管P3和第三NMOS管N3串聯(lián)形成，所述第三PMOS管P3的源極接電源VDD，所述第三NMOS管N3的源極接地，所述第三PMOS管漏極P3和第三NMOS管N3的漏極之間作為第三存儲(chǔ)節(jié)點(diǎn)C ；
[0016]第四反相器結(jié)構(gòu)由第四PMOS管P4和第四NMOS管N4串聯(lián)形成，所述第四PMOS管P4的源極接電源VDD，所述第四NMOS管N4的源極接地，所述第四PMOS管漏極P4和第四NMOS管N4的漏極之間作為第四存儲(chǔ)節(jié)點(diǎn)D ；
[0017]所述第一存儲(chǔ)節(jié)點(diǎn)A，連接第二 PMOS管和第四NMOS管的柵電極；
[0018]所述第一存儲(chǔ)節(jié)點(diǎn)B，連接第一 PMOS管和第三NMOS管的柵電極；
[0019]所述第一存儲(chǔ)節(jié)點(diǎn)C，連接第四PMOS管和第二 NMOS管的柵電極；
[0020]所述第一存儲(chǔ)節(jié)點(diǎn)D，連接第三PMOS管和第一 NMOS管的柵電極；
[0021]傳輸結(jié)構(gòu)，由第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8構(gòu)成，其中，
[0022]第五NMOS管N5的漏極接第一存儲(chǔ)節(jié)點(diǎn)A，源極接位線BL ；
[0023]第六NMOS管N6的漏極接第二存儲(chǔ)節(jié)點(diǎn)B，源極接反相位線BLB ；
[0024]第七NMOS管N7的漏極接第三存儲(chǔ)節(jié)點(diǎn)C，源極接位線BL ；
[0025]第八NMOS管N8的漏極接第二存儲(chǔ)節(jié)點(diǎn)D，源極接反相位線BLB ；
[0026]所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的柵極均接字線WL。
[0027]與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn):通過(guò)采用改進(jìn)后的基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元，避免了傳統(tǒng)六管單元結(jié)構(gòu)靜態(tài)噪聲容限小，傳輸易出錯(cuò)的缺陷，還解決了現(xiàn)有基于DICE結(jié)構(gòu)SRAM存儲(chǔ)單元容易受存儲(chǔ)節(jié)點(diǎn)電平影響的問(wèn)題，有效提高了存儲(chǔ)單元的可靠性?！緦?zhuān)利附圖】

【附圖說(shuō)明】
[0028]通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯。
[0029]圖1為現(xiàn)有技術(shù)的六管單元結(jié)構(gòu)的SRAM單元結(jié)構(gòu)圖；
[0030]圖2為現(xiàn)有技術(shù)的基于DICE結(jié)構(gòu)的4存儲(chǔ)節(jié)點(diǎn)SRAM單元結(jié)構(gòu)圖；
[0031]圖3根據(jù)本發(fā)明的實(shí)施例的改進(jìn)的DICE結(jié)構(gòu)的4存儲(chǔ)節(jié)點(diǎn)SRAM單元結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0032]下面詳細(xì)描述本發(fā)明的實(shí)施例。
[0033]所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類(lèi)似的標(biāo)號(hào)表示相同或類(lèi)似的元件或具有相同或類(lèi)似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開(kāi)提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開(kāi)，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的器件和結(jié)構(gòu)的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他器件的可應(yīng)用于性和/或其他結(jié)構(gòu)的使用。
[0034]本發(fā)明提供了一種基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元。下面，將通過(guò)本發(fā)明的一個(gè)實(shí)施例對(duì)圖3所示的基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元進(jìn)行具體描述。如圖3所示，本發(fā)明所提供的基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元包括:
[0035]反相器結(jié)構(gòu)和傳輸結(jié)構(gòu)，其中所述反相器結(jié)構(gòu)采用雙管反相器構(gòu)成反饋環(huán)，構(gòu)成一個(gè)鎖存結(jié)構(gòu)。采用此結(jié)構(gòu)，每個(gè)單元中有四個(gè)節(jié)點(diǎn)存儲(chǔ)邏輯狀態(tài)，其中每個(gè)節(jié)點(diǎn)的狀態(tài)都由相鄰對(duì)角的結(jié)點(diǎn)控制，而這對(duì)角的結(jié)點(diǎn)并不互相聯(lián)系，它們的狀態(tài)也由其他相鄰對(duì)角的結(jié)點(diǎn)的狀態(tài)控制，在進(jìn)行讀取操作時(shí)，存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)中的電平狀態(tài)和來(lái)自位線或反相位線的信息通過(guò)傳輸結(jié)構(gòu)相互傳輸，下面對(duì)分別對(duì)這兩部分結(jié)構(gòu)盡心具體介紹。
[0036]反相器結(jié)構(gòu)，用于鎖存邏輯狀態(tài)信息，包括第一反相器結(jié)構(gòu)、第二反相器結(jié)構(gòu)、第三反相器結(jié)構(gòu)、第四反相器結(jié)構(gòu)，其中，
[0037]第一反相器結(jié)構(gòu)由第一 PMOS管Pl和第一 NMOS管NI串聯(lián)形成，所述第一 PMOS管Pl的源極接電源VDD，所述第一 NMOS管NI的源極接地，所述第一 PMOS管Pl漏極和第一NMOS管NI的漏極之間作為第一存儲(chǔ)節(jié)點(diǎn)A ;第二反相器結(jié)構(gòu)由第二 PMOS管P2和第二 NMOS管N2串聯(lián)形成，所述第二 PMOS管P2的源極接電源VDD，所述第二 NMOS管N2的源極接地，所述第二 PMOS管漏極P2和第二 NMOS管N2的漏極之間作為第二存儲(chǔ)節(jié)點(diǎn)B ;第三反相器結(jié)構(gòu)由第三PMOS管P3和第三NMOS管N3串聯(lián)形成，所述第三PMOS管P3的源極接電源VDD，所述第三NMOS管N3的源極接地，所述第三PMOS管漏極P3和第三NMOS管N3的漏極之間作為第三存儲(chǔ)節(jié)點(diǎn)C ;第四反相器結(jié)構(gòu)由第四PMOS管P4和第四NMOS管N4串聯(lián)形成，所述第四PMOS管P4的源極接電源VDD，所述第四NMOS管N4的源極接地，所述第四PMOS管漏極P4和第四NMOS管N4的漏極之間作為第四存儲(chǔ)節(jié)點(diǎn)D。
[0038]其中所述第一存儲(chǔ)節(jié)點(diǎn)A，連接第二 PMOS管和第四NMOS管的柵電極；所述第一存儲(chǔ)節(jié)點(diǎn)B，連接第一 PMOS管和第三NMOS管的柵電極；所述第一存儲(chǔ)節(jié)點(diǎn)C，連接第四PMOS管和第二 NMOS管的柵電極；所述第一存儲(chǔ)節(jié)點(diǎn)D，連接第三PMOS管和第一 NMOS管的柵電極。
[0039]所述傳輸結(jié)構(gòu)用于傳輸存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)中的邏輯電平狀態(tài)和來(lái)自位線或反相位線的信息，包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8，其中，第五NMOS管N5的漏極接第一存儲(chǔ)節(jié)點(diǎn)A，源極接位線BL ;第六NMOS管N6的漏極接第二存儲(chǔ)節(jié)點(diǎn)B，源極接反相位線BLB ;七NMOS管N7的漏極接第三存儲(chǔ)節(jié)點(diǎn)C，源極接位線BL ;第八NMOS管N8的漏極接第二存儲(chǔ)節(jié)點(diǎn)D，源極接反相位線BLB。所述第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的柵極均接字線WL。
[0040]當(dāng)對(duì)此存儲(chǔ)單元進(jìn)行讀取和寫(xiě)入操作時(shí)，傳輸結(jié)構(gòu)，即第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8均導(dǎo)通；在讀取時(shí)，反相位線BLB和位線BL均預(yù)充電至高電平，在進(jìn)行寫(xiě)入操作時(shí)，對(duì)要寫(xiě)入I的節(jié)點(diǎn)，BL= 1,BLB = O ;對(duì)要寫(xiě)入O的節(jié)點(diǎn)，BL = 0，BLB = I。
[0041]根據(jù)背景說(shuō)明中，對(duì)傳統(tǒng)DICE)結(jié)構(gòu)設(shè)計(jì)的SRAM單元的分析方法，同樣根據(jù)A、B、C、D四個(gè)存儲(chǔ)節(jié)點(diǎn)不同的初始值分情況討論:
[0042]第一種情況,假設(shè)A = I, B = O, C = I, D = O是初始條件?？梢钥吹紸控制第四NMOS管N4把D下拉至O，D控制第三PMOS管P3把C上拉至1，C又控制第二 NMOS管N2把B下拉至0，B控制第一 PMOS管Pl將A上拉至I。此時(shí)，如果A跳變?yōu)?，A將試圖使B上拉至1，但是由于C仍保持為1，同時(shí)通過(guò)導(dǎo)通第二 NMOS管N2將B保持在O。因此B的點(diǎn)位受到兩個(gè)節(jié)點(diǎn)的控制，一旦瞬變電流消失，B在C的控制下一直為0，則可以導(dǎo)通第一 PMOS管Pl將A上拉至I。由于A從I變?yōu)?，其只能控制B，而無(wú)法影響C和D。其余三個(gè)存儲(chǔ)結(jié)點(diǎn)可以做類(lèi)似分析
[0043]第二種情況,假設(shè)A = O, B = I,C = O, D=I是初始條件。通過(guò)類(lèi)似分析可以看到此相互控制的初始條件是穩(wěn)定度。此時(shí)，如果A跳變?yōu)?，則A將試圖通過(guò)讓第四NMOS管N4導(dǎo)通下拉D至0，但是D結(jié)點(diǎn)受到C的控制，而C = O使得第四PMOS管P4導(dǎo)通，讓D仍然維持在I。因此瞬變電流過(guò)后，D可以使A恢復(fù)為O。其余三個(gè)存儲(chǔ)結(jié)點(diǎn)可以做類(lèi)似分析。
[0044]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):通過(guò)采用改進(jìn)后的基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元，避免了傳統(tǒng)六管單元結(jié)構(gòu)靜態(tài)噪聲容限小，傳輸易出錯(cuò)的缺陷，還解決了現(xiàn)有基于DICE結(jié)構(gòu)SRAM存儲(chǔ)單元容易受存儲(chǔ)節(jié)點(diǎn)電平影響的問(wèn)題，有效提高了存儲(chǔ)單元的可靠性。
[0045]雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說(shuō)明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對(duì)這些實(shí)施例進(jìn)行各種變化、替換和修改。對(duì)于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。
[0046]此外，本發(fā)明的應(yīng)用范圍不局限于說(shuō)明書(shū)中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開(kāi)內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開(kāi)發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對(duì)它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種基于DICE結(jié)構(gòu)的改進(jìn)SRAM存儲(chǔ)單元，該單元包括以下結(jié)構(gòu): 反相器結(jié)構(gòu)，用于鎖存邏輯電平狀態(tài)，包括第一反相器結(jié)構(gòu)、第二反相器結(jié)構(gòu)、第三反相器結(jié)構(gòu)、第四反相器結(jié)構(gòu)，其中， 第一反相器結(jié)構(gòu)由第一 PMOS管(Pl)和第一 NMOS管(NI)串聯(lián)形成，所述第一 PMOS管(PD漏極和第一 NMOS管(NI)的漏極之間作為第一存儲(chǔ)節(jié)點(diǎn)(A)； 第二反相器結(jié)構(gòu)由第二 PMOS管(P2)和第二 NMOS管(N2)串聯(lián)形成，所述第二 PMOS管漏極(P2)和第二 NMOS管(N2)的漏極之間作為第二存儲(chǔ)節(jié)點(diǎn)(B)； 第三反相器結(jié)構(gòu)由第三PMOS管(P3)和第三NMOS管(N3)串聯(lián)形成，所述第三PMOS管漏極(P3)和第三NMOS管(N3)的漏極之間作為第三存儲(chǔ)節(jié)點(diǎn)(C); 第四反相器結(jié)構(gòu)由第四PMOS管(P4)和第四NMOS管(N4)串聯(lián)形成，所述第四PMOS管漏極(P4)和第四NMOS管(N4)的漏極之間作為第四存儲(chǔ)節(jié)點(diǎn)⑶； 所述第一存儲(chǔ)節(jié)點(diǎn)(A)，連接第二 PMOS管和第四NMOS管的柵電極； 所述第一存儲(chǔ)節(jié)點(diǎn)(B)，連接第一 PMOS管和第三NMOS管的柵電極； 所述第一存儲(chǔ)節(jié)點(diǎn)(C)，連接第四PMOS管和第二 NMOS管的柵電極； 所述第一存儲(chǔ)節(jié)點(diǎn)(D)，連接第三PMOS管和第一 NMOS管的柵電極； 傳輸結(jié)構(gòu)，用于傳輸存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)中的邏輯電平狀態(tài)和來(lái)自位線或反相位線的信息，由第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)構(gòu)成。
2.根據(jù)權(quán)利要求1所述的電路，所述反相器結(jié)構(gòu)的特征為: 所述第一 PMOS管(Pl)的源極接電源(VDD)，所述第一 NMOS管(NI)的源極接地，所述第一 PMOS管(Pl)的漏極接所述第一 NMOS管(NI)的漏極； 所述第二 PMOS管(P2)的源極接電源(VDD)，所述第二 NMOS管(N2)的源極接地，所述第二 PMOS管(P2)的漏極接所述第二 NMOS管(N2)的漏極； 所述第三PMOS管(P3)的源極接電源(VDD)，所述第三NMOS管(N3)的源極接地，所述第三PMOS管(P3)的漏極接所述第三NMOS管(N3)的漏極； 所述第四PMOS管(P4)的源極接電源(VDD)，所述第四NMOS管(N4)的源極接地，所述第四PMOS管(P4)的漏極接所述第四NMOS管(N4)的漏極。
3.根據(jù)權(quán)利要求1所述的電路，其中，所述傳輸結(jié)構(gòu)的特征為: 第五NMOS管(N5)的漏極接第一存儲(chǔ)節(jié)點(diǎn)(A)，源極接位線(BL)； 第六NMOS管(N6)的漏極接第二存儲(chǔ)節(jié)點(diǎn)(B)，源極接反相位線(BLB)； 第七NMOS管(N7)的漏極接第三存儲(chǔ)節(jié)點(diǎn)(C)，源極接位線(BL)； 第八NMOS管(N8)的漏極接第二存儲(chǔ)節(jié)點(diǎn)(D)，源極接反相位線(BLB)； 所述第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)的柵極均接字線(WL)。
【文檔編號(hào)】G11C11/413GK103956184SQ201410208999
【公開(kāi)日】2014年7月30日 申請(qǐng)日期:2014年5月16日 優(yōu)先權(quán)日:2014年5月16日
【發(fā)明者】劉夢(mèng)新, 劉鑫, 趙發(fā)展, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所