一種移位寄存器、柵極集成驅(qū)動電路及顯示屏的制作方法
【專利摘要】本發(fā)明公開了一種移位寄存器、柵極集成驅(qū)動電路及顯示屏，將第一薄膜晶體管的源極和第二薄膜晶體管的漏極的連接點設(shè)置為第一上拉節(jié)點，將電容和第三薄膜晶體管的柵極的連接點設(shè)置為第二上拉節(jié)點，在第一上拉節(jié)點和第二上拉節(jié)點之間增加一防漏電模塊，該模塊在顯示控制信號端的控制下，在一幀的顯示時間段導(dǎo)通第一上拉節(jié)點和第二上拉節(jié)點，使移位寄存器實現(xiàn)正常的柵開啟信號輸出；在一幀的觸控時間段斷開第一上拉節(jié)點和第二上拉節(jié)點的連接，相當(dāng)于在電容的放電路徑中串聯(lián)一個阻值較大的電阻，能夠大大減緩電容放電的時間，有效降低電容的漏電速度，避免了應(yīng)用于高報點率的觸摸屏?xí)r可能出現(xiàn)的無法正常顯示的問題。
【專利說明】一種移位寄存器、柵極集成驅(qū)動電路及顯示屏
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器、柵極集成驅(qū)動電路及顯示屏。
【背景技術(shù)】
[0002]在薄膜晶體管液晶顯不器(TFT-LCD,Thin Film Transistor Liquid CrystalDisplay)中，通常通過柵極驅(qū)動裝置向像素區(qū)域的各個薄膜晶體管(TFT，Thin FilmTransistor)的柵極提供柵極驅(qū)動信號。柵極驅(qū)動裝置可以通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅(qū)動(Gate Driver on Array, GOA)工藝,這種集成工藝不僅節(jié)省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設(shè)計，同時，也省去了柵極集成電路(IC, Integrated Circuit)的綁定(Bonding)區(qū)域以及扇出(Fan-out)的布線空間，從而可以實現(xiàn)窄邊框的設(shè)計；并且，這種集成工藝還可以省去柵線方向的Bonding工藝，從而提聞了廣能和良率。
[0003]現(xiàn)有的柵線集成驅(qū)動電路，如圖1a所示，由多個移位寄存器組成，各個移位寄存器用于向與該移位寄存器的信號輸出端相連的柵線提供柵極掃描信號，并向與其相鄰的上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號，向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發(fā)信號。如圖1b所示，為現(xiàn)有的一個移位寄存器的結(jié)構(gòu)示意圖，使用4個薄膜晶體管M1-M4和一個電容Cl可以實現(xiàn)最基本的移位寄存器功能，具體工作原理如下:在信號輸入端Input輸入高電平信號時，第一薄膜晶體管Ml導(dǎo)通對上拉節(jié)點即節(jié)點充電，此時第三薄膜晶體管M3導(dǎo)通；當(dāng)時鐘信號端CLK輸入高電平信號時，導(dǎo)通的第三薄膜晶體管M3使信號輸出端Output輸出時鐘信號端CLK提供的高電平信號，同時由于電容Cl的自舉作用將I3U節(jié)點進(jìn)一步拉高；之后，復(fù)位信號端Reset輸入高電平信號時，第二薄膜晶體管M2和第四薄膜晶體管M4導(dǎo)通，對PU節(jié)點和信號輸出端Output放電。
[0004]在使用具有上述GOA電路的陣列基板制作內(nèi)嵌式觸摸屏?xí)r，為了提高觸控的報點率以提高觸控效果，可以將液晶屏的一幀時間分為交替進(jìn)行的多個顯示時間段和觸控時間段。這樣，GOA電路從原來的連續(xù)依次向與其連接的柵極線號線輸出柵開啟信號，變?yōu)閮H在顯示時間段工作，即GOA電路在一幀時間的多個觸控時間段都停止工作。例如圖1a所示的GOA中在第N-1級移位寄存器和第N級移位寄存器之間設(shè)置有觸控時間段，在第N-1級移位寄存器工作后，由第N-1級移位寄存器的信號輸出端向第N級移位寄存器的信號輸入端輸入的觸發(fā)信號已使第N級移位寄存器內(nèi)的I3U節(jié)點的電位拉高，但第N級移位寄存器內(nèi)的第三薄膜晶體管M3需要經(jīng)過一觸控時間段才會導(dǎo)通,此時，PU節(jié)點處于浮動(Floating)狀態(tài)，電容Cl開始放電，其放電路徑(圖1b中虛線所示)一個是通過第二薄膜晶體管M2到低電壓信號端VSS，另一個是通過第一薄膜晶體管Ml到高電壓信號端VDD，致使PU節(jié)點出現(xiàn)漏電現(xiàn)象，尤其第二薄膜晶體管M2是制作在顯示屏的非顯示區(qū)域其尺寸較大導(dǎo)致其漏電流較大，會加速PU節(jié)點的電壓流向處于低電位的低電壓信號端VSS。在經(jīng)過觸控時間段之后，第N級移位寄存器內(nèi)的第三薄膜晶體管M3導(dǎo)通，信號輸出端輸出的信號應(yīng)為PU節(jié)點電壓和時鐘控制信號端電壓的疊加，但PU節(jié)點的電壓已降低，導(dǎo)致信號輸出端輸出的電壓降低，使與其連接的柵極信號線上的柵開啟信號過低，最終導(dǎo)致顯示屏不能正常顯示。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明實施例提供了一種移位寄存器、柵極集成驅(qū)動電路及顯示屏，用以解決現(xiàn)有GOA電路在應(yīng)用于高報點率的觸摸屏?xí)r出現(xiàn)的無法正常顯示的問題。
[0006]因此，本發(fā)明實施例提供了一種移位寄存器，包括:
[0007]第一薄膜晶體管，其柵極與信號輸入端相連、漏極與第一參考信號端相連，源極與第一上拉節(jié)點相連；
[0008]第二薄膜晶體管，其柵極與復(fù)位信號端相連、漏極與所述第一上拉節(jié)點相連、源極與第二參考信號端相連；
[0009]第三薄膜晶體管，其柵極與第二上拉節(jié)點相連、漏極與時鐘信號端相連、源極與信號輸出端相連；
[0010]第四薄膜晶體管，其柵極與觸控控制信號端相連、漏極與所述信號輸出端相連、源極與低電壓信號端相 連，所述觸控控制信號端用于在觸控時間段導(dǎo)通所述第四薄膜晶體管，在顯示時間段斷開所述第四薄膜晶體管；
[0011]電容，其連接在所述第二上拉節(jié)點和所述信號輸出端之間；
[0012]防漏電模塊，其連接在顯示控制信號端、所述第一上拉節(jié)點和所述第二上拉節(jié)點之間，用于在所述顯示控制信號端的控制下，在顯示時間端導(dǎo)通所述第一上拉節(jié)點和所述第二上拉節(jié)點，在觸控時間段斷開所述第一上拉節(jié)點和所述第二上拉節(jié)點的連接。
[0013]本發(fā)明實施例提供的上述移位寄存器，將第一薄膜晶體管的源極和第二薄膜晶體管的漏極的連接點設(shè)置為第一上拉節(jié)點，將電容和第三薄膜晶體管的柵極的連接點設(shè)置為第二上拉節(jié)點，在第一上拉節(jié)點和第二上拉節(jié)點之間增加一個防漏電模塊，該模塊在顯示控制信號端的控制下，在一幀的顯示時間段導(dǎo)通第一上拉節(jié)點和第二上拉節(jié)點，使移位寄存器實現(xiàn)正常的柵開啟信號輸出；在一幀的觸控時間段斷開第一上拉節(jié)點和第二上拉節(jié)點的連接，相當(dāng)于在電容的放電路徑中串聯(lián)一個阻值較大的電阻，能夠大大減緩電容放電的時間，有效降低電容的漏電速度，避免了將觸摸屏的一幀時間分為交替進(jìn)行的多個顯示時間段和觸控時間段以提高觸控報點率時可能出現(xiàn)的無法正常顯示的問題。
[0014]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述防漏電模塊，具體包括:第五薄膜晶體管，其柵極與所述顯示控制信號端相連、漏極與第一上拉節(jié)點相連、源極與第二上拉節(jié)點相連。
[0015]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述移位寄存器中包含的所有薄膜晶體管均為N型薄膜晶體管；
[0016]在顯示時間段，所述顯示控制信號端提供高電平信號，所述觸控控制信號端提供低電平信號；
[0017]在觸控時間段，所述顯示控制信號端提供低電平信號，所述觸控控制信號端提供聞電平?目號。
[0018]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，啟動正向掃描時，在顯示時間段，所述第一參考信號端提供高電平信號，所述第二參考信號端提供低電平信號；
[0019]在觸控時間段，所述第一參考信號端和所述第二參考信號端同時提供高電平信號。
[0020]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，啟動反向掃描時，在顯示時間段，所述第一參考信號端提供低電平信號，所述第二參考信號端提供高電平信號；
[0021]在觸控時間段，所述第一參考信號端和所述第二參考信號端同時提供高電平信號。
[0022]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，還包括:下拉模塊，其連接在所述顯示控制信號端、第一上拉節(jié)點、第二上拉節(jié)點、信號輸出端以及低電壓信號端之間，用于在所述移位寄存器的非工作時間內(nèi)維持所述第一上拉節(jié)點、第二上拉節(jié)點和信號輸出端為低電平。
[0023]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述下拉模塊，具體包括:
[0024]第六薄膜晶體管，其漏極與所述顯示控制信號端相連、源極與下拉節(jié)點相連；
[0025]第七薄膜晶體管，其漏極與所述下拉節(jié)點相連、柵極與所述第二上拉節(jié)點相連、漏極與所述低電壓信號端相連；
[0026]第八薄膜晶體管，其柵極和漏極分別與所述顯示控制信號端相連、源極與第六薄膜晶體管的柵極相連；
[0027]第九薄膜晶體管，其漏極與第八薄膜晶體管的源極相連、柵極與所述第二上拉節(jié)點相連、源極與所述低電壓信號端相連；
[0028]第十薄膜晶體管，其漏極與所述第一上拉節(jié)點相連、柵極與所述下拉節(jié)點相連、源極與所述低電壓信號端相連；
[0029]第十一薄膜晶體管，其漏極與所述信號輸出端相連、柵極與所述下拉節(jié)點相連、源極與所述低電壓信號端相連。
[0030]本發(fā)明實施例提供了一種柵線集成驅(qū)動電路，包括串聯(lián)的多個本發(fā)明實例例提供的上述任一種移位寄存器；
[0031]除第一個移位寄存器和最后一個移位寄存器之外，其余每個移位寄存器均向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發(fā)信號，并向與其相鄰的上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號；第一個移位寄存器向第二個移位寄存器的信號輸入端輸入觸發(fā)信號；最后一個移位寄存器向自身以及上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號。
[0032]本發(fā)明實施例提供了一種顯示屏，包括本發(fā)明實施例提供的上述柵極集成驅(qū)動電路。
【專利附圖】

【附圖說明】
[0033]圖1a為現(xiàn)有的GOA電路的結(jié)構(gòu)示意圖；
[0034]圖1b為現(xiàn)有的移位寄存器的結(jié)構(gòu)不意圖；
[0035]圖2為本發(fā)明實施例提供的移位寄存器的結(jié)構(gòu)示意圖之一；
[0036]圖3為本發(fā)明實施例提供的移位寄存器的結(jié)構(gòu)示意圖之二 ；[0037]圖4a和圖4b分別為本發(fā)明實施例提供的移位寄存器的正向掃描和反向掃描的時序圖；
[0038]圖4c為本發(fā)明實施例提供的一個移位寄存器的具體輸入輸出時序圖；
[0039]圖5為本發(fā)明實施例提供的具有下拉模塊的移位寄存器的結(jié)構(gòu)示意圖之一；
[0040]圖6為本發(fā)明實施例提供的具有下拉模塊的移位寄存器的結(jié)構(gòu)示意圖之二 ；
[0041]圖7為本發(fā)明實施例提供的柵線集成驅(qū)動電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0042]下面結(jié)合附圖，對本發(fā)明實施例提供的移位寄存器、柵極集成驅(qū)動電路及顯示屏的【具體實施方式】進(jìn)行詳細(xì)地說明。
[0043]本發(fā)明實施例提供的一種移位寄存器，如圖2所示，包括:
[0044]第一薄膜晶體管Tl，其柵極與信號輸入端Input相連、漏極與第一參考信號端Refl相連,源極與第一上拉節(jié)點PUl相連；
[0045]第二薄膜晶體管T2，其柵極與復(fù)位信號端Reset相連、漏極與第一上拉節(jié)點PUl相連、源極與第二參考信號端Ref2相連；
[0046]第三薄膜晶體管T3，其柵極與第二上拉節(jié)點PU2相連、漏極與時鐘信號端CLK相連、源極與信號輸出端Output相連；
[0047]第四薄膜晶體管T4，其柵極與觸控控制信號端CT2相連、漏極與信號輸出端Output相連、源極與低電壓信號端VSS相連，觸控控制信號端CT2用于在觸控時間段導(dǎo)通第四薄膜晶體管T4，在顯示時間段斷開第四薄膜晶體管T4 ；
[0048]電容Cl，其連接在第二上拉節(jié)點PU2和信號輸出端Output之間；
[0049]防漏電模塊，其連接在顯示控制信號端CT1、第一上拉節(jié)點PUl和第二上拉節(jié)點PU2之間，用于在顯示控制信號端CTl的控制下，在顯示時間端導(dǎo)通第一上拉節(jié)點PUl和第二上拉節(jié)點PU2，在觸控時間段斷開第一上拉節(jié)點PUl和第二上拉節(jié)點PU2的連接。
[0050]本發(fā)明實施例提供的上述移位寄存器，將第一薄膜晶體管Tl的源極和第二薄膜晶體管T2的漏極的連接點設(shè)置為第一上拉節(jié)點TO1，將電容Cl和第三薄膜晶體管T3的柵極的連接點設(shè)置為第二上拉節(jié)點PU2，在第一上拉節(jié)點PUl和第二上拉節(jié)點PU2之間增加一個防漏電模塊，該模塊在顯不控制信號端CTl的控制下,在一巾貞的顯不時間段導(dǎo)通第一上拉節(jié)點PUl和第二上拉節(jié)點TO2，使移位寄存器實現(xiàn)正常的柵開啟信號輸出；在一幀的觸控時間段斷開第一上拉節(jié)點PUl和第二上拉節(jié)點PU2的連接，相當(dāng)于在電容Cl的放電路徑中串聯(lián)一個阻值較大的電阻，能夠大大減緩電容Cl放電的時間，有效降低電容Cl的漏電速度，避免了將觸摸屏的一幀時間分為交替進(jìn)行的多個顯示時間段和觸控時間段以提高觸控報點率時可能出現(xiàn)的無法正常顯示的問題。
[0051]需要說明的是，在本發(fā)明實施例提供的移位寄存器中，薄膜晶體管的源極和漏極根據(jù)晶體管類型以及輸入信號的不同，其功能可以互換，在此不做具體區(qū)分。
[0052]較佳地，為了便于實施，在本發(fā)明實施例提供的上述移位寄存器中，防漏電模塊，如圖3所示，可以具體包括:第五薄膜晶體管T5，其柵極與顯示控制信號端CTl相連、漏極與第一上拉節(jié)點PUl相連、源極與第二上拉節(jié)點PU2相連。
[0053]具體地，在本發(fā)明實施例提供的上述移位寄存器中增加的作為防漏電模塊的第五薄膜晶體管T5和移位寄存器中其他的薄膜晶體管一般均采用相同材質(zhì)的薄膜晶體管，在具體實施時，一般均采用N型薄膜晶體管。
[0054]在具體實施時，為了保證本發(fā)明實施例提供的上述移位寄存器的信號輸出端在一幀的各顯示時間段能正常輸出柵開啟信號，在顯示時間段，顯示控制信號端CTl會一直提供穩(wěn)定的高電平信號，使第五薄膜晶體管T5處于導(dǎo)通狀態(tài)，即在第一上拉節(jié)點PUl和第二上拉節(jié)點PU2之間處于導(dǎo)通狀態(tài)；對應(yīng)地，觸控控制信號CT2端一直提供穩(wěn)定的低電平信號，保證第四薄膜晶體管T4處于截止?fàn)顟B(tài)。在觸控時間段，顯示控制信號端一直提供穩(wěn)定的低電平信號，使第五薄膜晶體管T5處于截止?fàn)顟B(tài)，即第一上拉節(jié)點PUl和第二上拉節(jié)點PU2之間處于斷開狀態(tài)；對應(yīng)地，觸控控制信號端CT2 —直提供穩(wěn)定的高電平信號，保證第四薄膜晶體管T4處于導(dǎo)通狀態(tài)，以拉低信號輸出端Output的電壓，保證無信號輸出。
[0055]進(jìn)一步地，由于在本發(fā)明實施例提供的上述移位寄存器中信號輸入端和復(fù)位信號端為對稱設(shè)計，可以實現(xiàn)功能互換，因此本發(fā)明實施例提供的上述移位寄存器可以實現(xiàn)雙向掃描。
[0056]一般地，在啟動正向掃描時，如圖4a所示，在顯示時間段(Display)，第一參考信號端Refl提供高電平信號，第二參考信號端Ref2提供低電平信號。較佳地，為了進(jìn)一步減緩電容Cl的漏電速度，在觸控時間段(Touch)，可以將第二參考信號端Ref2置為高電平，SP第二參考信號端Ref2和第一參考信號端Refl同時提供高電平信號，這樣可以進(jìn)一步減緩電流的流動。
[0057]一般地，在反向正向掃描時，如圖4b所示，在顯示時間段(Display)，第一參考信號端Refl提供低電平信號，第二參考信號端Ref 2提供高電平信號。較佳地，為了進(jìn)一步減緩電容Cl的漏電速度，在觸控時間段(Touch)，可以將第一參考信號端Refl置為高電平，SP第一參考信號端Refl和第二參考信號端Ref2同時提供高電平信號，這樣可以進(jìn)一步減緩電流的流動。
[0058]下面結(jié)合圖3所示的移位寄存器以及圖4c所示的圖3的輸入輸出時序圖，以正向掃描為例對本發(fā)明實施例移位寄存器的工作過程作以描述。具體地，選取如圖4c所示的輸入輸出時序圖中的Tl?T4四個階段。下述描述中以I表示高電平信號，O表示低電平信號。
[0059]在Tl 階段，Input = I, CLK = O, Reset = O, Refl = I, Ref2 = O, CTl = I, CT2
=O。由于CTl = 1，因此第五薄膜晶體管T5導(dǎo)通，第一上拉節(jié)點PUl和第二上拉節(jié)點導(dǎo)通；由于Input = 1，因此第一薄膜晶體管Tl導(dǎo)通并控制移位寄存器開始工作，第一參考信號端Refl通過第一薄膜晶體管Tl將第二上拉節(jié)點PU2拉高并為電容Cl充電。在第二上拉節(jié)點PUl為高電平時，第三薄膜晶體管T3導(dǎo)通，但由于CLK = 0，因此信號輸出端Output輸出低電平信號。Tl階段為該移位寄存器中電容Cl的充電階段。
[0060]T2 階段，Input = O, CLK = O, Reset = O, Refl = 1，Ref2 = 1，CTl = O, CT2 =
I。此時，第一薄膜晶體管Tl、第二薄膜晶體管T2以及第五薄膜晶體管Τ5截止，第二上拉節(jié)點PU2保持高電平，且在第二上拉節(jié)點PU2為高電平時，第三薄膜晶體管Τ3導(dǎo)通，但由于CLK = O,因此信號輸出端Output輸出低電平信號，且CT2 = 1，第四薄膜晶體管T4處于導(dǎo)通狀態(tài)，可以將信號輸出端Output的噪聲及時拉低。T2階段為觸控時間段。
[0061]T3 階段，Input = O, CLK = 1，Reset = O, Refl = 1，Ref2 = O, CTl = 1，CT2 =O。由于Input = O,因此第一薄膜晶體管Tl截止，電容Cl的自舉作用將第二上拉節(jié)點進(jìn)一步拉高。由于CLK = 1，因此第三薄膜晶體管T3在第二上拉節(jié)點PU2為高電平時導(dǎo)通，并將時鐘信號端CLK上的高電平輸出到信號輸出端Output，進(jìn)而由信號輸出端Output將該高電平輸出到與移位寄存器對應(yīng)的一行柵線上，使液晶面板的顯示區(qū)域內(nèi)位于該行柵極信號線上的所有薄膜晶體管開啟，數(shù)據(jù)信號線開始寫入信號。T3階段為該移位寄存器打開的階段。
[0062]T4 階段，Input = O, CLK = O, Reset = 1，Refl = 1，Ref2 = O, CTl = 1，CT2 =
O。由于Reset = 1，因此第二薄膜晶體管T2導(dǎo)通。理論上第二薄膜晶體T2導(dǎo)通后將第二上拉節(jié)點PU2拉低至第二參考信號端Ref2的低電平。并且，在第二上拉節(jié)點PUl從高電平變?yōu)榈碗娖綍r，第三薄膜晶體管T3由導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)，且由于CLK = 0，因此信號輸出端Output輸出低電平信號。T4階段為該移位寄存器中電容Cl的放電階段。
[0063]在實際工作中，在T4階段，第二上拉節(jié)點PU2的電壓是逐步從高到低，第三薄膜晶體管T3是逐步從導(dǎo)通到截止，在此過程中，不能保證信號輸出端Output無噪聲輸出(信號輸出端Output的噪聲一般會隨著第二上拉節(jié)點的噪聲產(chǎn)生而產(chǎn)生)。因此，在本發(fā)明實施例提供的上述移位寄存器中，為了降低第二上拉節(jié)點PU2和信號輸出端Output的噪聲，如圖5所示，一般還包括:下拉模塊，其連接在顯示控制信號端CT1、第一上拉節(jié)點PU1、第二上拉節(jié)點PU2、信號輸出端Output以及低電壓信號端VSS之間，用于在移位寄存器的非工作時間內(nèi)維持第一上拉節(jié)點I3UU第二上拉節(jié)點PU2和信號輸出端Output為低電平，以降低噪聲的輸出。
[0064]在具體實施時，本發(fā)明實施例提供的上述移位寄存器中的下拉模塊，如圖6所示，可以具體包括:
[0065]第六薄膜晶體管T6，其漏極與顯示控制信號端CTl相連、源極與下拉節(jié)點ro相連；
[0066]第七薄膜晶體管T7，其漏極與下拉節(jié)點H)相連、柵極與第二上拉節(jié)點PU2相連、漏極與低電壓信號端VSS相連；
[0067]第八薄膜晶體管T8，其柵極和漏極分別與顯示控制信號端CTl相連、源極與第六薄膜晶體管T6的柵極相連；
[0068]第九薄膜晶體管T9，其漏極與第八薄膜晶體管T8的源極相連、柵極與第二上拉節(jié)點PU2相連、源極與低電壓信號端VSS相連；
[0069]第十薄膜晶體管T10，其漏極與第一上拉節(jié)點PUl相連、柵極與下拉節(jié)點ro相連、源極與低電壓信號端VSS相連；
[0070]第十一薄膜晶體管T11，其漏極與信號輸出端Output相連、柵極與下拉節(jié)點ro相連、源極與低電壓信號端VSS相連。
[0071]下面結(jié)合圖6所不的移位寄存器以及圖4c所不的輸入輸出時序圖，以正向掃描為例對本發(fā)明實施例移位寄存器中的下拉模塊的工作過程作以描述。
[0072]在Tl和T2階段，由于CTl = 1，因此第八薄膜晶體管T8導(dǎo)通使第六薄膜晶體管T6導(dǎo)通，將下拉節(jié)點ro的電壓拉高，使第十薄膜晶體管T10和第十一薄膜晶體管TII處于導(dǎo)通狀態(tài)，從而將第一上拉節(jié)點PUl和第二上拉節(jié)點PU2以及信號輸出端Output的噪聲導(dǎo)出至低電壓信號端VSS。[0073]T3階段，由于電容Cl的自舉作用將第二上拉節(jié)點PU2進(jìn)一步拉高，使第七薄膜晶體管Τ7和第九薄膜晶體管T9處于導(dǎo)通狀態(tài)，將下拉節(jié)點H)的電壓拉低，使第十薄膜晶體管TlO和第十一薄膜晶體管Tll處于截止?fàn)顟B(tài)，保證信號輸出端Output的正常輸出。
[0074]T4階段，由于第二薄膜晶體T2導(dǎo)通后將第二上拉節(jié)點PU2拉低，使第七薄膜晶體管T7和第九薄膜晶體管T9處于截止?fàn)顟B(tài)，將下拉節(jié)點ro的電壓從電壓逐漸拉高，使第十薄膜晶體管Tio和第十一薄膜晶體管Tll處于導(dǎo)通狀態(tài)，從而將第一上拉節(jié)點PUl和第二上拉節(jié)點PU2以及信號輸出端Output的噪聲導(dǎo)出至低電壓信號端VSS。
[0075]以上僅是舉例說明移位寄存器中下拉模塊的具體結(jié)構(gòu)，在具體實施時，下拉模塊的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不做限定。
[0076]基于同一發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種柵線集成驅(qū)動電路，如圖7所示，包括串聯(lián)的多個移位寄存器，除第一個移位寄存器和最后一個移位寄存器之外，其余每個移位寄存器的信號輸出端Output均向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發(fā)信號，并向與其相鄰的上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號；第一個移位寄存器的信號輸出端Output向第二個移位寄存器的信號輸入端輸入觸發(fā)信號；最后一個移位寄存器的信號輸出端Output向自身以及上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號。
[0077]為了方便說明，圖7中僅示出了五個移位寄存器，分別為第N-2級移位寄存器、第N-1級移位寄存器、第N級移位寄存器、第N+1級移位寄存器、第N+2級移位寄存器。其中，第N級移位寄存器的信號輸出端Output (η)不僅向與其連接的柵極信號線輸出柵開啟信號，還向第N-1級移位寄存器輸出復(fù)位信號，同時還向第Ν+1級移位寄存器輸出觸發(fā)信號。
[0078]具體地，上述柵線集成驅(qū)動電路中的每個移位寄存器的具體結(jié)構(gòu)與本發(fā)明上述移位寄存器在功能和結(jié)構(gòu)上均相同，重復(fù)之處不再贅述。
[0079]基于同一發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種顯示屏，包括上述的柵極集成驅(qū)動電路，其具體實施可參見上述柵極集成驅(qū)動電路的描述，相同之處不再贅述。
[0080]本發(fā)明實施例提供的上述移位寄存器、柵極集成驅(qū)動電路及顯示屏，將第一薄膜晶體管的源極和第二薄膜晶體管的漏極的連接點設(shè)置為第一上拉節(jié)點，將電容和第三薄膜晶體管的柵極的連接點設(shè)置為第二上拉節(jié)點，在第一上拉節(jié)點和第二上拉節(jié)點之間增加一個防漏電模塊，該模塊在顯示控制信號端的控制下，在一幀的顯示時間段導(dǎo)通第一上拉節(jié)點和第二上拉節(jié)點，使移位寄存器實現(xiàn)正常的柵開啟信號輸出；在一幀的觸控時間段斷開第一上拉節(jié)點和第二上拉節(jié)點的連接，相當(dāng)于在電容的放電路徑中串聯(lián)一個阻值較大的電阻，能夠大大減緩電容放電的時間，有效降低電容的漏電速度，避免了將觸摸屏的一幀時間分為交替進(jìn)行的多個顯示時間段和觸控時間段以提高觸控報點率時可能出現(xiàn)的無法正常顯示的問題。
[0081]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種移位寄存器，其特征在于，包括: 第一薄膜晶體管，其柵極與信號輸入端相連、漏極與第一參考信號端相連，源極與第一上拉節(jié)點相連； 第二薄膜晶體管，其柵極與復(fù)位信號端相連、漏極與所述第一上拉節(jié)點相連、源極與第二參考信號端相連； 第三薄膜晶體管，其柵極與第二上拉節(jié)點相連、漏極與時鐘信號端相連、源極與信號輸出端相連； 第四薄膜晶體管，其柵極與觸控控制信號端相連、漏極與所述信號輸出端相連、源極與低電壓信號端相連，所述觸控控制信號端用于在觸控時間段導(dǎo)通所述第四薄膜晶體管，在顯示時間段斷開所述第四薄膜晶體管； 電容，其連接在所述第二上拉節(jié)點和所述信號輸出端之間； 防漏電模塊，其連接在顯示控制信號端、所述第一上拉節(jié)點和所述第二上拉節(jié)點之間，用于在所述顯示控制信號端的控制下，在顯示時間端導(dǎo)通所述第一上拉節(jié)點和所述第二上拉節(jié)點，在觸控時間段斷開所述第一上拉節(jié)點和所述第二上拉節(jié)點的連接。
2.如權(quán)利要求1所述的移位寄存器，其特征在于，所述防漏電模塊，具體包括:第五薄膜晶體管，其柵極與所述顯示控制信號端相連、漏極與第一上拉節(jié)點相連、源極與第二上拉節(jié)點相連。
3.如權(quán)利要求2所 述的移位寄存器，其特征在于，所述移位寄存器中包含的所有薄膜晶體管均為N型薄膜晶體管； 在顯示時間段，所述顯示控制信號端提供高電平信號，所述觸控控制信號端提供低電平?目號; 在觸控時間段，所述顯示控制信號端提供低電平信號，所述觸控控制信號端提供高電平?目號。
4.如權(quán)利要求3所述的移位寄存器，其特征在于，啟動正向掃描時，在顯示時間段，所述第一參考信號端提供高電平信號，所述第二參考信號端提供低電平信號； 在觸控時間段，所述第一參考信號端和所述第二參考信號端同時提供高電平信號。
5.如權(quán)利要求3所述的移位寄存器，其特征在于，啟動反向掃描時，在顯示時間段，所述第一參考信號端提供低電平信號，所述第二參考信號端提供高電平信號； 在觸控時間段，所述第一參考信號端和所述第二參考信號端同時提供高電平信號。
6.如權(quán)利要求1-5任一項所述的移位寄存器，其特征在于，還包括:下拉模塊，其連接在所述顯示控制信號端、第一上拉節(jié)點、第二上拉節(jié)點、信號輸出端以及低電壓信號端之間，用于在所述移位寄存器的非工作時間內(nèi)維持所述第一上拉節(jié)點、第二上拉節(jié)點和信號輸出端為低電平。
7.如權(quán)利要求6所述的移位寄存器，其特征在于，所述下拉模塊，具體包括: 第六薄膜晶體管，其漏極與所述顯示控制信號端相連、源極與下拉節(jié)點相連； 第七薄膜晶體管，其漏極與所述下拉節(jié)點相連、柵極與所述第二上拉節(jié)點相連、漏極與所述低電壓信號端相連； 第八薄膜晶體管，其柵極和漏極分別與所述顯示控制信號端相連、源極與第六薄膜晶體管的柵極相連；第九薄膜晶體管，其漏極與第八薄膜晶體管的源極相連、柵極與所述第二上拉節(jié)點相連、源極與所述低電壓信號端相連； 第十薄膜晶體管，其漏極與所述第一上拉節(jié)點相連、柵極與所述下拉節(jié)點相連、源極與所述低電壓信號端相連； 第十一薄膜晶體管，其漏極與所述信號輸出端相連、柵極與所述下拉節(jié)點相連、源極與所述低電壓信號端相連。
8.一種柵線集成驅(qū)動電路，其特征在于，包括串聯(lián)的多個如權(quán)利要求1-7任一項所述的移位寄存器； 除第一個移位寄存器和最后一個移位寄存器之外，其余每個移位寄存器均向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發(fā)信號，并向與其相鄰的上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號；第一個移位寄存器向第二個移位寄存器的信號輸入端輸入觸發(fā)信號；最后一個 移位寄存器向自身以及上一個移位寄存器的復(fù)位信號端輸入復(fù)位信號。
9.一種顯示屏，其特征在于，包括如權(quán)利要求8所述的柵極集成驅(qū)動電路。
【文檔編號】G11C19/28GK104021769SQ201410240531
【公開日】2014年9月3日 申請日期:2014年5月30日 優(yōu)先權(quán)日:2014年5月30日
【發(fā)明者】趙衛(wèi)杰, 董學(xué), 王海生, 楊盛際, 劉英明 申請人:京東方科技集團(tuán)股份有限公司, 北京京東方光電科技有限公司