非易失性存儲裝置的單元及具有單元的非易失性存儲裝置制造方法
【專利摘要】公開了非易失性存儲裝置的單元及具有該單元的非易失性存儲裝置。非易失性存儲裝置的單元包括：反熔絲，具有在輸入端子與輸出端子之間的第一端子；第一切換部件，耦接于反熔絲的第二端子與接地電壓端子之間；第二切換部件，耦接于輸入端子與反熔絲的第一端子之間；傳輸門，耦接于反熔絲的第一端子與輸出端子之間；感測放大器，耦接于傳輸門與輸出端子之間，以及第三切換部件，耦接于電源電壓端子與傳輸門和感測放大器的共同節(jié)點之間。第三切換部件將讀取電壓傳送至傳輸門。傳輸門在寫入操作期間使反熔絲的第一端子與輸出端子切斷連接且在讀取操作期間將反熔絲的第一端子與輸出端子連接。感測放大器感測及放大在讀取操作期間自傳輸門輸出的數(shù)據(jù)。
【專利說明】非易失性存儲裝置的單元及具有單元的非易失性存儲裝置
[0001]本發(fā)明申請是 申請日期:為2010年I月11日、申請?zhí)枮椤?01010002347.1”、發(fā)明名稱為“非易失性存儲裝置的單元及具有單元的非易失性存儲裝置”的發(fā)明專利申請的分案申請。
[0002]相關(guān)申請的交叉引用
[0003]本發(fā)明主張于2009年6月5日申請的韓國專利申請案第10-2009-0049834號的優(yōu)先權(quán)，其全文以引用方式并入本文中。

【技術(shù)領(lǐng)域】
[0004]本發(fā)明涉及一種半導(dǎo)體設(shè)計技術(shù)；且尤其涉及一種使用CMOS柵極氧化物反熔絲的一次性可編程(OTP)單元及具有該單元的非易失性存儲裝置。

【背景技術(shù)】
[0005]使用由互補金屬氧化物半導(dǎo)體(CMOS)的柵極氧化物層形成的反熔絲(在下文稱作“CMOS柵極氧化物反熔絲”)的一次性可編程(OTP)單元形成于易失性存儲裝置(諸如，動態(tài)隨機存取存儲器(DRAM))或非易失性存儲裝置(例如，電可擦除可編程只讀存儲器(EEPROM)或閃存)中，且用以達(dá)成存儲修復(fù)目的。另外，將OTP單元用于混合信號芯片(模擬芯片與數(shù)字芯片在其中混合)中的內(nèi)部操作電壓及頻率微調(diào)。
[0006]大體上，每一 OTP單元包括CMOS柵極氧化物反熔絲及一個或更多個MOS晶體管。此OTP單元以單一配置或陣列配置形成于每一存儲芯片內(nèi)部且用于修復(fù)或微調(diào)。
[0007]圖1為典型OTP單元的等效電路圖。
[0008]參看圖1，典型OTP單元包括反熔絲ANT_FS1及晶體管匪I和匪2。反熔絲ANT_FSl連接于輸入節(jié)點A與節(jié)點B之間。晶體管匪I和匪2為η溝道晶體管，且串聯(lián)地連接于節(jié)點B與輸出節(jié)點E之間，輸出節(jié)點E為在讀取操作期間通過其輸出數(shù)據(jù)的端子。
[0009]典型OTP單元必須包括串聯(lián)連接的晶體管匪I和匪2，用于在讀取操作期間形成自輸入節(jié)點A至輸出節(jié)點E的電流路徑。因此，自輸出節(jié)點E輸出最終數(shù)據(jù)，最終數(shù)據(jù)的狀態(tài)為其電壓下降晶體管匪1和匪2的閾值電壓的總量，亦即，VDD-2*Vt，“Vt”表示每一晶體管Wl和匪2的閾值電壓。結(jié)果，由于自輸出節(jié)點E輸出的數(shù)據(jù)的感測裕度變窄，因此在讀取操作期間發(fā)生故障，其使OTP單元的讀取操作的可靠性降級。
[0010]在圖1中，附圖標(biāo)記“C”及“D”中的每一者表示接收控制信號的輸入節(jié)點。
[0011]為了提高圖1所示的典型OTP單元的性能，在共同擁有的同在申請中的申請案韓國注冊號10-0845407(2008年7月3日公開)中公開了具有新結(jié)構(gòu)的OTP單元，所述申請案于 2007年 2 月 16 日申請、題為“ONE-HME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVINGTHE SAME”。
[0012]圖2為韓國專利申請案韓國注冊號10-0845407中提出的OTP單元的等效電路圖。
[0013]參看圖2，OTP單元包括反熔絲ANT_FS2及第一晶體管PMl和第二晶體管PM2，以在第三節(jié)點N3處輸出電壓作為輸出信號。反熔絲ANT_FS2耦接于第三節(jié)點N3與接地電壓端子之間。第一晶體管PMl具有接收寫入控制信號WR_CTRL的柵極，及在第三節(jié)點N3與第二節(jié)點N2之間的源極-漏極路徑。第二晶體管PM2具有接收讀取控制信號RD_CTRL的柵極，及在第一節(jié)點NI與第三節(jié)點N3之間的源極-漏極路徑。該OTP單元進(jìn)一步包括用于感測及放大輸出信號的反相器類型的感測放大器100。
[0014]在圖2所示的OTP單元中，經(jīng)由彼此不同的路徑將寫入電壓和讀取電壓施加至反熔絲ANT_FS2，因為反熔絲ANT_FS2與第一晶體管PMl和第二晶體管PM2為并聯(lián)地耦接的。因此，與圖1所示的OTP單元相比，在讀取操作期間讀取電壓的損失可最小化，且因此，自O(shè)TP單元輸出的數(shù)據(jù)的感測裕度變寬，由此提高OTP單元的讀取操作的可靠性。
[0015]如上所述，圖2所示的OTP單元與圖1所示的OTP單元相比可提高讀取操作的可靠性。然而，由于圖2所示的OTP單元與圖1所示的OTP單元同樣地包括一個反熔絲及兩個晶體管，因此在減小尺寸方面存在限制且因此電力消耗增加。


【發(fā)明內(nèi)容】

[0016]本發(fā)明的一個實施例旨在提供一種能夠通過加強讀取操作中的數(shù)據(jù)感測裕度來提高可靠性的單元，及具有該單元的非易失性存儲裝置。
[0017]本發(fā)明的另一實施例旨在提供一種能夠通過簡化其結(jié)構(gòu)來減小其尺寸及電力消耗的單元，及具有該單元的非易失性存儲裝置。
[0018]根據(jù)本發(fā)明的一方面，提供一種非易失性存儲裝置的單元，其包括:反熔絲，其具有在輸入端子與輸出端子之間的第一端子；及第一切換部件，其耦接于反熔絲的第二端子與接地電壓端子之間。
[0019]根據(jù)本發(fā)明的另一方面，提供一種非易失性存儲裝置，其包括:多條數(shù)據(jù)線；多個單元，其并聯(lián)地耦接至所述數(shù)據(jù)線；及多個感測放大器，其被配置成感測及放大自所述數(shù)據(jù)線輸出的數(shù)據(jù)，其中每一單元包括:反熔絲，其具有耦接至所述數(shù)據(jù)線中的相應(yīng)者的第一端子；及第一切換部件，其耦接于反熔絲的第二端子與接地電壓端子之間。
[0020]一種非易失性存儲裝置的單元，其包括:反熔絲，其具有耦接于輸入端子與輸出端子之間的第一端子；第一切換部件，其耦接于所述反熔絲的第二端子與接地電壓端子之間；第二切換部件，其耦接于所述輸入端子與所述反熔絲的第一端子之間；傳輸門，其耦接于所述反熔絲的第一端子與所述輸出端子之間；感測放大器，其耦接于所述傳輸門與所述輸出端子之間，以及第三切換部件，耦接于電源電壓端子與所述傳輸門和所述感測放大器的共同節(jié)點之間，其中所述第三切換部件將讀取電壓傳送至所述傳輸門，其中所述傳輸門在寫入操作期間使所述反熔絲的第一端子與所述輸出端子切斷連接，且在讀取操作期間將所述反熔絲的第一端子與所述輸出端子連接，并且其中所述感測放大器感測及放大在讀取操作期間自所述傳輸門輸出的數(shù)據(jù)。
[0021]一種非易失性存儲裝置，其包括:多條數(shù)據(jù)線；多個單元，其并聯(lián)地耦接至所述數(shù)據(jù)線；多個感測放大器，其被配置成感測及放大自所述數(shù)據(jù)線輸出的數(shù)據(jù)；多個第二切換部件，所述第二切換部件中的每一個耦接至相應(yīng)數(shù)據(jù)線，以在寫入期間將寫入電壓傳送至相應(yīng)數(shù)據(jù)線，且在讀取操作期間與相應(yīng)數(shù)據(jù)線切斷連接；以及多個第三切換部件，每一第三切換部件耦接于電源電壓端子與各自傳輸門和各自感測放大器的共同節(jié)點之間，其中每一第三切換部件將讀取電壓傳送至每一傳輸門，其中每一單元包括:反熔絲，其具有耦接至所述數(shù)據(jù)線中的相應(yīng)一條的第一端子；及第一切換部件，其耦接于所述反熔絲的第二端子與接地電壓端子之間，并且其中所述傳輸門中的每一個在寫入操作期間使相應(yīng)數(shù)據(jù)線與各自感測放大器切斷連接，且在讀取操作期間將相應(yīng)數(shù)據(jù)線與各自感測放大器連接。
[0022]可通過以下描述來理解本發(fā)明的其它目的及優(yōu)點，且參考本發(fā)明的實施例可使本發(fā)明的其它目的及優(yōu)點變得明顯。而且，本領(lǐng)域的技術(shù)人員容易明白，本發(fā)明的目的及優(yōu)點可通過要求保護(hù)的裝置及其組合來實現(xiàn)。

【專利附圖】

【附圖說明】
[0023]圖1為典型現(xiàn)有技術(shù)OTP單元的等效電路圖；
[0024]圖2為韓國專利申請案韓國注冊號10-0845407中提出的OTP單元的等效電路圖；
[0025]圖3為根據(jù)本發(fā)明的第一實施例的非易失性存儲裝置的單元的等效電路圖；
[0026]圖4A及圖4B為圖3所示的第一切換部件的電路圖；
[0027]圖5A及圖5B為圖3所示的反熔絲的電路圖；
[0028]圖6至圖7B為說明根據(jù)本發(fā)明的第一實施例的非易失性存儲裝置的單元的操作的等效電路圖；
[0029]圖8為根據(jù)本發(fā)明的第二實施例的非易失性存儲裝置的單元的等效電路圖；
[0030]圖9至圖1OB為說明根據(jù)本發(fā)明的第二實施例的非易失性存儲裝置的單元的操作的等效電路圖；
[0031]圖11為根據(jù)本發(fā)明的第三實施例的非易失性存儲裝置的單元的等效電路圖；
[0032]圖12至圖13B為說明根據(jù)本發(fā)明的第三實施例的非易失性存儲裝置的單元的操作的等效電路圖；
[0033]圖14為根據(jù)本發(fā)明第四實施例的非易失性存儲裝置的等效電路圖；
[0034]圖15為根據(jù)本發(fā)明第五實施例的非易失性存儲裝置的等效電路圖；
[0035]圖16為根據(jù)本發(fā)明第六實施例的非易失性存儲裝置的等效電路圖；及
[0036]圖17為根據(jù)本發(fā)明第七實施例的非易失性存儲裝置的等效電路圖。

【具體實施方式】
[0037]根據(jù)參看附圖對實施例所作的以下描述，使本發(fā)明的優(yōu)點、特征及方面變得明顯，該描述陳述于下文中。
[0038]在附圖中，亦將理解，本說明書中所公開的“晶體管”包括響應(yīng)于輸入至其柵極的控制信號作為開關(guān)部件操作的所有元件，例如，結(jié)型FET (JFET)及M0SFET。另外，附圖中的相似附圖標(biāo)記表示相似元件，且因此將省略其描述。
[0039]第一實施例
[0040]圖3為根據(jù)本發(fā)明的第一實施例的非易失性存儲裝置的單元的等效電路圖。
[0041]參看圖3，根據(jù)第一實施例的非易失性存儲裝置的單元包括反熔絲ANT_FS及第一切換部件SW。反熔絲ANT_FS具有耦接至在輸入端子A與輸出端子C之間的節(jié)點B的第一端子，且第一切換部件SW耦接于反熔絲ANT_FS的第二端子與接地電壓端子D之間。
[0042]如圖4A及圖4B所示,第一切換部件SW由為有源裝置的晶體管形成，以在讀取操作或?qū)懭氩僮髌陂g將反熔絲ANT_FS的第二端子與接地電壓端子D連接。此處，晶體管為低電壓或高電壓晶體管。優(yōu)選地，第一切換部件SW可為低電壓晶體管以減少電力消耗。此外，晶體管具有P溝道或N溝道。優(yōu)選地,第一切換部件SW可為具有N溝道的晶體管。此時，晶體管具有耦接至反熔絲ANT_FS的第二端子的漏極、耦接至接地電壓端子D的源極及接收經(jīng)由電流控制信號輸入端子E輸入的電流控制信號的柵極。
[0043]如圖5A及圖5B所示，反熔絲ANT_FS由為有源裝置的晶體管或為無源裝置的電容器形成。晶體管具有P溝道或N溝道。在晶體管的情況下，其柵極耦接至節(jié)點B，且其漏極及源極兩者耦接至第一切換部件SW的漏極。在電容器的情況下，第一端子耦接至節(jié)點B，且第二端子耦接至第一切換部件SW的漏極。
[0044]在下文中，詳細(xì)地解釋根據(jù)第一實施例的非易失性存儲裝置的單元的讀取操作及寫入操作。假定第一切換部件SW及反熔絲ANT_FS兩者都為具有N溝道的晶體管。
[0045]表1
[0046]

【權(quán)利要求】
1.一種非易失性存儲裝置的單元，其包括: 反熔絲，其具有耦接于輸入端子與輸出端子之間的第一端子； 第一切換部件 ，其耦接于所述反熔絲的第二端子與接地電壓端子之間； 第二切換部件，其耦接于所述輸入端子與所述反熔絲的第一端子之間； 傳輸門，其耦接于所述反熔絲的第一端子與所述輸出端子之間； 感測放大器，其耦接于所述傳輸門與所述輸出端子之間，以及 第三切換部件，耦接于電源電壓端子與所述傳輸門和所述感測放大器的共同節(jié)點之間， 其中所述第三切換部件將讀取電壓傳送至所述傳輸門， 其中所述傳輸門在寫入操作期間使所述反熔絲的第一端子與所述輸出端子切斷連接，且在讀取操作期間將所述反熔絲的第一端子與所述輸出端子連接，并且 其中所述感測放大器感測及放大在讀取操作期間自所述傳輸門輸出的數(shù)據(jù)。
2.如權(quán)利要求1的單元，其中第三切換部件在讀取操作期間將電源電壓的讀取電壓傳送至所述傳輸門與所述輸出端子的所述共同節(jié)點。
3.如權(quán)利要求2的單元，其中第二切換部件在寫入操作期間將經(jīng)由所述輸入端子施加的寫入電壓傳送至所述反熔絲的第一端子，且在讀取操作期間使所述輸入端子與所述反熔絲的第一端子切斷連接。
4.如權(quán)利要求1的單元，其中所述感測放大器包括反相器或差動放大器。
5.如權(quán)利要求3的單元，其中所述寫入電壓具有高于所述讀取電壓的電壓電平。
6.如權(quán)利要求1的單元，其中第一切換部件包括具有N溝道的晶體管，且第二切換部件及第三切換部件包括具有P溝道的晶體管。
7.如權(quán)利要求1的單元，其中所述反熔絲包括晶體管或電容器。
8.一種非易失性存儲裝置，其包括: 多條數(shù)據(jù)線； 多個單元，其并聯(lián)地耦接至所述數(shù)據(jù)線； 多個感測放大器，其被配置成感測及放大自所述數(shù)據(jù)線輸出的數(shù)據(jù)； 多個第二切換部件，所述第二切換部件中的每一個耦接至相應(yīng)數(shù)據(jù)線，以在寫入期間將寫入電壓傳送至相應(yīng)數(shù)據(jù)線，且在讀取操作期間與相應(yīng)數(shù)據(jù)線切斷連接；以及 多個第三切換部件，每一第三切換部件耦接于電源電壓端子與各自傳輸門和各自感測放大器的共同節(jié)點之間， 其中每一第三切換部件將讀取電壓傳送至每一傳輸門， 其中每一單元包括: 反熔絲，其具有耦接至所述數(shù)據(jù)線中的相應(yīng)一條的第一端子；及第一切換部件，其耦接于所述反熔絲的第二端子與接地電壓端子之間，并且其中所述傳輸門中的每一個在寫入操作期間使相應(yīng)數(shù)據(jù)線與各自感測放大器切斷連接，且在讀取操作期間將相應(yīng)數(shù)據(jù)線與各自感測放大器連接。
9.如權(quán)利要求8的非易失性存儲裝置，其中每一第三切換部件在讀取操作期間將電源電壓的讀取電壓傳送至各自傳輸門和各自感測放大器的所述共同節(jié)點。
10.如權(quán)利要求8的非易失性存儲裝置，其中每一感測放大器包括反相器或差動放大器。
11.如權(quán)利要求8的非易失性存儲裝置，其中所述寫入電壓具有高于所述讀取電壓的電壓電平。
12.如權(quán)利要求8的非易失性存儲裝置，其中第一切換部件包括具有N溝道的晶體管，且第二切換部件及第三切換部件包括具有P溝道的晶體管。
13.如權(quán)利要求 8的非易失性存儲裝置，其中所述反熔絲包括晶體管或電容器。
【文檔編號】G11C17/16GK104078080SQ201410268321
【公開日】2014年10月1日 申請日期:2010年1月11日 優(yōu)先權(quán)日:2009年6月5日
【發(fā)明者】辛昌熙, 曹基錫, 全成都, 金允章 申請人:美格納半導(dǎo)體有限會社