一種基于半浮柵存儲器的讀寫控制電路的制作方法
【專利摘要】本發(fā)明涉及一種基于半浮柵存儲器的讀寫控制電路，它包括靈敏放大電路、預(yù)充電電路、數(shù)據(jù)寫入電路、鐘控電流源、第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路、第一數(shù)據(jù)判決電路和第二數(shù)據(jù)判決電路，其中：該靈敏放大電路的第一輸出端、第二輸出端分別與所述第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路連接，該靈敏放大電路的第一輸入端、第二輸入端分別與半浮柵存儲器的位線以及鐘控電流源連接，該數(shù)據(jù)寫入電路與半浮柵存儲器的位線連接、并與鐘控電流源連接。本發(fā)明通過在半浮柵存儲器的讀寫控制電路中加入數(shù)據(jù)判決電路和數(shù)據(jù)鎖存電路，能夠有效的對半浮柵存儲器進(jìn)行數(shù)據(jù)寫入和讀出，具有讀取速度快且沒有靜態(tài)功耗，適用于各種半浮柵存儲器。
【專利說明】—種基于半浮柵存儲器的讀寫控制電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體存儲器【技術(shù)領(lǐng)域】，特別是涉及一種基于半浮柵存儲器的讀寫控制電路。

【背景技術(shù)】
[0002]半導(dǎo)體存儲器在現(xiàn)代電子產(chǎn)品中有著廣泛的用途。隨著半導(dǎo)體存儲器技術(shù)的不斷發(fā)展，半導(dǎo)體存儲器的尺寸越來越小，密度越來越高，半導(dǎo)體存儲器存取數(shù)據(jù)的速度也越來越快。半導(dǎo)體存儲器的讀寫控制電路是通過對半導(dǎo)體存儲器單元位線上的信號采樣，通過電平比較后進(jìn)行判斷，在放大后得到高、低電平即邏輯狀態(tài)的“ I”或“O”的信號。
[0003]2013年8月，美國《science》雜志上刊載了“半浮柵存儲器的半導(dǎo)體存儲器”一文，該文所述半浮柵存儲器是用浮柵存儲電荷，并通過一個以浮柵存儲器的控制柵為柵極的柵控二極管對浮柵進(jìn)行充電或者放電，當(dāng)半浮柵存儲器進(jìn)行讀寫時，需要較多的電壓控制，因此與傳統(tǒng)的ITic型半導(dǎo)體存儲器相比，基于半浮柵存儲器的讀寫控制電路會復(fù)雜很多。目前，基于半浮柵存儲器的讀寫控制電路尚處于優(yōu)化研究之中，未見有成熟的技術(shù)方案公布。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是為解決現(xiàn)有技術(shù)的不足而提出一種基于半浮柵存儲器的讀寫控制電路，本發(fā)明通過在半浮柵存儲器的讀寫控制電路中加入數(shù)據(jù)判決電路和數(shù)據(jù)鎖存電路，能夠有效地對半浮柵存儲器進(jìn)行數(shù)據(jù)寫入和讀出，且讀取速度快、沒有靜態(tài)功耗，適用于各種半浮柵存儲器 。
[0005]根據(jù)本發(fā)明提出的一種基于半浮柵存儲器的讀寫控制電路，它包括預(yù)充電電路、靈敏放大電路，所述靈敏放大電路的第一輸入端通過第七NMOS管與半浮柵存儲器的位線連接，其特征在于還包括數(shù)據(jù)寫入電路、鐘控電流源、第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路、第一數(shù)據(jù)判決電路和第二數(shù)據(jù)判決電路，其中:所述靈敏放大電路的第一輸出端、第二輸出端分別與所述第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路連接，所述靈敏放大電路的第二輸入端通過第八NMOS管與鐘控電流源的輸出端連接，所述預(yù)充電電路與半浮柵存儲器的位線連接、并與所述鐘控電流源的輸出端連接，所述數(shù)據(jù)寫入電路與半浮柵存儲器的位線連接、并與所述鐘控電流源的輸出端連接。
[0006]本發(fā)明提出的基于半浮柵存儲器的讀寫控制電路的進(jìn)一步優(yōu)選方案是:
本發(fā)明所述預(yù)充電電路包括第一控制開關(guān)，該第一控制開關(guān)將第一參考電平連接至所述半浮柵存儲器的位線、并連接至所述鐘控電流源的輸出端，該第一控制開關(guān)由第一控制信號控制。
[0007]本發(fā)明所述數(shù)據(jù)寫入電路包括第二控制開關(guān)、第三控制開關(guān)、第四控制開關(guān)，該第二控制開關(guān)、第三控制開關(guān)、第四控制開關(guān)分別將所對應(yīng)的第二參考電平、第三參考電平、第四參考電平連接至所述半浮柵存儲器的位線、并分別連接至所述鐘控電流源的輸出端；該第二控制開關(guān)由所述第一數(shù)據(jù)判決電路控制，該第三控制開關(guān)由所述第二數(shù)據(jù)判決電路控制，該第四控制開關(guān)由所述第四控制信號控制。
[0008]本發(fā)明所述第一數(shù)據(jù)判決電路包括第四PMOS管和第五控制開關(guān)，該第四PMOS管和第五控制開關(guān)分別將第五參考電平、第一輸入信號接至第一數(shù)據(jù)判決電路的輸出端，該第四PMOS管和第五控制開關(guān)同時由第五控制信號控制。
[0009]本發(fā)明所述第二數(shù)據(jù)判決電路包括第五PMOS管和第六控制開關(guān)，該第五PMOS管和第六控制開關(guān)分別將第六參考電平、第二輸入信號接至第二數(shù)據(jù)判決電路的輸出端，該第五PMOS管和第六控制開關(guān)同時由第六控制信號控制。
[0010]本發(fā)明所述靈敏放大電路包括有第一 PMOS管、第二 PMOS管、第一 NMOS管和第二NMOS管在內(nèi)的反向耦合電路，該第一 PMOS管和第二 PMOS管通過第三PMOS管接至第七參考電平，該第三PMOS管的柵極接至第七控制信號；該第一 NMOS管和第二 NMOS管的柵極通過第三NMOS管連接，該第三NMOS管的柵極接至第八控制信號；該第一 NMOS管和第二 NMOS管之間設(shè)有第四NMOS管，該第四NMOS管的柵極接至第九控制信號；該第一 NMOS管和第二NMOS管分別通過第五NMOS管和第六NMOS管接至第三輸入信號，該第五NMOS管的柵極與所述第六NMOS管的柵極連接。
[0011]本發(fā)明所述第七NMOS管的柵極和所述第八NMOS管的柵極同時接至第十控制信號。
[0012]本發(fā)明所述第一數(shù)據(jù)鎖存電路包括由第一鐘控反相器、第二鐘控反相器、第一傳輸門、第一反相器和第二反相器依次連接，該第一傳輸門通過第二傳輸門連接至所述第二反相器的輸出端；其中:第一鐘控反相器和第二鐘控反相器的一側(cè)同時接第六參考電平，該第二鐘控反相器的另一側(cè)接至第五參考電平，該第一鐘控反相器的另一側(cè)通過第八NMOS管接至第五參考電平；該第一傳輸門和第二傳輸門均由第十一控制信號和第十二控制信號同時控制。
[0013]本發(fā)明所述第二數(shù)據(jù)鎖存電路包括由第三鐘控反相器、第四鐘控反相器、第三傳輸門、第三反相器和第四反相器依次連接，該第三傳輸門通過第四傳輸門接至所述第四反相器的輸出端；其中:第三鐘控反相器和第四鐘控反相器的一側(cè)同時接第六參考電平，該第四鐘控反相器的另一側(cè)接至第五參考電平，該第三鐘控反相器另一側(cè)通過第九NMOS管接至第五參考電平；該第三傳輸門和第四傳輸門均由第十一控制信號和第十二控制信號同時控制。
[0014]本發(fā)明與現(xiàn)有技術(shù)相比其顯著優(yōu)點在于:一是本發(fā)明在半導(dǎo)體存儲器的讀寫控制電路中加入數(shù)據(jù)判決電路，通過數(shù)據(jù)判決電路進(jìn)行寫操作脈沖選擇，能夠有效的控制半浮柵存儲器的讀寫操作，并且配合位線的預(yù)充電電路，能夠避免位線跳變導(dǎo)致的未選中半浮柵存儲器單元的耦合電流進(jìn)入靈敏放大器而造成放大結(jié)果錯誤。二是本發(fā)明在半導(dǎo)體存儲器的讀寫控制電路中加入數(shù)據(jù)鎖存電路，能夠?qū)㈧`敏放大電路的輸出數(shù)據(jù)鎖存，從而不受靈敏放大電路狀態(tài)的影響；同時在該數(shù)據(jù)鎖存電路中還加入時鐘控制反相器，通過時序控制使得整個讀寫控制電路的靜態(tài)功耗為O。本發(fā)明廣泛適用于各種半浮柵存儲器。
[0015]

【專利附圖】

【附圖說明】
[0016]圖1是本發(fā)明提出的一種基于半浮柵存儲器的讀寫控制電路的電路結(jié)構(gòu)示意圖。
[0017]圖2是本發(fā)明提出的一種基于半浮柵存儲器的讀寫控制電路的在讀周期時的時序控制狀態(tài)示意圖。
[0018]圖3是本發(fā)明提出的一種基于半浮柵存儲器的讀寫控制電路的在寫周期時的時序控制狀態(tài)示意圖。
[0019]

【具體實施方式】
[0020]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0021]結(jié)合圖1，本發(fā)明提出的一種基于半浮柵存儲器的讀寫控制電路，它包括靈敏放大電路101、預(yù)充電電路102、數(shù)據(jù)寫入電路103、第一數(shù)據(jù)判決電路104、第二數(shù)據(jù)判決電路105、第一數(shù)據(jù)鎖存電路106、第二數(shù)據(jù)鎖存電路107和鐘控電流源(Al)，其中:
鐘控電流源(Al)的輸入端接地，并由電壓(V)控制流過鐘控電流源(Al)的電流大小。
[0022]預(yù)充電電路102包括第一控制開關(guān)(K1)，該第一控制開關(guān)(Kl)將第一參考電平(Vpre)接至半浮柵存儲器的位線(BL)、并將第一參考電平(Vpre)接至電流源(Al)的輸出端，第一控制開關(guān)(Kl)由第一控制信號(pre3)控制。
[0023]數(shù)據(jù)寫入電路103包括第二控制開關(guān)(K2)、第三控制開關(guān)(K3)、第四控制開關(guān)(K4)，第二控制開關(guān)(K2)、第三控制開關(guān)(K3)和第四控制開關(guān)(K4)分別將所對應(yīng)的第二參考電平(Vwrl)、第三參考電平(VwrO)和第四參考電平(Vhold)接至半浮柵存儲器的位線(BL)、并分別連接至鐘控電流源(Al)的輸出端；其中:第二控制開關(guān)(K2)由第一數(shù)據(jù)判決電路104控制，第三控制開關(guān)(K3)由第二數(shù)據(jù)判決電路105控制，第四控制開關(guān)(K4)由第四控制信號(hold)控制。
[0024]數(shù)據(jù)寫入電路103是通過時序控制，對半浮柵存儲器的位線(BL)設(shè)置半浮柵存儲器寫操作時需要的電平，從而配合半浮柵存儲器的字線時序，對半浮柵存儲器進(jìn)行有效的寫入操作。
[0025]第一數(shù)據(jù)判決電路104包括第四PMOS管(PM4)和第五控制開關(guān)(K5)，第四PMOS管(PM4)和第五控制開關(guān)(K5)分別將第五參考電平(VDD)、第一輸入信號(Pulse_WRl)接至第一數(shù)據(jù)判決電路的輸出端，第四PMOS管(PM4 )和第五控制開關(guān)(K5 )同時由第五控制信號(Dinb)控制。
[0026]第二數(shù)據(jù)判決電路105包括第五PMOS管(PM5)和第六控制開關(guān)(K6)，第五PMOS管(PM5)和第六控制開關(guān)(K6)分別將第六參考電平(接地)、第二輸入信號(Pulse_WR0)接至第二數(shù)據(jù)判決電路的輸出端，第五PMOS管(PM5)和第六控制開關(guān)(K6)同時由第六控制信號(Din)控制。
[0027]數(shù)據(jù)判決電路104和數(shù)據(jù)判決電路105是利用數(shù)據(jù)狀態(tài)作為開關(guān)信號，根據(jù)數(shù)據(jù)狀態(tài)打開或關(guān)閉開關(guān)，從而使外部時鐘脈沖與寫電路聯(lián)通或隔離，進(jìn)而通過對寫入數(shù)據(jù)的值進(jìn)行判決，選出正確的寫脈沖到數(shù)據(jù)寫入單元，使得半浮柵存儲器能夠有效寫入數(shù)據(jù)。
[0028]靈敏放大電路101包括有第一 PMOS管(PMl)、第二 PMOS管(PM2)、第一 NMOS管(NMl)和第二 NMOS管(NM2)在內(nèi)的反向耦合電路，所述第一 PMOS管(PMl)和第二 PMOS管(PM2 )通過第三PMOS管(PM3 )接至第七參考電平(VSA)，第三PMOS管(PM3 )的柵極接至第七控制信號(Read);第一 NMOS管(NMl)和第二 NMOS管(NM2)的柵極通過第三NMOS管(NM3)連接，第三NMOS管(匪3 )的柵極接至第八控制信號(pre I)。
[0029]靈敏放大電路101的第一輸入端與第二輸入端之間設(shè)有第四NMOS管(NM4)，該第四NMOS管(NM4)的柵極接至第九控制信號(pre2)。
[0030]靈敏放大電路101的第一輸入端和第二輸入端還分別通過第五NMOS管(匪5)和第六NMOS管(NM6)接至第三輸入信號(clamp)，該第五NMOS管(NM5)的柵極與第六NMOS管(NM6)的柵極連接。
[0031]靈敏放大電路101的第一輸入端通過第十一 NMOS管(匪7)與半浮柵存儲器的位線(BL)連接；靈敏放大電路101的第二輸入端通過第十二 NMOS管(NM8)與電流源(Al)的輸出端連接；第^^一 NMOS管(NM7)的柵極和第十二 NMOS管(NM8)的柵極同時接至第十控制信號(sense)。
[0032]靈敏放大電路101主要是在半浮柵存儲器的讀操作周期中，給半浮柵存儲器的漏極即位線(BL)施加電壓，從而讀出半浮柵存儲器的電流信息，并將讀出電流與電流源(Al)產(chǎn)生的基準(zhǔn)電流進(jìn)行比較，然后通過負(fù)阻結(jié)構(gòu)迅速放大成為電壓信號。
[0033]靈敏放大電路101的第一輸出端、第二輸出端分別與第一數(shù)據(jù)鎖存電路106、第二數(shù)據(jù)鎖存電路107連接，其中:第一數(shù)據(jù)鎖存電路106包括由第一鐘控反相器(INV1)、第二鐘控反相器(INV2)、第一傳輸門(？61)、第一反相器(1附3)和第二反相器(1附4)依次連接，該第一傳輸門(PGl)通過第二傳輸門(PG2)連接至第二反相器(INV4)的輸出端；第二數(shù)據(jù)鎖存電路107包括由第三鐘控反相器(INV5)、第四鐘控反相器(INV6)、第三傳輸門(PG3)、第三反相器(IN V7)和第四反相器(INV8)依次連接，該第三傳輸門(PG3)通過第四傳輸門(PG4)接第四反相器(INV8)的輸出端。
[0034]上述第一鐘控反相器(INV1)、第二鐘控反相器(INV2)、第三鐘控反相器(INV5)和第四鐘控反相器(INV5)的一側(cè)同時接至第六參考電平(接地)，第二鐘控反相器(INV2)、第四鐘控反相器(INV6)的另一側(cè)接至第五參考電平(VDD)，第一鐘控反相器(INV1)、第三鐘控反相器(INV5)的另一側(cè)分別通過第九NMOS管(NM9)、第十NMOS管(NMlO)接至第五參考電平(VDD)，第九NMOS管(NM9)、第十NMOS管(匪10)的柵極同時由控制信號(Read)控制。
[0035]上述第一傳輸門(PGl )、第二傳輸門(PG2)、第三傳輸門(PG3)和第四傳輸門(PG4)分別由第i 控制信號(pre)和第十二控制信號(preb)同時控制。
[0036]第一數(shù)據(jù)鎖存電路106和數(shù)據(jù)鎖存電路107用于將靈敏放大電路的放大信號進(jìn)行鎖存，其中:靈敏放大電路的數(shù)據(jù)放大后，有效數(shù)據(jù)只有幾納秒，因此，需要利用靈敏放大電路讀周期時的時序，對靈敏放大電路讀出的有效數(shù)據(jù)進(jìn)行鎖存，以方便后續(xù)電路對數(shù)據(jù)進(jìn)行處理；采用控制信號(Read)控制第一級反相器的有效工作時間，可以使整個讀寫電路的靜態(tài)功耗為0，同時通過第十一控制信號(pre)的上升沿來鎖存數(shù)據(jù)，能夠?qū)崿F(xiàn)將靈敏放大電路放大的有效數(shù)據(jù)進(jìn)行鎖存，鎖存后的數(shù)據(jù)不再受靈敏放大電路狀態(tài)的影響；本發(fā)明在讀周期時的時序控制狀態(tài)如圖2所示；本發(fā)明在寫周期時的時序控制狀態(tài)如圖3所示。
[0037]上述僅為本發(fā)明的一種【具體實施方式】，本發(fā)明可以有多種實施方式，凡采用等同變換或者等效變換方式而形成的所有技術(shù)方案，均屬于本發(fā)明的保護(hù)范圍之內(nèi)。
[0038]本發(fā)明的【具體實施方式】中凡未涉到的說明屬于本【技術(shù)領(lǐng)域】的公知技術(shù)，可參考公知技術(shù)加以實施。
【權(quán)利要求】
1.一種基于半浮柵存儲器的讀寫控制電路，它包括預(yù)充電電路、靈敏放大電路，所述靈敏放大電路的第一輸入端通過第七NMOS管與半浮柵存儲器的位線連接，其特征在于還包括數(shù)據(jù)寫入電路、鐘控電流源、第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路、第一數(shù)據(jù)判決電路和第二數(shù)據(jù)判決電路，其中:所述靈敏放大電路的第一輸出端、第二輸出端分別與所述第一數(shù)據(jù)鎖存電路、第二數(shù)據(jù)鎖存電路連接，所述靈敏放大電路的第二輸入端通過第八NMOS管與鐘控電流源的輸出端連接，所述預(yù)充電電路與半浮柵存儲器的位線連接、并與所述鐘控電流源的輸出端連接，所述數(shù)據(jù)寫入電路與半浮柵存儲器的位線連接、并與所述鐘控電流源的輸出端連接。
2.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述預(yù)充電電路包括第一控制開關(guān)，該第一控制開關(guān)將第一參考電平連接至所述半浮柵存儲器的位線、并連接至所述鐘控電流源的輸出端，該第一控制開關(guān)由第一控制信號控制。
3.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述數(shù)據(jù)寫入電路包括第二控制開關(guān)、第三控制開關(guān)、第四控制開關(guān)，該第二控制開關(guān)、第三控制開關(guān)、第四控制開關(guān)分別將所對應(yīng)的 第二參考電平、第三參考電平、第四參考電平連接至所述半浮柵存儲器的位線、并分別連接至所述鐘控電流源的輸出端，該第二控制開關(guān)由所述第一數(shù)據(jù)判決電路控制，該第三控制開關(guān)由所述第二數(shù)據(jù)判決電路控制，該第四控制開關(guān)由所述第四控制信號控制。
4.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述第一數(shù)據(jù)判決電路包括第四PMOS管和第五控制開關(guān)，該第四PMOS管和第五控制開關(guān)分別將第五參考電平、第一輸入信號接至第一數(shù)據(jù)判決電路的輸出端，該第四PMOS管和第五控制開關(guān)同時由第五控制信號控制。
5.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述第二數(shù)據(jù)判決電路包括第五PMOS管和第六控制開關(guān)，該第五PMOS管和第六控制開關(guān)分別將第六參考電平、第二輸入信號接至第二數(shù)據(jù)判決電路的輸出端，該第五PMOS管和第六控制開關(guān)同時由第六控制信號控制。
6.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述靈敏放大電路包括有第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管在內(nèi)的反向耦合電路，該第一 PMOS管和第二 PMOS管通過第三PMOS管接至第七參考電平，該第三PMOS管的柵極接至第七控制信號；該第一 NMOS管和第二 NMOS管的柵極通過第三NMOS管連接，該第三NMOS管的柵極接至第八控制信號；該第一 NMOS管和第二 NMOS管之間設(shè)有第四NMOS管，該第四NMOS管的柵極接至第九控制信號；該第一 NMOS管和第二 NMOS管分別通過第五NMOS管和第六NMOS管接至第三輸入信號，該第五NMOS管的柵極與第六NMOS管的柵極連接。
7.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述第七NMOS管的柵極和第八NMOS管的柵極同時接至第十控制信號。
8.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述第一數(shù)據(jù)鎖存電路包括由第一鐘控反相器、第二鐘控反相器、第一傳輸門、第一反相器和第二反相器依次連接，該第一傳輸門通過第二傳輸門接至第二反相器的輸出端；其中:第一鐘控反相器和第二鐘控反相器的一側(cè)同時接至第六參考電平，該第二鐘控反相器的另一側(cè)接至第五參考電平，該第一鐘控反相器的另一側(cè)通過第八NMOS管接至第五參考電平；該第一傳輸門和第二傳輸門均由第十一控制信號和第十二控制信號同時控制。
9.根據(jù)權(quán)利要求1所述的基于半浮柵存儲器的讀寫控制電路，其特征在于所述第二數(shù)據(jù)鎖存電路包括由第三鐘控反相器、第四鐘控反相器、第三傳輸門、第三反相器和第四反相器依次連接，該第三傳輸門通過第四傳輸門接至第四反相器的輸出端；其中:第三鐘控反相器和第四鐘控反相器的一側(cè)同時接至第六參考電平，該第四鐘控反相器的另一側(cè)接至第五參考電平，該第三鐘控反相器的另一側(cè)通過第九NMOS管接至第五參考電平；該第三傳輸門和第四傳輸 門均由第十一控制信號和第十二控制信號同時控制。
【文檔編號】G11C11/4091GK104078078SQ201410276695
【公開日】2014年10月1日 申請日期:2014年6月19日 優(yōu)先權(quán)日:2014年6月19日
【發(fā)明者】王永壽, 朱家國, 苗躍, 王鵬飛 申請人:蘇州東微半導(dǎo)體有限公司