包括測試焊盤的半導(dǎo)體集成電路的制作方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路，包括測試輸入/輸出端口，其包括：測試焊盤；內(nèi)部輸入接口，其配置成通過該測試輸入/輸出端口響應(yīng)外部信號以產(chǎn)生內(nèi)部時鐘、內(nèi)部地址、內(nèi)部命令、內(nèi)部數(shù)據(jù)以及暫時儲存數(shù)據(jù)；以及錯誤檢測塊，其配置成判斷該內(nèi)部數(shù)據(jù)和該暫時儲存數(shù)據(jù)是否相同，并通過該端口的一個測試焊盤輸出結(jié)果。該內(nèi)部輸入接口包括產(chǎn)生該內(nèi)部數(shù)據(jù)的數(shù)據(jù)輸入/輸出塊，且該數(shù)據(jù)輸入/輸出塊包括暫時儲存部，其將該內(nèi)部數(shù)據(jù)儲存為該暫時儲存數(shù)據(jù)；數(shù)據(jù)輸出部，其接收該暫時儲存數(shù)據(jù)；以及數(shù)據(jù)輸入部，其接收該數(shù)據(jù)輸出部的輸出，并將其輸出為該內(nèi)部數(shù)據(jù)。
【專利說明】包括測試焊盤的半導(dǎo)體集成電路
[0001]相關(guān)申請的交叉引用
[0002]本申請的主張2013年8月30日在韓國專利局所申請的第10-2013-0103841號韓國申請優(yōu)先權(quán)，通過引用的方式將其整體并入本文。

【技術(shù)領(lǐng)域】
[0003]各種實(shí)施例關(guān)于一種半導(dǎo)體集成電路，更具體地，關(guān)于一種半導(dǎo)體存儲器裝置。

【背景技術(shù)】
[0004]一般而言，一種半導(dǎo)體集成電路，例如，一種半導(dǎo)體存儲器裝置，可以包括用于與系統(tǒng)通信的多個焊盤。焊盤可以設(shè)置于半導(dǎo)體存儲器裝置的信號傳送端口中。隨著半導(dǎo)體存儲器裝置高度集成且等比例縮小，焊盤的尺寸正逐漸減小。
[0005]目前，尺寸縮減的焊盤之中日益漸增使用的焊盤為微凸塊(bump)。由于這種微凸塊的尺寸很小，因此難以使用測試設(shè)備的接腳直接測試微凸塊。雖然可以通過將包括微凸塊的半導(dǎo)體存儲器裝置安裝于基板(例如印刷電路板(Printed circuit board, PCB))執(zhí)行測試，但通過將整個批量生產(chǎn)的半導(dǎo)體存儲器件安裝于基板來測試他們不合情理。
[0006]雖然通過提供尺寸大于微凸塊的測試焊盤可以測試具微凸塊的半導(dǎo)體存儲器裝置，但由于測試焊盤的大尺寸，故很難實(shí)現(xiàn)大量測試焊盤集成的高密度半導(dǎo)體存儲器裝置。因此，需求一種能使用有限數(shù)量的測試焊盤測試半導(dǎo)體存儲器裝置的技術(shù)。


【發(fā)明內(nèi)容】

[0007]在本發(fā)明的實(shí)施例中，一種半導(dǎo)體集成電路包括:測試輸入/輸出端口，其包括多個測試焊盤；內(nèi)部輸入接口，其配置成通過所述測試輸入/輸出端口響應(yīng)外部信號以產(chǎn)生內(nèi)部時鐘、內(nèi)部地址、內(nèi)部命令、內(nèi)部數(shù)據(jù)以及暫時儲存數(shù)據(jù)；以及錯誤檢測塊,其配置成判斷所述內(nèi)部數(shù)據(jù)和所述暫時儲存數(shù)據(jù)是否彼此相同，并通過所述測試輸入/輸出端口的一個測試焊盤輸出判斷結(jié)果，其中所述內(nèi)部輸入接口包括產(chǎn)生所述內(nèi)部數(shù)據(jù)的數(shù)據(jù)輸入/輸出塊，且其中所述數(shù)據(jù)輸入/輸出塊包括:暫時儲存部，其將所述內(nèi)部數(shù)據(jù)儲存為所述暫時儲存數(shù)據(jù)；數(shù)據(jù)輸出部，其接收所述暫時儲存數(shù)據(jù)；以及數(shù)據(jù)輸入部，其接收所述數(shù)據(jù)輸出部的輸出，并將其輸出為所述內(nèi)部數(shù)據(jù)。
[0008]在本發(fā)明的實(shí)施例中，一種包括半導(dǎo)體集成電路塊的系統(tǒng)，其中所述半導(dǎo)體集成電路塊包括:測試端口，其包括多個測試焊盤；內(nèi)部輸入接口，其配置成使用通過所述測試端口提供的外部信號來產(chǎn)生內(nèi)部信號和暫時儲存數(shù)據(jù)；以及錯誤檢測塊，其配置成:比較所述內(nèi)部信號和所述暫時儲存數(shù)據(jù)，并通過所述多個測試焊盤的選中的一個焊盤輸出比較結(jié)果。
[0009]在本發(fā)明的實(shí)施例中，一種包括半導(dǎo)體集成電路塊的系統(tǒng)，其中所述半導(dǎo)體集成電路塊配置成包括被輸入信號用于測試所述半導(dǎo)體集成電路塊的多個測試焊盤，且所述半導(dǎo)體集成電路塊的測試結(jié)果通過所述多個測試焊盤中至少一個被輸出。

【專利附圖】

【附圖說明】
[0010]結(jié)合附圖描述特征、形態(tài)以及實(shí)施例，其中:
[0011]圖1為根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置的框圖；
[0012]圖2為圖1的第一測試輸入塊的框圖；
[0013]圖3為圖1的地址輸入塊的框圖；
[0014]圖4為圖1的時鐘輸入塊的框圖；
[0015]圖5為說明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置的時序圖；
[0016]圖6為根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置的框圖；
[0017]圖7為圖6的第二測試輸入塊的框圖；
[0018]圖8為圖6的數(shù)據(jù)輸入/輸出塊的框圖；
[0019]圖9為圖6的選通信號輸入塊的框圖；和
[0020]圖10為根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置的框圖，包括圖1和圖6的半導(dǎo)體存儲器裝置。
[0021]圖11為根據(jù)本發(fā)明的各種實(shí)施例的電子系統(tǒng)的各種特征的框圖。

【具體實(shí)施方式】
[0022]以下，將通過示例性實(shí)施例參照附圖來描述根據(jù)本發(fā)明的半導(dǎo)體存儲器裝置。
[0023]如圖1所顯示，半導(dǎo)體存儲器裝置1000可以包括第一測試輸入塊100、地址輸入塊200以及時鐘輸入塊300。
[0024]第一測試輸入塊100可以配置成接收從測試焊盤10被外部輸入的地址DA_ADD、參考電壓 VREF 以及時鐘 DA_CLK、DA_CLKB、DA_QCLK 和 DA_QCLKB。
[0025]測試焊盤10可以包括探針式焊盤(probe pad)或直接存取焊盤等。外部輸入的地址DA_ADD被稱為外部地址DA_ADD，而外部輸入的時鐘DA_CLK和DA_CLKB則分別被稱為外部時鐘DA_CLK和外部時鐘取反(external clock bar)DA_CLKB。而且，外部輸入的時鐘DA_QCLK和DA_QCLKB分別稱為外部寫入時鐘DA_QCLK和外部寫入時鐘取反DA_QCLKB。
[0026]第一測試輸入塊100可以配置成比較外部地址DA_ADD的電壓電平和參考電壓VREF的電壓電平，并通過使比較結(jié)果與外部時鐘DA_CLK同步而產(chǎn)生上升地址ADDR。此外，第一測試輸入塊100可以配置成比較外部地址DA_ADD的電壓電平和參考電壓VREF的電壓電平，并通過使比較結(jié)果與外部時鐘取反DA_CLKB同步而產(chǎn)生下降地址ADDF。第一測試輸入塊100可以驅(qū)動外部時鐘DA_CLK、外部時鐘取反DA_CLKB、外部寫入時鐘DA_QCLK以及外部寫入時鐘取反DA_QCLKB，藉此分別產(chǎn)生輸入時鐘CLK_1、輸入時鐘取反CLKB_1、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i。
[0027]地址輸入塊200可以配置成接收來自第一測試輸入塊100的上升地址ADDR、下降地址ADDF、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i。時鐘輸入塊300可以配置成接收輸入時鐘CLK_i和輸入時鐘取反CLKB_i。
[0028]更詳細(xì)而言，參照圖2，第一測試輸入塊100可以包括比較單元110、第一和第二鎖存單元120和130以及第一至第四驅(qū)動器140、150、160和170。
[0029]比較單元110可以接收外部地址DA_ADD和參考電壓VREF。比較單元110可以配置成比較外部地址DA_ADD的電壓電平和參考電壓VREF的電壓電平。例如，比較單元110可以配置成:當(dāng)外部地址DA_ADD的電壓電平高于參考電壓VREF的電壓電平時，輸出具有高電平的信號，而當(dāng)外部地址DA_ADD的電壓電平低于參考電壓VREF的電壓電平時，則輸出有低電平的信號。
[0030]第一鎖存單元120可以配置成:響應(yīng)外部時鐘DA_CLK，以鎖存比較單元110的輸出，并輸出鎖存信號作為上升地址ADDR。例如，第一鎖存單元120可以在外部時鐘DA_CLK的上升時序鎖存第一比較單元110的輸出，并輸出上升地址ADDR。
[0031]第二鎖存單元130可以配置成:響應(yīng)外部時鐘取反DA_CLKB，以鎖存比較單元110的輸出，并輸出鎖存信號作為下降地址ADDF。例如，第二鎖存單元130可以在外部時鐘取反DA_CLKB的上升時序鎖存第一比較單元110的輸出，并輸出下降地址ADDF。
[0032]第一驅(qū)動器140可以配置成驅(qū)動外部時鐘DA_CLK，藉此輸出輸入時鐘CLK_i。
[0033]第二驅(qū)動器150可以配置成驅(qū)動外部時鐘取反DA_CLKB，藉此輸出輸入時鐘取反CLKB」。
[0034]第三驅(qū)動器160可以配置成驅(qū)動外部寫入時鐘DA_QCLK，藉此輸出寫輸入時鐘QCLK」。
[0035]第四驅(qū)動器170可以配置成驅(qū)動外部寫入時鐘取反DA_QCLKB，并輸出寫輸入時鐘取反 QCLKB_i。
[0036]圖1的地址輸入塊200可以配置成響應(yīng)上升地址ADDR、下降地址ADDF、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i，以產(chǎn)生物理層(Physical layer, PHY)地址PHY_ADD,并輸出PHY地址PHY_ADD作為內(nèi)部地址INT_ADD。
[0037]參照圖3，地址輸入塊200可以包括第一鎖存單元210、第二鎖存單元220、第一多路復(fù)用器230、傳輸單元240、接收單元250以及第二多路復(fù)用器260。
[0038]第一鎖存單元210可以配置成同步于寫輸入時鐘QCLK_i以輸出上升地址ADDR。例如，第一鎖存單元210在寫輸入時鐘QCLK_i的上升時序鎖存和輸出上升地址ADDR。
[0039]第二鎖存單元220可以配置成同步于寫輸入時鐘取反QCLKBj以輸出下降地址ADDF。例如，第二鎖存單元220在寫輸入時鐘取反QCLKB_i的上升時序鎖存和輸出下降地址 ADDF。
[0040]第一多路復(fù)用器230可以配置成:響應(yīng)寫輸入時鐘QCLK_i，以選擇第一鎖存單元210的輸出和第二鎖存單元220的輸出中之一作為PHY地址PHY_ADD。例如，當(dāng)寫輸入時鐘QCLK_i為高電平時，第一多路復(fù)用器230選擇第一鎖存單元210的輸出作為PHY地址PHY_ADD，而當(dāng)寫輸入時鐘QCLK_i為低電平時，則選擇第二鎖存單元220的輸出作為PHY地址PHY_ADD。
[0041]傳輸單元240可以配置成:響應(yīng)第一測試控制信號Test_ctrlA而被激活，并將PHY地址PHY_ADD輸出到地址凸塊ADD_bump。例如，當(dāng)?shù)谝粶y試控制信號Test_ctrlA被使能時，可以激活傳輸單元240，并可以將PHY地址PHY_ADD傳送到地址凸塊ADD_bump。當(dāng)?shù)谝粶y試控制信號Test_ctrlA被禁止時，可以去激活傳輸單元240，并可以阻止PHY地址PHY_ADD被傳送到地址凸塊ADD_bump。雖然地址凸塊ADD_bump包括一種類型的微凸塊，但地址凸塊ADD_bump可以包括一種配置，該配置用于當(dāng)正常操作(非測試操作)時將所接收地址傳送到內(nèi)部電路(未顯示)。傳輸單元240可以由一般驅(qū)動器構(gòu)成。
[0042]接收單元250可以配置成接收通過地址凸塊ADD_bump所輸入的PHY地址PHY_ADD,并提供PHY地址PHY_ADD到第二多路復(fù)用器260。接收單元250可以由一般接收器構(gòu)成。
[0043]第二多路復(fù)用器260可以配置成:響應(yīng)第二測試控制信號Test_ctrlB，輸出從第一多路復(fù)用器230所輸出的PHY地址PHY_ADD，作為內(nèi)部地址INT_ADD ;或者，輸出從接收單元250所輸出的PHY地址PHY_ADD，作為內(nèi)部地址INT_ADD。例如，當(dāng)?shù)诙y試控制信號Test_ctrlB被使能時，第二多路復(fù)用器260選擇第一多路復(fù)用器230的輸出作為內(nèi)部地址INT_ADD，而當(dāng)?shù)诙y試控制信號Test_ctrlB被禁止時，則選擇接收單元250的輸出作為內(nèi)部地址INT_ADD。
[0044]若外部命令(未顯不)(而非外部地址DA_ADD)被輸入圖1的第一測試輸入塊100,則地址輸入塊200可以輸出內(nèi)部命令(未顯示)。即，用于產(chǎn)生外部地址DA_ADD作為內(nèi)部地址INT_ADD的配置和用于產(chǎn)生外部命令作為內(nèi)部命令的配置彼此相同。半導(dǎo)體存儲器裝置可以通過如圖1所顯示的配置將地址和命令傳送到半導(dǎo)體存儲器裝置的內(nèi)部。
[0045]圖1的時鐘輸入塊300可以配置成:響應(yīng)輸入時鐘CLK_i和輸入時鐘取反CLKB_i，以產(chǎn)生PHY (物理層)時鐘PHY_CLK，并輸出PHY時鐘PHY_CLK為內(nèi)部時鐘INT_CLK。
[0046]參照圖4，時鐘輸入塊300可以包括第一和第二鎖存單元310和320、第一多路復(fù)用器330、傳輸單元340、接收單元350以及第二多路復(fù)用器360。
[0047]第一鎖存單元310可以配置成:每次輸入時鐘CLK_iR換至高電平時，鎖存和輸出接地電壓VSS，即低電平信號。
[0048]第二鎖存單元320可以配置成每次輸入時鐘取反CLKB_i轉(zhuǎn)換至高電平時鎖存和輸出外部電壓VDD，即高電平信號。
[0049]第一多路復(fù)用器330可以配置成:響應(yīng)輸入時鐘CLK_i，以選擇第一和第二鎖存單元310和320的輸出信號中之一作為PHY時鐘PHY_CLK。例如，當(dāng)輸入時鐘CLK_i為高電平時，第一多路復(fù)用器330選擇性輸出第一鎖存單元310的輸出信號作為PHY時鐘PHY_CLK，而當(dāng)輸入時鐘CLK_i為低電平時，則選擇性輸出第二鎖存單元320的輸出信號作為PHY時鐘 PHY_CLK。
[0050]傳輸單元340可以配置成:響應(yīng)第一測試控制信號Test_ctrlA而被激活，并輸出PHY時鐘PHY_CLK到時鐘凸塊CLK_bump。例如，當(dāng)?shù)谝粶y試控制信號Test_ctrlA被使能時，被激活傳輸單元340，并提供PHY時鐘PHY_CLK到時鐘凸塊CLK_bump。當(dāng)?shù)谝粶y試控制信號Test_ctrlA被禁止時，傳輸單元340阻止PHY時鐘PHY_CLK被傳送到時鐘凸塊CLK_bump。傳輸單元340可以由驅(qū)動器構(gòu)成。
[0051]接收單元350可以配置成將從時鐘凸塊CLK_bump所輸入的PHY時鐘PHY_CLK傳送到第二多路復(fù)用器360。接收單元350可以由接收器構(gòu)成。
[0052]第二多路復(fù)用器360可以配置成:響應(yīng)第二測試控制信號Test_ctrlB，以將從第一多路復(fù)用器330所輸出的PHY時鐘PHY_CLK和從接收單元350所輸出的PHY時鐘PHY_CLK中之一輸出，作為內(nèi)部時鐘INT_CLK。例如，當(dāng)?shù)诙y試控制信號Test_ctrlB被使能時，第二多路復(fù)用器360選擇第一多路復(fù)用器330的輸出作為內(nèi)部時鐘INT_CLK，而當(dāng)?shù)诙y試控制信號Test_ctrlB被禁止時，則選擇接收單元350的輸出作為內(nèi)部時鐘INT_CLK。
[0053]將參照圖5描述圖1所顯不的第一測試輸入塊100、地址輸入塊200以及時鐘輸入塊300的操作。
[0054]外部時鐘DA_CLK和外部地址DA_ADD被輸入至第一測試輸入塊110。
[0055]外部地址DA_ADD和參考電壓VREF的電壓電平比較的結(jié)果AR被鎖存在第一鎖存單元120中，并從外部時鐘DA_CLK的上升時序起(即，從外部時鐘DA_CLK轉(zhuǎn)換至高電平時起)直到外部時鐘DA_CLK下一次轉(zhuǎn)換至高電平為止被輸出為上升地址ADDR。
[0056]外部地址DA_ADD和參考電壓VREF的電壓電平比較的結(jié)果AF被鎖存在第二鎖存單元130中，并從外部時鐘DA_CLK的下降時序起(即，從外部時鐘DA_CLK轉(zhuǎn)換至低電平時起)直到外部時鐘DA_CLK下一次轉(zhuǎn)換至低電平為止被輸出為下降地址ADDF。
[0057]上升地址ADDR在外部寫入時鐘DA_QCLK的高電平時段期間被輸出為PHY地址PHY_ADD,而下降地址ADDF在外部寫入時鐘DA_QCLK的低電平時段期間被輸出為PHY地址PHY_ADD。
[0058]PHY時鐘PHY_CLK在外部時鐘DA_CLK的高電平時段期間被輸出在接地電壓VSS的電平(即低電平)，而在外部時鐘DA_CLK的低電平時段期間被輸出在外部電壓VDD的電平(即高電平)。換言之，PHY時鐘PHY_CLK的相位與外部時鐘DA_CLK的相位相反。圖1至圖4顯示的外部時鐘DA_CLK、外部時鐘取反DA_CLKB、外部寫入時鐘DA_QCLK以及外部寫入時鐘取反DA_QCLKB的相位可以分別與隨著外部時鐘DA_CLK、外部時鐘取反DA_CLKB、外部寫入時鐘DA_QCLK以及外部寫入時鐘取反DA_QCLKB被驅(qū)動而輸出的輸入時鐘CLK_1、輸入時鐘取反CLKB_1、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i的相位相同。并且，夕卜部時鐘DA_CLK和外部時鐘取反DA_CLKB具有相反的相位，且外部寫入時鐘DA_QCLK和外部寫入時鐘取反DA_QCLKB具有相反的相位。
[0059]如圖6所顯示，半導(dǎo)體存儲器裝置2000可以包括第二測試輸入塊400、數(shù)據(jù)輸入/輸出塊500以及選通信號輸入塊600。
[0060]例如，圖6所顯示的半導(dǎo)體存儲器裝置2000為用于處理數(shù)據(jù)信號的裝置，且圖1所顯示的前述半導(dǎo)體存儲器裝置1000為用于處理地址(或命令)與時鐘的裝置。
[0061]第二測試輸入塊400可以配置成接收從測試焊盤60被外部輸入的數(shù)據(jù)DA_DQ、參考電壓VREF、時鐘DA_CLK和DA_CLKB以及數(shù)據(jù)選通信號DA_DQS和DA_DQSB。測試焊盤60可以為探針式焊盤或直接存取焊盤等。外部輸入的數(shù)據(jù)DA_DQ稱為外部數(shù)據(jù)DA_DQ，而外部輸入的時鐘DA_CLK和DA_CLKB分別稱為外部時鐘DA_CLK和外部時鐘取反DA_CLKB。此夕卜，外部輸入的數(shù)據(jù)選通信號DA_DQS和DA_DQSB分別稱為外部數(shù)據(jù)選通信號DA_DQS和外部數(shù)據(jù)選通取反信號DA_DQSB。
[0062]第二測試輸入塊400可以配置成:比較外部數(shù)據(jù)DA_DQ的電壓電平和參考電壓VREF的電壓電平，并通過使第一比較結(jié)果與外部時鐘DA_CLK同步而產(chǎn)生上升數(shù)據(jù)DATAR作為該第一比較結(jié)果。此外，第二測試輸入塊400可以配置成:比較外部數(shù)據(jù)DA_DQ的電壓電平和參考電壓VREF的電壓電平，并通過使第二比較結(jié)果與外部時鐘取反DA_CLKB同步而產(chǎn)生下降數(shù)據(jù)DATAF作為該第二比較結(jié)果。第二測試輸入塊400可以配置成:驅(qū)動外部數(shù)據(jù)選通信號DA_DQS和外部數(shù)據(jù)選通取反信號DA_DQSB，并產(chǎn)生輸入數(shù)據(jù)選通信號DQS_i和輸入數(shù)據(jù)選通取反信號DQSB_i。數(shù)據(jù)輸入/輸出塊500可以配置成接收來自第二測試輸入塊400的上升數(shù)據(jù)DATAR和下降數(shù)據(jù)DATAF。選通信號輸入塊600可以配置成接收來自第二測試輸入塊400的輸入數(shù)據(jù)選通信號DQS_i和輸入數(shù)據(jù)選通取反信號DQSB_i。
[0063]更詳細(xì)而言，參照圖7，第二測試輸入塊400可以包括比較單元410、第一和第二鎖存單元420和430以及第一和第二驅(qū)動器440和450。
[0064]比較單元410可以配置成:接收外部數(shù)據(jù)DA_DQ和參考電壓VREF，并比較外部數(shù)據(jù)DA_DQ的電壓電平和參考電壓VREF的電壓電平。例如，比較單元410可以配置成:當(dāng)外部數(shù)據(jù)DA_DQ的電壓電平高于參考電壓VREF的電壓電平時，輸出具有高電平的信號，而當(dāng)外部數(shù)據(jù)DA_DQ的電壓電平低于參考電壓VREF的電壓電平時，則輸出具有低電平的信號。
[0065]第一鎖存單元420可以配置成:響應(yīng)外部時鐘DA_CLK以鎖存比較單元410的輸出，并輸出鎖存信號作為上升數(shù)據(jù)DATAR。例如，第一鎖存單元420可以在外部時鐘DA_CLK的上升時序鎖存第一比較單元410的輸出，并輸出上升數(shù)據(jù)DATAR。
[0066]第二鎖存單元430可以配置成:響應(yīng)外部時鐘取反DA_CLKB以鎖存比較單元410的輸出，并輸出鎖存信號作為下降數(shù)據(jù)DATAF。例如，第二鎖存單元430可以在外部時鐘取反DA_CLKB的上升時序鎖存第一比較單元410的輸出，并輸出下降數(shù)據(jù)DATAF。
[0067]第一驅(qū)動器440可以配置成驅(qū)動外部數(shù)據(jù)選通信號DA_DQS，藉此輸出輸入數(shù)據(jù)選通信號DQS_i。
[0068]第二驅(qū)動器450可以配置成驅(qū)動外部數(shù)據(jù)選通取反信號DA_DQSB，藉此輸出輸入數(shù)據(jù)選通取反信號DQSB_i。
[0069]圖6的數(shù)據(jù)輸入/輸出塊500可以配置成:響應(yīng)寫入數(shù)據(jù)選通上升信號寫入數(shù)據(jù)選通下降信號WDQS_F，以將上升數(shù)據(jù)DATAR和下降數(shù)據(jù)DATAF傳送到第一和第二輸入數(shù)據(jù)線RXR_L和RXF_L。并且，數(shù)據(jù)輸入/輸出塊500可以配置成接收來自第一和第二輸出數(shù)據(jù)線TXF_L的數(shù)據(jù)。數(shù)據(jù)輸入/輸出塊500可以電耦接數(shù)據(jù)輸入/輸出凸塊 DQ_bump。
[0070]參照圖8，數(shù)據(jù)輸入/輸出塊500可以包括數(shù)據(jù)輸入部510、數(shù)據(jù)輸出部520以及暫時儲存部530。
[0071]數(shù)據(jù)輸入部510可以配置成:同步于寫入數(shù)據(jù)選通上升信號WDQS_R和寫入數(shù)據(jù)選通下降信號WDQS_F，以將從數(shù)據(jù)輸入/輸出凸塊DQ_bump所輸入的PHY數(shù)據(jù)PHY_DQ或從數(shù)據(jù)輸出部520所輸入的PHY數(shù)據(jù)PHY_DQ傳送到第一和第二輸入數(shù)據(jù)線RXR_L和RXF_L。
[0072]數(shù)據(jù)輸入部510可以包括接收單元511以及第一和第二鎖存單元512和513。
[0073]接收單元511可以配置成接收PHY數(shù)據(jù)PHY_DQ，并傳送PHY數(shù)據(jù)PHY_DQ到第一和第二鎖存單元512和513。接收單元511可以由接收器構(gòu)成。
[0074]第一鎖存單元512可以配置成響應(yīng)寫入數(shù)據(jù)選通上升信號WDQS_R以將接收單元511的輸出數(shù)據(jù)提供給第一輸入數(shù)據(jù)線RXR_L。例如，每次寫入數(shù)據(jù)選通上升信號WDQS_R轉(zhuǎn)換至高電平時，第一鎖存單元512可以鎖存接收單元511的輸出數(shù)據(jù)，并將接收單元511的該鎖存的輸出輸出到第一輸入數(shù)據(jù)線RXR_L。
[0075]第二鎖存單元513可以配置成:響應(yīng)寫入數(shù)據(jù)選通下降信號WDQS_F，以將接收單元511的輸出數(shù)據(jù)提供給第二輸入數(shù)據(jù)線RXF_L。例如，每次寫入數(shù)據(jù)選通下降信號WDQS_F轉(zhuǎn)換至高電平時，第二鎖存單元513可以鎖存接收單元511的輸出數(shù)據(jù)，并接收單元511的該鎖存的輸出輸出到第二輸入數(shù)據(jù)線RXF_L。
[0076]數(shù)據(jù)輸出部520可以配置成:將第一和第二輸出數(shù)據(jù)線的信號、暫時儲存部530的輸出信號R1_0UT和R2_0UT以及第二測試輸入塊400的輸出信號DATAR和DATAF中之一輸出到數(shù)據(jù)輸入/輸出凸塊DQ_bump和數(shù)據(jù)輸入部510的接收單元511。
[0077]數(shù)據(jù)輸出部520可以包括第一至第六多路復(fù)用器521至526以及傳輸單元527。
[0078]第一多路復(fù)用器521可以配置成:響應(yīng)第一測試控制信號TeSt_Ctrll，以選擇暫時儲存部530的輸出信號R1_0UT和第一輸出數(shù)據(jù)線TXR_L的信號中之一。例如，當(dāng)?shù)谝粶y試控制信號Test_ctrll被使能時,第一多路復(fù)用器521可以輸出第一輸出數(shù)據(jù)線TXR_L的信號，而當(dāng)?shù)谝粶y試控制信號Test_ctrll被禁止時，則輸出暫時儲存部530的輸出信號Rl_OUT。
[0079]第二多路復(fù)用器522可以配置成:響應(yīng)第一測試控制信號Test_ctrll，以輸出暫時儲存部530的輸出信號R2_0UT和第二輸出數(shù)據(jù)線TXF_L的信號中之一。例如，當(dāng)?shù)谝粶y試控制信號Test_ctrll被使能時，第二多路復(fù)用器522可以輸出第二輸出數(shù)據(jù)線TXF_L的信號，而當(dāng)?shù)谝粶y試控制信號Test_ctrll被禁止時，則輸出暫時儲存部530的輸出信號R2_OUT。
[0080]第三多路復(fù)用器523可以配置成:響應(yīng)第二測試控制信號Test_ctrl2，以選擇輸出時鐘TXCLK和寫輸入時鐘QCLK_i中的一個時鐘。例如，當(dāng)?shù)诙y試控制信號Test_ctrl2被使能時，第三多路復(fù)用器523可以輸出寫輸入時鐘QCLK_i，而當(dāng)?shù)诙y試控制信號Test_ctrl2被禁止時，則將輸出時鐘TXCLK輸出。輸出時鐘TXCLK可以為用于正常操作而非測試操作中的讀取操作的時鐘，而寫輸入時鐘QCLK_i可以為圖1所顯示的時鐘。
[0081]第四多路復(fù)用器524可以配置成:響應(yīng)寫輸入時鐘QCLK_i，以選擇上升數(shù)據(jù)DATAR和下降數(shù)據(jù)DATAF中之一。例如，當(dāng)寫輸入時鐘QCLK_i為高電平時，第四多路復(fù)用器524可以輸出上升數(shù)據(jù)DATAR，而當(dāng)寫輸入時鐘QCLK_i為低電平時，則輸出下降數(shù)據(jù)DATAF。
[0082]第五多路復(fù)用器525可以配置成:響應(yīng)第三多路復(fù)用器523的輸出，以選擇第一多路復(fù)用器521的輸出和第二多路復(fù)用器522的輸出中之一。例如，當(dāng)?shù)谌嗦窂?fù)用器523的輸出為高電平時，第五多路復(fù)用器525可以輸出第一多路復(fù)用器521的輸出，而當(dāng)?shù)谌嗦窂?fù)用器523的輸出為低電平時,貝U輸出第二多路復(fù)用器522的輸出。
[0083]第六多路復(fù)用器526可以配置成:響應(yīng)第三測試控制信號Test_ctrl3，以輸出第五多路復(fù)用器525的輸出和第四多路復(fù)用器524的輸出中之一。例如，當(dāng)?shù)谌郎y試控制信號Test_ctrl3被使能時,第六多路復(fù)用器526可以輸出第五多路復(fù)用器525的輸出到傳輸單元527，而當(dāng)?shù)谌郎y試控制信號Test_ctrl3被禁止時，則輸出第四多路復(fù)用器524的輸出到傳輸單元527。
[0084]傳輸單元527可以配置成將第六多路復(fù)用器526的輸出提供給數(shù)據(jù)輸入/輸出凸塊DQ_bump和接收單元511。傳輸單元527可以由驅(qū)動器構(gòu)成。
[0085]第一和第二多路復(fù)用器521和522可以為如下的構(gòu)成元件(component element),其根據(jù)第一測試控制信號Test_ctrll來選擇暫時儲存部530的輸出R1_0UT和R2_0UT與第一和第二輸出數(shù)據(jù)線TXF_L的信號中的一種。第三多路復(fù)用器523可以為如下的一種構(gòu)成元件，其根據(jù)第二測試控制信號TeSt_Ctrl2來選擇正常操作中所使用的時鐘TXCLK和測試中所使用的時鐘QCLK_i。第四多路復(fù)用器524可以為如下的一種構(gòu)成元件，其使上升數(shù)據(jù)DATAR和下降數(shù)據(jù)DATAF與測試中所使用的時鐘(即寫輸入時鐘QCLK_i)同步。第五多路復(fù)用器525可以為如下的一種構(gòu)成元件，其使第一和第二多路復(fù)用器521和522的輸出與第三多路復(fù)用器523的輸出同步。第六多路復(fù)用器526為如下的一種構(gòu)成兀件，其響應(yīng)第三測試控制信號TeSt_Ctrl3，以將第四多路復(fù)用器524的輸出和第五多路復(fù)用器525的輸出中之一傳送到傳輸單元527。數(shù)據(jù)輸入/輸出凸塊DQ_bump可以電耦接于使傳輸單元527和接收單元511通過其可以彼此電耦接的節(jié)點(diǎn)，且傳輸單元527、接收單元511以及數(shù)據(jù)輸入/輸出凸塊DQ_bump可以電耦接之處的該節(jié)點(diǎn)的信號為PHY數(shù)據(jù)PHY_DQ。SP，傳輸單元527的輸出可以為PHY數(shù)據(jù)PHY_DQ，且接收單元511的輸入可以為PHY數(shù)據(jù)PHY_DQ。
[0086]暫時儲存部530可以配置成:響應(yīng)第四測試控制信號TeSt_Ctrl4，以儲存數(shù)據(jù)輸入部510的輸出，并將儲存的信號傳送到數(shù)據(jù)輸出部520的第一和第二多路復(fù)用器521和522。例如，當(dāng)?shù)谒臏y試控制信號Test_ctrl4被使能時，暫時儲存部530可以儲存數(shù)據(jù)輸入部510的輸出，并將儲存的信號提供給數(shù)據(jù)輸出部520的第一和第二多路復(fù)用器521和522。此外，當(dāng)?shù)谒臏y試控制信號Test_ctrl4被禁止時，暫時儲存部530不會接收數(shù)據(jù)輸入部510的輸出，并輸出先前儲存的信號的數(shù)值。
[0087]暫時儲存部530可以包括第一和第二開關(guān)531和532以及寄存器533。
[0088]第一開關(guān)531可以配置成:當(dāng)?shù)谒臏y試控制信號TeSt_Ctrl4被使能時，傳送第一鎖存單元512的輸出到寄存器533。第一開關(guān)531可以配置成:當(dāng)?shù)谒臏y試控制信號Test_ctrl4被禁止時，阻止第一鎖存單元512的輸出被傳送到寄存器533。
[0089]第二開關(guān)532可以配置成:當(dāng)?shù)谒臏y試控制信號TeSt_Ctrl4被使能時，傳送第二鎖存單元513的輸出到寄存器533。第二開關(guān)532可以配置成:當(dāng)?shù)谒臏y試控制信號Test_ctrl4被禁止時，阻止第二鎖存單元513的輸出傳送到寄存器533。
[0090]寄存器533可以配置成儲存第一和第二開關(guān)531和532的輸出、并輸出儲存的信號到第一和第二多路復(fù)用器521和522。例如，寄存器533可以儲存第一開關(guān)531的輸出，并輸出第一開關(guān)531的儲存的輸出到第一多路復(fù)用器521。并且,寄存器533可以儲存第二開關(guān)532的輸出，并輸出從第二開關(guān)532提供的儲存的信號到第二多路復(fù)用器522。
[0091]圖6的選通信號輸入塊600可以配置成:響應(yīng)輸入數(shù)據(jù)選通信號DQS_i和輸入數(shù)據(jù)選通取反信號DQSB_i，以產(chǎn)生寫入數(shù)據(jù)選通上升信號WDQS_R和寫入數(shù)據(jù)選通下降信號WDQS_F0此外，選通信號輸入塊600可以電耦接于數(shù)據(jù)選通凸塊DQS_bump，并響應(yīng)正常操作中從數(shù)據(jù)選通凸塊DQS_bump所輸入的信號以產(chǎn)生寫入數(shù)據(jù)選通上升信號WDQS_R和寫入數(shù)據(jù)選通下降信號WDQS_F。
[0092]請參照圖9，選通信號輸入塊600可以包括第一和第二鎖存單元610和620、多路復(fù)用器630、傳輸單元640以及接收單元650。
[0093]第一鎖存單元610可以配置成:響應(yīng)輸入數(shù)據(jù)選通信號DQS_i，以鎖存和輸出外部電壓VDD，即高電平信號。例如，每次輸入數(shù)據(jù)選通信號DQSjR換至高電平時，第一鎖存單兀610可以輸出高電平信號。
[0094]第二鎖存單元620可以配置成響應(yīng)輸入數(shù)據(jù)選通取反信號DQSB_i以鎖存和輸出接地電壓VSS，即低電平信號。例如，每次輸入數(shù)據(jù)選通取反信號DQSB_i轉(zhuǎn)換至高電平時，第二鎖存單兀620輸出低電平信號。
[0095]多路復(fù)用器630可以配置成:響應(yīng)輸入數(shù)據(jù)選通信號DQS_i，以選擇第一鎖存單元610和第二鎖存單元620的輸出中之一。例如，當(dāng)輸入數(shù)據(jù)選通信號DQS_i為高電平時，多路復(fù)用器630可以將第一鎖存單兀610的輸出輸出到傳輸單兀640,而當(dāng)輸入數(shù)據(jù)選通信號DQS_i為低電平時，則將第二鎖存單元620的輸出輸出到傳輸單元640。
[0096]傳輸單元640可以配置成接收多路復(fù)用器630的輸出，并將其輸出到數(shù)據(jù)選通凸塊DQS_bump和接收單元650。
[0097]接收單元650可以配置成:接收從傳輸單元640所輸出的信號或從數(shù)據(jù)選通凸塊DQS_bump所輸入的信號，并輸出寫入數(shù)據(jù)選通上升信號WDQS_R。此外，接收單元650可以反轉(zhuǎn)從傳輸單元640所輸出的信號或從數(shù)據(jù)選通凸塊DQS_bump所輸入的信號，并輸出寫入數(shù)據(jù)選通下降信號WDQS_F。向或從傳輸單元640、接收單元650以及數(shù)據(jù)選通凸塊DQS_bump電耦接之處的節(jié)點(diǎn)輸入或所輸出的信號可以為PHY數(shù)據(jù)選通信號PHY_DQ。
[0098]圖10顯示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置3000，其中使用了有關(guān)地址、命令以及時鐘的圖1的半導(dǎo)體存儲器裝置1000和有關(guān)數(shù)據(jù)的圖6的半導(dǎo)體存儲器裝置2000兩者。
[0099]圖10所顯示的半導(dǎo)體存儲器裝置3000可以包括測試輸入/輸出端口 700、內(nèi)部輸入接口 800以及錯誤檢測塊900。
[0100]測試輸入/輸出端口 700可以包括多個測試焊盤700_1、700_2、……與700_n，并可以配置成將從外部電路設(shè)備所施加的地址、命令、時鐘與數(shù)據(jù)傳送到內(nèi)部輸入接口 800。
[0101]內(nèi)部輸入接口 800可以包括圖1所顯示的半導(dǎo)體存儲器裝置1000和圖6所顯示的半導(dǎo)體存儲器裝置2000，并可以配置成從自測試輸入/輸出端口 700所輸入的時鐘、地址、命令與數(shù)據(jù)產(chǎn)生內(nèi)部時鐘INT_CLK、內(nèi)部地址INT_ADD、內(nèi)部命令I(lǐng)NT_C0M、內(nèi)部數(shù)據(jù)INT_DATA以及暫時儲存數(shù)據(jù)R_out。例如，圖1所顯示的半導(dǎo)體存儲器裝置1000可以響應(yīng)外部地址DA_ADD、參考電壓VREF、外部時鐘DA_CLK以及外部寫入時鐘DA_QCLK來產(chǎn)生內(nèi)部地址INT_ADD和內(nèi)部時鐘INT_CLK。并且，通過使用圖1所顯示的半導(dǎo)體存儲器裝置1000，外部命令可以產(chǎn)生作為內(nèi)部命令I(lǐng)NT_C0M。用于產(chǎn)生內(nèi)部地址INT_ADD的配置和用于產(chǎn)生內(nèi)部命令I(lǐng)NT_C0M的配置彼此相同，不過其輸入信號和輸出信號可以不同。圖6所顯示的半導(dǎo)體存儲器裝置2000通過使用外部數(shù)據(jù)DA_DQ、參考電壓VREF、外部時鐘DA_CLK以及外部數(shù)據(jù)選通信號DA_DQS來產(chǎn)生要被輸入到輸入數(shù)據(jù)線RXR_L和RXF_L的內(nèi)部數(shù)據(jù)INT_DATA。此外，隨著輸入到輸入數(shù)據(jù)線RXR_L和RXF_L的內(nèi)部數(shù)據(jù)INT_DATA由寄存器533儲存(參見圖8)，暫時儲存數(shù)據(jù)R_out (R1_0UT和R2_0UT)被產(chǎn)生。
[0102]錯誤檢測塊900可以配置成:比較內(nèi)部數(shù)據(jù)INT_DATA和暫時儲存數(shù)據(jù)R_out以檢測其是否彼此相同，并輸出比較結(jié)果到配置于測試輸入/輸出端口 700中的一個測試焊盤。錯誤檢測塊900可以由“異或門(exclusive OR gate)”和“與門(AND gate)”實(shí)現(xiàn)。
[0103]以下將描述圖1所顯示有關(guān)地址信號的半導(dǎo)體存儲器裝置1000的操作。
[0104]參照圖1，第一測試輸入塊100:利用地址DA_ADD、參考電壓VREF以及時鐘DA_CLK、DA_CLKB、DA_QCLK和DA_QCLKB，響應(yīng)于外部地址DA_ADD、參考電壓VREF、外部時鐘DA_CLK、外部時鐘取反DA_CLKB、外部寫入時鐘DA_QCLK以及外部寫入時鐘取反DA_QCLKB，來產(chǎn)生上升地址ADDR、下降地址ADDF、寫輸入時鐘QCLK_1、寫輸入時鐘取反QCLKB_1、輸入時鐘CLK_i以及輸入時鐘取反CLKB_i。
[0105]地址輸入塊200:利用來自第一測試輸入塊100的上升地址ADDR、下降地址ADDF、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i，響應(yīng)于上升地址ADDR、下降地址ADDF、寫輸入時鐘QCLK_i以及寫輸入時鐘取反QCLKB_i，來產(chǎn)生內(nèi)部地址INT_ADD。
[0106]詳細(xì)而言，請參照圖3，在測試中，第一測試控制信號TestjtrlA被使能，且第一多路復(fù)用器230所產(chǎn)生的PHY地址PHY_ADD被輸出到地址凸塊ADD_bump和接收單元250。接收單元250接收傳輸單元240的輸出，并將其輸出到第二多路復(fù)用器260。在第二測試控制信號Test_ctrlB被禁止的情況下，第二多路復(fù)用器260選擇和輸出接收單元250的輸出作為內(nèi)部地址INT_ADD。PHY地址PHY_ADD從自測試焊盤所輸入的外部地址DA_ADD、參考電壓VREF、外部時鐘DA_CLK以及外部時鐘取反DA_CLKB所產(chǎn)生的上升地址ADDR和下降地址ADDF產(chǎn)生。由于PHY地址PHY_ADD通過地址凸塊ADD_bump輸入接收單元250，因此形成如同正常操作中從地址凸塊ADD_bump輸入接收單元250的地址的路徑的相同路徑。在必需將尚未通過傳輸單元240和接收單元250的PHY地址PHY_ADD當(dāng)作內(nèi)部地址INT_ADD使用情況下，第二測試控制信號Test_ctrlB被禁止。
[0107]用于產(chǎn)生外部命令作為內(nèi)部命令的配置和用于產(chǎn)生外部地址DA_ADD作為內(nèi)部地址INT_ADD的配置相同。
[0108]時鐘輸入塊300響應(yīng)輸入時鐘CLK_i和輸入時鐘取反CLKB_i以產(chǎn)生內(nèi)部地址INT_ADD。
[0109]詳細(xì)而言，請參照圖4，第一多路復(fù)用器330的輸出(即PHY時鐘PHY_CLK)通過傳輸單元340、時鐘凸塊CLK_bump、接收單元350以及第二多路復(fù)用器360被輸出為內(nèi)部時鐘INT_CLK。在這種情況下，接收單元350以如同正常操作中的相同方式接收來自時鐘凸塊CLK_bump的信號，并通過第二多路復(fù)用器360輸出內(nèi)部時鐘INT_CLK。此外，在第一和第二測試控制信號Test_ctrlA和Test_ctrlB的控制下,第一多路復(fù)用器330的輸出不通過時鐘凸塊CLK_bump和接收單元350而直接通過第二多路復(fù)用器360被輸出為內(nèi)部時鐘INT_CLK。
[0110]因此，圖1所顯示的半導(dǎo)體存儲器裝置1000可以在測試中通過如同于正常操作中的地址、命令以及時鐘的相同的輸入路徑來將內(nèi)部地址INT_ADD、內(nèi)部命令I(lǐng)NT_C0M以及內(nèi)部時鐘INT_CLK輸入到其他內(nèi)部電路。
[0111]以下將描述圖6所顯示有關(guān)數(shù)據(jù)的半導(dǎo)體存儲器裝置2000的操作。
[0112]第二測試輸入塊400響應(yīng)外部數(shù)據(jù)DA_DQ、參考電壓VREF、外部時鐘DA_CLK、外部時鐘取反DA_CLKB、外部數(shù)據(jù)選通信號DA_DQS以及外部數(shù)據(jù)選通取反信號DA_DQSB來產(chǎn)生上升數(shù)據(jù)DATAR、下降數(shù)據(jù)DATAF、輸入數(shù)據(jù)選通信號DQS_i以及輸入數(shù)據(jù)選通取反信號DQSB」。
[0113]數(shù)據(jù)輸入/輸出塊500響應(yīng)上升數(shù)據(jù)DATAR、下降數(shù)據(jù)DATAF、寫入數(shù)據(jù)選通上升信號WDQS_R以及寫入數(shù)據(jù)選通下降信號WDQS_F來將PHY數(shù)據(jù)PHY_DQ (參見圖8)輸出到第一和第二輸入數(shù)據(jù)線RXR_L和RXF_L作為內(nèi)部數(shù)據(jù)INT_DATA。并且，數(shù)據(jù)輸入/輸出塊500可以將從第一和第二輸出數(shù)據(jù)線TXR_L和TXF_L所接收的數(shù)據(jù)輸出到數(shù)據(jù)凸塊DQ_bump。
[0114]詳細(xì)而言，請參照圖8，數(shù)據(jù)輸入/輸出塊500包括數(shù)據(jù)輸入部510、數(shù)據(jù)輸出部520以及暫時儲存部530。
[0115]數(shù)據(jù)輸入部510傳送PHY數(shù)據(jù)PHY_DQ到第一和第二輸入數(shù)據(jù)線RXR_L和RXF_L。
[0116]數(shù)據(jù)輸出部520響應(yīng)第一至第三測試控制信號Test_ctrll、Test_ctrl2以及Test_ctrl3以選擇第一和第二輸出數(shù)據(jù)線TXR_L和TXF_L的信號、寄存器533的輸出信號R1.0UT和R2_0UT以及上升數(shù)據(jù)DATAR和下降數(shù)據(jù)DATAF中之一，并根據(jù)所選擇信號產(chǎn)生PHY 數(shù)據(jù) PHY_DQ。
[0117]因此，通過如同在數(shù)據(jù)從數(shù)據(jù)輸入部510通過輸入數(shù)據(jù)線RXR_L和RXF_L傳遞的正常操作中的相同數(shù)據(jù)路徑來輸入數(shù)據(jù)是可能的。
[0118]暫時儲存部530可以儲存通過第一和第二輸入數(shù)據(jù)線1?1?_1^和RXF_L所輸入的數(shù)據(jù)，并可以輸出暫時儲存數(shù)據(jù)R1_0UT和R2_0UT。
[0119]請參照圖10，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置3000可以在測試中通過如同在正常操作中的包括測試輸入/輸出端口 700的相同路徑來輸入地址、時鐘、命令以及數(shù)據(jù)。由于半導(dǎo)體存儲器裝置可以在測試中通過如同在正常操作中的包括測試輸入/輸出端口 700的相同路徑來輸入地址、時鐘、命令以及數(shù)據(jù)，因此半導(dǎo)體存儲器裝置可以在測試中執(zhí)行諸如輸出儲存的數(shù)據(jù)和儲存所輸入的數(shù)據(jù)的正常操作。此外，由于地址、時鐘、命令以及數(shù)據(jù)可以通過與用于從外部所輸入的地址、命令以及數(shù)據(jù)的相應(yīng)的凸塊電耦接的所述接收單元而被輸入半導(dǎo)體存儲器裝置，因此可以檢查所述相應(yīng)的接收單元是否正常操作。
[0120]由于包括錯誤檢測單元900，因此可以檢測輸入半導(dǎo)體存儲器裝置和暫時儲存數(shù)據(jù)R_out的內(nèi)部數(shù)據(jù)INT_DATA是否彼此相同，因而可以檢查數(shù)據(jù)輸入部510和數(shù)據(jù)輸出部520是否正常操作。更具體地，數(shù)據(jù)輸出部520的輸出可以通過數(shù)據(jù)輸入部510被儲存于暫時儲存部530中，且暫時儲存部530的輸出可以被輸入至數(shù)據(jù)輸出部520。因此，由于相同的數(shù)據(jù)可以被輸入至數(shù)據(jù)輸入部510和數(shù)據(jù)輸出部520，因此通過比較暫時儲存數(shù)據(jù)和從數(shù)據(jù)輸入部510所輸出的數(shù)據(jù)，可以檢查數(shù)據(jù)輸入部510和數(shù)據(jù)輸出部520是否正常操作。
[0121]通過將圖10的半導(dǎo)體存儲器裝置3000設(shè)置于相應(yīng)的信道中，可以分別測試所述信道。
[0122]圖11顯示根據(jù)本發(fā)明的各種實(shí)施例的電子系統(tǒng)4000的各種特征的框圖。系統(tǒng)4000可以包括控制器4100和存儲器件4200。根據(jù)本說明書所述的實(shí)施例，存儲器件4200可以配置成為半導(dǎo)體集成電路，且可以類似于或等同于有關(guān)圖1至圖10所詳述的實(shí)施例中的一個或多個。系統(tǒng)4000可以以各種方式形成，諸如使用傳統(tǒng)技術(shù)將系統(tǒng)4000的各個組件耦接在一起、或者將所述組件集成于一個或許多芯片型單元中。在一實(shí)施例中，系統(tǒng)4000還包括電子裝置4300和總線4400，其中總線4400提供系統(tǒng)4000的組件之間的導(dǎo)電性。在一實(shí)施例中，總線4400包括地址總線、數(shù)據(jù)總線以及控制總線，每一個為獨(dú)立配置。在替代性實(shí)施例中，總線4400使用共享導(dǎo)線用于提供地址、數(shù)據(jù)、或控制中的一個或多個，其使用是由控制器4100控制的。在實(shí)施例中，電子裝置4300可以包括用于電子系統(tǒng)4000的預(yù)期功能性應(yīng)用的附加存儲器。
[0123]存儲器件4200不限于根據(jù)本說明書所述的各種實(shí)施例而設(shè)置的動態(tài)隨機(jī)存取存儲器、靜態(tài)隨機(jī)存取存儲器、同步動態(tài)隨機(jī)存取存儲器(Synchronous dynamic randomaccess memory, SDRAM)、同步圖形隨機(jī)存取存儲器(Synchronous graphics random accessmemory, SGRAM)、雙倍數(shù)據(jù)速率動態(tài)隨機(jī)存取存儲器(Double data rate dynamic ram, DDR)以及雙倍數(shù)據(jù)速率SDRAM。根據(jù)如圖1至圖10所例示的各種實(shí)施例，存儲器件4200可以使用測試焊盤在讀取操作和寫入操作中實(shí)現(xiàn)。
[0124]在各種實(shí)施例中，外圍設(shè)備或設(shè)備4500耦接總線4400。外圍設(shè)備4500可以包括能與控制器4100協(xié)力操作的顯示器、成像設(shè)備、打印設(shè)備、無線設(shè)備、無線接口(例如無線收發(fā)器)、附加儲存存儲器、控制設(shè)備。在實(shí)施例中，控制器4100可以包括一個或多個處理器。在各種實(shí)施例中，系統(tǒng)4100包括(但不限于)光纖系統(tǒng)或設(shè)備、電光系統(tǒng)或設(shè)備、光學(xué)系統(tǒng)或設(shè)備、成像系統(tǒng)或設(shè)備以及信息處理系統(tǒng)或設(shè)備(諸如無線系統(tǒng)或設(shè)備)、電信系統(tǒng)或設(shè)備以及計算機(jī)。
[0125]正如從以上描述應(yīng)明白，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲器裝置可以使用測試焊盤來測試半導(dǎo)體存儲器裝置是否正常操作。
[0126]雖然以上已描述某些實(shí)施例，但本領(lǐng)域技術(shù)人員應(yīng)可以理解所描述的實(shí)施例僅為舉例說明。因此，不應(yīng)依據(jù)所描述的實(shí)施例限制本說明書所描述的半導(dǎo)體存儲器裝置。而是，本說明書描述的半導(dǎo)體存儲器裝置應(yīng)該僅僅根據(jù)所附的結(jié)合以上描述和隨附附圖獲得的權(quán)利要求來限制。
[0127]通過以上實(shí)施例可以看出，本申請?zhí)峁┝艘韵碌募夹g(shù)方案。
[0128]技術(shù)方案1.一種半導(dǎo)體集成電路，包括:
[0129]測試輸入/輸出端口，其包括多個測試焊盤；
[0130]內(nèi)部輸入接口，其配置成:通過所述測試輸入/輸出端口，響應(yīng)外部信號以產(chǎn)生內(nèi)部時鐘、內(nèi)部地址、內(nèi)部命令、內(nèi)部數(shù)據(jù)以及暫時儲存數(shù)據(jù)；以及
[0131]錯誤檢測塊，其配置成:判斷所述內(nèi)部數(shù)據(jù)和所述暫時儲存數(shù)據(jù)是否彼此相同，并通過所述測試輸入/輸出端口的一個測試焊盤輸出判斷結(jié)果，
[0132]其中所述內(nèi)部輸入接口包括產(chǎn)生所述內(nèi)部數(shù)據(jù)的數(shù)據(jù)輸入/輸出塊，且其中所述數(shù)據(jù)輸入/輸出塊包括:
[0133]暫時儲存部，其將所述內(nèi)部數(shù)據(jù)儲存為所述暫時儲存數(shù)據(jù)；
[0134]數(shù)據(jù)輸出部，其接收所述暫時儲存數(shù)據(jù)；以及
[0135]數(shù)據(jù)輸入部，其接收所述數(shù)據(jù)輸出部的輸出，并將所述數(shù)據(jù)輸出部的輸出輸出為所述內(nèi)部數(shù)據(jù)。
[0136]技術(shù)方案2.如技術(shù)方案I所述的半導(dǎo)體集成電路，其中，所述多個測試焊盤中的每一個包括探針式焊盤或直接存取焊盤。
[0137]技術(shù)方案3.如技術(shù)方案I所述的半導(dǎo)體集成電路，其中，所述內(nèi)部輸入接口配置成:比較參考電壓和外部地址的電壓電平，并輸出所述內(nèi)部地址、所述內(nèi)部命令以及所述內(nèi)部數(shù)據(jù)。
[0138]技術(shù)方案4.如技術(shù)方案3所述的半導(dǎo)體集成電路，其中，所述內(nèi)部輸入接口包括:
[0139]測試輸入塊，其配置成:響應(yīng)從所述測試輸入/輸出端口施加的所述外部地址、參考電壓、外部時鐘以及外部寫入時鐘，以產(chǎn)生上升地址、下降地址、寫輸入時鐘以及輸入時鐘；
[0140]地址輸入塊，其配置成:響應(yīng)所述上升地址、所述下降地址以及所述寫輸入時鐘以產(chǎn)生物理層PHY地址，并將所述PHY地址輸出為所述內(nèi)部地址；以及
[0141]時鐘輸入塊，其配置成:響應(yīng)所述輸入時鐘以產(chǎn)生PHY時鐘，并將所述PHY時鐘輸出為所述內(nèi)部時鐘。
[0142]技術(shù)方案5.如技術(shù)方案4所述的半導(dǎo)體集成電路，
[0143]其中，所述測試輸入塊配置成:比較所述外部地址的電壓電平和所述參考電壓的所述電壓電平，并同步于所述外部時鐘而將比較結(jié)果輸出為所述上升地址和所述下降地址；
[0144]其中，所述測試輸入塊驅(qū)動所述外部時鐘并輸出所述輸入時鐘；以及
[0145]其中，所述測試輸入塊驅(qū)動所述外部寫入時鐘并輸出所述寫輸入時鐘。
[0146]技術(shù)方案6.如技術(shù)方案4所述的半導(dǎo)體集成電路，
[0147]其中，所述地址輸入塊通過使所述上升地址和所述下降地址與所述寫輸入時鐘同步而產(chǎn)生所述PHY地址；以及
[0148]其中所述地址輸入塊包括:
[0149]傳輸單元，其配置成響應(yīng)第一測試控制信號以將所述PHY地址輸出到地址凸塊和接收單元；
[0150]所述接收單元，其配置成輸出從所述傳輸單元或所述地址凸塊傳送的信號；以及
[0151]多路復(fù)用器，其配置成:響應(yīng)第二測試控制信號，以將所述PHY地址輸出為所述內(nèi)部地址或?qū)⑺鼋邮諉卧妮敵鲚敵鰹樗鰞?nèi)部地址。
[0152]技術(shù)方案7.如技術(shù)方案6所述的半導(dǎo)體集成電路，其中，所述地址凸塊電耦接于所述傳輸單元和所述接收單元電耦接之處的節(jié)點(diǎn)。
[0153]技術(shù)方案8.如技術(shù)方案4所述的半導(dǎo)體集成電路，其中，所述時鐘輸入塊通過使外部電壓和接地電壓與所述輸入時鐘同步而產(chǎn)生所述PHY時鐘。
[0154]技術(shù)方案9.如技術(shù)方案8所述的半導(dǎo)體集成電路，其中，所述時鐘輸入塊包括:
[0155]傳輸單元，其配置成響應(yīng)第一測試控制信號以將所述PHY時鐘傳送到時鐘凸塊和接收單元；
[0156]所述接收單元，其配置成輸出從所述時鐘凸塊或所述傳輸單元傳送的信號；以及
[0157]多路復(fù)用器，其配置成:響應(yīng)第二測試控制信號，以將所述PHY時鐘輸出為所述內(nèi)部時鐘或?qū)⑺鼋邮諉卧妮敵鲚敵鰹樗鰞?nèi)部時鐘。
[0158]技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體集成電路，其中，所述時鐘凸塊電耦接于所述傳輸單元和所述接收單元電耦接之處的節(jié)點(diǎn)。
[0159]技術(shù)方案11.如技術(shù)方案3所述的半導(dǎo)體集成電路，其中，所述內(nèi)部輸入接口包括:
[0160]測試輸入塊，其配置成:響應(yīng)從所述測試輸入/輸出端口施加的外部數(shù)據(jù)、所述參考電壓、外部時鐘以及外部數(shù)據(jù)選通信號，以產(chǎn)生上升數(shù)據(jù)、下降數(shù)據(jù)以及輸入數(shù)據(jù)選通信號;
[0161]所述數(shù)據(jù)輸入/輸出塊，其配置成:通過使所述上升數(shù)據(jù)和所述下降數(shù)據(jù)與寫入數(shù)據(jù)選通上升信號和寫入數(shù)據(jù)選通下降信號同步而將所述上升數(shù)據(jù)和所述下降數(shù)據(jù)傳送到輸入數(shù)據(jù)線作為所述內(nèi)部數(shù)據(jù)；以及
[0162]選通信號產(chǎn)生塊，其配置成響應(yīng)所述輸入數(shù)據(jù)選通信號以產(chǎn)生所述寫入數(shù)據(jù)選通上升信號和所述寫入數(shù)據(jù)選通下降信號。
[0163]技術(shù)方案12.如技術(shù)方案11所述的半導(dǎo)體集成電路，
[0164]其中，所述測試輸入塊配置成:比較所述外部數(shù)據(jù)的電壓電平和所述參考電壓的電壓電平，并通過使比較結(jié)果同步于所述外部時鐘而產(chǎn)生所述上升數(shù)據(jù)和所述下降數(shù)據(jù)；以及
[0165]其中，所述測試輸入塊驅(qū)動所述外部數(shù)據(jù)選通信號并輸出所述輸入數(shù)據(jù)選通信號。
[0166]技術(shù)方案13.如技術(shù)方案12所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)輸入/輸出塊包括:
[0167]所述數(shù)據(jù)輸入部，其配置成:通過使數(shù)據(jù)凸塊或所述數(shù)據(jù)輸出部的輸出信號同步于所述寫入數(shù)據(jù)選通上升信號和所述寫入數(shù)據(jù)選通下降信號，以將所述數(shù)據(jù)凸塊或所述數(shù)據(jù)輸出部的所述輸出信號傳送到所述輸入數(shù)據(jù)線；
[0168]所述數(shù)據(jù)輸出部，其配置成:響應(yīng)第一測試控制信號至第三測試控制信號，同步于所述寫輸入時鐘，以將輸出數(shù)據(jù)線的信號、所述暫時儲存部的輸出信號以及所述上升數(shù)據(jù)和所述下降數(shù)據(jù)中之一輸出；以及
[0169]所述暫時儲存部，其配置成:響應(yīng)第四測試控制信號以儲存由所述數(shù)據(jù)輸入部傳送到所述輸入數(shù)據(jù)線的數(shù)據(jù)，并將儲存的數(shù)據(jù)輸出到所述數(shù)據(jù)輸出部。
[0170]技術(shù)方案14.如技術(shù)方案13所述的半導(dǎo)體集成電路，
[0171]其中，所述數(shù)據(jù)輸出部配置成:響應(yīng)所述第一測試控制信號，以選擇所述輸出數(shù)據(jù)線的所述信號和所述暫時儲存部的所述輸出信號中之一；響應(yīng)所述第二測試控制信號，以選擇輸出時鐘和所述寫輸入時鐘中之一；以及通過使所述第一測試控制信號選擇的所述信號同步于所述第二測試控制信號選擇的所述時鐘而輸出第一信號；
[0172]其中，所述數(shù)據(jù)輸出部配置成通過使所述上升數(shù)據(jù)和下降數(shù)據(jù)同步于所述寫輸入時鐘而輸出第二信號；
[0173]其中，所述數(shù)據(jù)輸出部配置成:響應(yīng)所述第三測試控制信號以選擇所述第一信號和所述第二信號中之一，并輸出第三信號；以及
[0174]其中，所述數(shù)據(jù)輸出部配置成:接收所述第三信號，并將所述第三信號傳送到所述數(shù)據(jù)凸塊和所述數(shù)據(jù)輸入部。
[0175]技術(shù)方案15.如技術(shù)方案13所述的半導(dǎo)體集成電路，
[0176]其中，所述暫時儲存部配置成:當(dāng)所述第四測試控制信號被使能時，儲存由所述數(shù)據(jù)輸入部傳送到所述輸入數(shù)據(jù)線的所述數(shù)據(jù)，并將儲存的數(shù)據(jù)輸出到所述數(shù)據(jù)輸出部；以及
[0177]其中，所述暫時儲存部配置成:當(dāng)所述第四測試控制信號被禁止時，防止所述輸入數(shù)據(jù)線的所述數(shù)據(jù)被儲存于其中。
[0178]技術(shù)方案16.如技術(shù)方案13所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)凸塊電耦接于所述數(shù)據(jù)輸入部和所述數(shù)據(jù)輸出部共同電耦接之處的節(jié)點(diǎn)。
[0179]技術(shù)方案17.如技術(shù)方案11所述的半導(dǎo)體集成電路，
[0180]其中，所述選通信號產(chǎn)生塊配置成使外部電壓和接地電壓同步于所述輸入數(shù)據(jù)選通信號；以及
[0181]其中，所述選通信號產(chǎn)生塊包括:
[0182]傳輸單元，其配置成:傳送與所述輸入數(shù)據(jù)選通信號同步的信號到數(shù)據(jù)選通凸塊和接收單元，作為PHY數(shù)據(jù)選通信號；以及
[0183]所述接收單元，其配置成:輸出從所述傳輸單元或所述數(shù)據(jù)選通凸塊傳送的信號，作為所述寫入數(shù)據(jù)選通上升信號，并輸出具有與所述寫入數(shù)據(jù)選通上升信號相反的相位的所述寫入數(shù)據(jù)選通下降信號。
[0184]技術(shù)方案18.如技術(shù)方案17所述的半導(dǎo)體集成電路，其中，所述數(shù)據(jù)選通凸塊電耦接于所述傳輸單元和所述接收單元電耦接之處的節(jié)點(diǎn)。
[0185]技術(shù)方案19.一種包括半導(dǎo)體集成電路塊的系統(tǒng):
[0186]其中，所述半導(dǎo)體集成電路塊包括:
[0187]測試端口，其包括多個測試焊盤；
[0188]內(nèi)部輸入接口，其配置成:使用通過所述測試端口提供的外部信號來產(chǎn)生內(nèi)部信號和暫時儲存數(shù)據(jù)；以及
[0189]錯誤檢測塊，其配置成:比較所述內(nèi)部信號和所述暫時儲存數(shù)據(jù)，并通過所述多個測試焊盤中選中的一個焊盤輸出比較結(jié)果。
[0190]技術(shù)方案20.—種包括半導(dǎo)體集成電路塊的系統(tǒng):
[0191]其中，所述半導(dǎo)體集成電路塊配置成包括被輸入信號用于測試所述半導(dǎo)體集成電路塊的多個測試焊盤；以及
[0192]所述半導(dǎo)體集成電路塊的測試結(jié)果通過所述多個測試焊盤中至少一個被輸出。
【權(quán)利要求】
1.一種半導(dǎo)體集成電路，包括: 測試輸入/輸出端口，其包括多個測試焊盤； 內(nèi)部輸入接口，其配置成:通過所述測試輸入/輸出端口，響應(yīng)外部信號以產(chǎn)生內(nèi)部時鐘、內(nèi)部地址、內(nèi)部命令、內(nèi)部數(shù)據(jù)以及暫時儲存數(shù)據(jù)；以及 錯誤檢測塊，其配置成:判斷所述內(nèi)部數(shù)據(jù)和所述暫時儲存數(shù)據(jù)是否彼此相同，并通過所述測試輸入/輸出端口的一個測試焊盤輸出判斷結(jié)果， 其中所述內(nèi)部輸入接口包括產(chǎn)生所述內(nèi)部數(shù)據(jù)的數(shù)據(jù)輸入/輸出塊，且其中所述數(shù)據(jù)輸入/輸出塊包括: 暫時儲存部，其將所述內(nèi)部數(shù)據(jù)儲存為所述暫時儲存數(shù)據(jù)； 數(shù)據(jù)輸出部，其接收所述暫時儲存數(shù)據(jù)；以及 數(shù)據(jù)輸入部，其接收所述數(shù)據(jù)輸出部的輸出，并將所述數(shù)據(jù)輸出部的輸出輸出為所述內(nèi)部數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述多個測試焊盤中的每一個包括探針式焊盤或直接存取焊盤。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述內(nèi)部輸入接口配置成:比較參考電壓和外部地址的電壓電平，并輸出所述內(nèi)部地址、所述內(nèi)部命令以及所述內(nèi)部數(shù)據(jù)。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述內(nèi)部輸入接口包括: 測試輸入塊，其配置成:響應(yīng)從所述測試輸入/輸出端口施加的所述外部地址、參考電壓、外部時鐘以及外部寫入時鐘，以產(chǎn)生上升地址、下降地址、寫輸入時鐘以及輸入時鐘；地址輸入塊，其配置成:響應(yīng)所述上升地址、所述下降地址以及所述寫輸入時鐘以產(chǎn)生物理層PHY地址，并將所述PHY地址輸出為所述內(nèi)部地址；以及 時鐘輸入塊，其配置成:響應(yīng)所述輸入時鐘以產(chǎn)生PHY時鐘，并將所述PHY時鐘輸出為所述內(nèi)部時鐘。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路， 其中，所述測試輸入塊配置成:比較所述外部地址的電壓電平和所述參考電壓的所述電壓電平，并同步于所述外部時鐘而將比較結(jié)果輸出為所述上升地址和所述下降地址；其中，所述測試輸入塊驅(qū)動所述外部時鐘并輸出所述輸入時鐘；以及其中，所述測試輸入塊驅(qū)動所述外部寫入時鐘并輸出所述寫輸入時鐘。
6.如權(quán)利要求4所述的半導(dǎo)體集成電路， 其中，所述地址輸入塊通過使所述上升地址和所述下降地址與所述寫輸入時鐘同步而產(chǎn)生所述PHY地址；以及 其中所述地址輸入塊包括: 傳輸單元，其配置成響應(yīng)第一測試控制信號以將所述PHY地址輸出到地址凸塊和接收單元； 所述接收單元，其配置成輸出從所述傳輸單元或所述地址凸塊傳送的信號；以及多路復(fù)用器，其配置成:響應(yīng)第二測試控制信號，以將所述PHY地址輸出為所述內(nèi)部地址或?qū)⑺鼋邮諉卧妮敵鲚敵鰹樗鰞?nèi)部地址。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，所述地址凸塊電耦接于所述傳輸單元和所述接收單元電耦接之處的節(jié)點(diǎn)。
8.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述時鐘輸入塊通過使外部電壓和接地電壓與所述輸入時鐘同步而產(chǎn)生所述PHY時鐘。
9.一種包括半導(dǎo)體集成電路塊的系統(tǒng): 其中，所述半導(dǎo)體集成電路塊包括: 測試端口，其包括多個測試焊盤； 內(nèi)部輸入接口，其配置成:使用通過所述測試端口提供的外部信號來產(chǎn)生內(nèi)部信號和暫時儲存數(shù)據(jù)；以及 錯誤檢測塊，其配置成:比較所述內(nèi)部信號和所述暫時儲存數(shù)據(jù)，并通過所述多個測試焊盤中選中的一個焊盤輸出比較結(jié)果。
10.一種包括半導(dǎo)體集成電路塊的系統(tǒng): 其中，所述半導(dǎo)體集成電路塊配置成包括被輸入信號用于測試所述半導(dǎo)體集成電路塊的多個測試焊盤；以及 所述半導(dǎo)體集成電路塊的測試結(jié)果通過所述多個測試焊盤中至少一個被輸出。
【文檔編號】G11C29/12GK104425038SQ201410369837
【公開日】2015年3月18日 申請日期:2014年7月30日 優(yōu)先權(quán)日:2013年8月30日
【發(fā)明者】李東郁 申請人:愛思開海力士有限公司