一種抗軟失效存儲單元以及鎖存器和觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了一種抗軟失效存儲單元以及鎖存器和觸發(fā)器，所述一種抗軟失效存儲單元包括抗軟失效電路，所述抗軟失效電路的交叉耦合下拉NMOS管以及下拉保持NMOS管均各自串聯(lián)一個(gè)NMOS管；所述一種抗軟失效存儲單元還包括反相器，所述交叉耦合下拉NMOS管的漏極均通過一所述反相器連接到與所述下拉保持NMOS管串聯(lián)的NMOS管的柵極。本發(fā)明的種抗軟失效存儲單元以及鎖存器和觸發(fā)器在較低的延遲和功耗損失情況下，能夠有效提高時(shí)序電路的抗軟失效能力，在軟失效問題日益顯著的今天，具有重要應(yīng)用價(jià)值和實(shí)際意義。
【專利說明】一種抗軟失效存儲單元以及鎖存器和觸發(fā)器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及抗軟失效【技術(shù)領(lǐng)域】，更具體涉及一種抗軟失效存儲單元以及鎖存器和 觸發(fā)器。

【背景技術(shù)】
[0002] 軟失效主要是由于α射線進(jìn)入到Si中而產(chǎn)生出大量載流子所引起的；因?yàn)镾i材 料或者管殼材料中都或多或少地含有U、Th等放射性元素，這些元素的原子核裂變時(shí)即產(chǎn) 生出α射線；α射線可深入到Si中20?30μπι，并且在每Ιμπι內(nèi)可產(chǎn)生10fC的電子-空 穴對；產(chǎn)生的這些載流子電荷即可破壞存儲器中所保存的數(shù)據(jù)，但這種破壞作用是暫時(shí)性 的，因此稱為軟失效。
[0003] 現(xiàn)有技術(shù)中抗軟失效電路的主要思想包括：
[0004] (1)冗余存儲單元存儲信息，使得其中一個(gè)單元受到軟失效的影響不會改變電路 的輸出。例如三重模塊冗余技術(shù)，該技術(shù)只能防止3個(gè)存儲單元中的一個(gè)發(fā)生軟失效的情 況，如果3個(gè)單元中的2個(gè)或者更多發(fā)生狀態(tài)的翻轉(zhuǎn)，那么該技術(shù)無法有效的起到抗軟失效 的作用；其次此技術(shù)雖然在過去應(yīng)用廣泛，但是其過大的面積開銷和功耗損失導(dǎo)致在現(xiàn)階 段的應(yīng)用價(jià)值大為降低。
[0005] (2)利用2個(gè)相同存儲單元和輸出控制電路，使得受到軟失效影響時(shí)輸出可以保 持在高阻態(tài)，從而避免軟失效的影響。例如廣泛應(yīng)用的C-element輸出級電路單元，但所述 C-element輸出級電路單元存在的問題是不能完全防止所有節(jié)點(diǎn)的軟失效。
[0006] (3)利用施密特觸發(fā)器增大噪聲容限的特點(diǎn)，降低初始輸入的軟失效電路，使軟失 效電壓位于2個(gè)閾值電壓之間，消除軟失效。但是由施密特觸發(fā)構(gòu)成的抗軟失效電路存在 問題，對于器件尺寸的要求較高，第一級的傳輸門或者電壓降低電路必須將產(chǎn)生瞬態(tài)脈沖 電壓降低到施密特觸發(fā)器正向閾值電壓Vth+以下，否則無法起到抗軟失效的作用，其中用 傳輸門電路降低電壓由于器件RC值不同，可能導(dǎo)致這一要求不能很好的實(shí)現(xiàn)；而其他的電 壓降低電路的面積和功耗開銷太大，導(dǎo)致基于施密特觸發(fā)器的抗軟失效電路的實(shí)際應(yīng)用價(jià) 值并不大。
[0007] (4)改變電路中存儲單元的結(jié)構(gòu)，在存儲單元中增加冗余存儲節(jié)點(diǎn)，利用反饋機(jī)制 防止軟失效的發(fā)生。例如DICE結(jié)構(gòu)和Quatr〇-8T結(jié)構(gòu)，但DICE結(jié)構(gòu)復(fù)雜，不適合于實(shí)際應(yīng) 用；Quatr〇-8T存在的對于從0到1軟失效可能導(dǎo)致電路存儲信息翻轉(zhuǎn)的問題。


【發(fā)明內(nèi)容】

[0008] (一）要解決的技術(shù)問題
[0009] 本發(fā)明要解決的技術(shù)問題是如何有效消除存儲單元軟失效給電路帶來的不利影 響。
[0010](二）技術(shù)方案
[0011] 為了解決上述技術(shù)問題，本發(fā)明提供了一種抗軟失效存儲單元，包括抗軟失效電 路，所述抗軟失效電路的NMOS管均串聯(lián)一個(gè)匪OS管；
[0012] 與所述抗軟失效電路的第五M0S管和第六M0S管串聯(lián)的第九M0S管、第十M0S管 的柵極分別與所述抗軟失效電路的第三M0S管、第四M0S管的柵極連接；
[0013] 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六M0S管 的漏極，其輸出端連接與所述抗軟失效電路的第七M(jìn)0S管串聯(lián)的NM0S管的柵極；所述第 二反相器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八 M0S管串聯(lián)的NM0S管的柵極。
[0014] 優(yōu)選地，所述抗軟失效電路包括四個(gè)上拉PM0S管，稱為第一 M0S管、第二M0S管、 第三M0S管、第四M0S管；所述四個(gè)上拉PM0S管的源極均接地；
[0015] 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述 第三M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接；
[0016] 所述抗軟失效電路還包括四個(gè)下拉NM0S管，稱為第五M0S管、第六M0S管、第七 M0S管、第八M0S管；所述四個(gè)下拉NM0S管的源極均接地；
[0017] 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NM0S管，所述 第七M(jìn)0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S 管、第八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四 M0S的漏極分別于所述第五M0S、第六M0S的漏極連接。
[0018] 本發(fā)明還公開了一種觸發(fā)器，包括抗軟失效存儲單元，所述抗軟失效存儲單元包 括抗軟失效電路；所述抗軟失效電路的NM0S管均串聯(lián)一個(gè)NM0S管；
[0019] 與所述抗軟失效電路的第五M0S管和第六M0S管串聯(lián)的第九M0S管、第十M0S管 的柵極分別與所述抗軟失效電路的第三M0S管、第四M0S管的柵極連接；
[0020] 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六M0S管 的漏極，其輸出端連接與所述抗軟失效電路的第七M(jìn)0S管串聯(lián)的NM0S管的柵極；所述第 二反相器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八 M0S管串聯(lián)的NM0S管的柵極。
[0021] 優(yōu)選地，所述抗軟失效電路包括四個(gè)上拉PM0S管，稱為第一 M0S管、第二M0S管、 第三M0S管、第四M0S管；所述四個(gè)上拉PM0S管的源極均接地；
[0022] 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述 第三M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接；
[0023] 所述抗軟失效電路還包括四個(gè)下拉NM0S管，稱為第五M0S管、第六M0S管、第七 M0S管、第八M0S管；所述四個(gè)下拉NM0S管的源極均接地；
[0024] 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NM0S管，所述 第七M(jìn)0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S 管、第八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四 M0S的漏極分別于所述第五M0S、第六M0S的漏極連接。
[0025] 本發(fā)明還公開了一種鎖存器，包括抗軟失效存儲單元，所述抗軟失效存儲單元包 括抗軟失效電路；所述抗軟失效電路的NM0S管均串聯(lián)一個(gè)NM0S管；
[0026] 與所述抗軟失效電路的第五M0S管和第六M0S管串聯(lián)的第九M0S管、第十M0S管 的柵極分別與所述抗軟失效電路的第三M0S管、第四M0S管的柵極連接；
[0027] 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六M0S管 的漏極，其輸出端連接與所述抗軟失效電路的第七M(jìn)0S管串聯(lián)的NM0S管的柵極；所述第 二反相器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八 M0S管串聯(lián)的NM0S管的柵極。
[0028] 優(yōu)選地，所述抗軟失效電路包括四個(gè)上拉PM0S管，稱為第一 M0S管、第二M0S管、 第三M0S管、第四M0S管；所述四個(gè)上拉PM0S管的源極均接地；
[0029] 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述 第三M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接；
[0030] 所述抗軟失效電路還包括四個(gè)下拉NM0S管，稱為第五M0S管、第六M0S管、第七 M0S管、第八M0S管；所述四個(gè)下拉NM0S管的源極均接地；
[0031] 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NM0S管，所述 第七M(jìn)0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S 管、第八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四 M0S的漏極分別于所述第五M0S、第六M0S的漏極連接。
[0032] (三）有益效果
[0033] 本發(fā)明提供了一種抗軟失效存儲單元以及含抗軟失效存儲單元的電子元件，本發(fā) 明的一種抗軟失效存儲單元以及基于抗軟失效存儲單元的電子元件在較低的延遲和功耗 損失情況下，能夠有效提高時(shí)序電路的抗軟失效能力，在軟失效問題日益顯著的今天，具有 重要應(yīng)用價(jià)值和實(shí)際意義。

【專利附圖】

【附圖說明】
[0034] 為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。
[0035] 圖1為傳統(tǒng)的抗軟失效電路結(jié)構(gòu)圖；
[0036] 圖2為傳統(tǒng)的抗軟失效電路中A、B、C、D四個(gè)存儲節(jié)點(diǎn)的波形圖；
[0037] 圖3為傳統(tǒng)的抗軟失效電路中A節(jié)點(diǎn)從1到0軟失效的波形圖；
[0038] 圖4為傳統(tǒng)的抗軟失效電路中A節(jié)點(diǎn)從0到1軟失效的波形圖；
[0039] 圖5為本發(fā)明的一種抗軟失效存儲單元電路結(jié)構(gòu)圖；
[0040] 圖6為本發(fā)明的一種抗軟失效存儲單元的A節(jié)點(diǎn)從1到0軟失效波形圖；
[0041] 圖7為本發(fā)明的一種抗軟失效存儲單元的A節(jié)點(diǎn)從0到1軟失效波形圖；
[0042] 圖8為本發(fā)明的基于抗軟失效存儲單元的鎖存器電路結(jié)構(gòu)圖；
[0043] 圖9為本發(fā)明的基于抗軟失效存儲單元的鎖存器的仿真波形圖；
[0044] 圖10a為傳統(tǒng)主從觸發(fā)器的結(jié)構(gòu)示意圖；
[0045] 圖10b為傳統(tǒng)主從觸發(fā)器的原理圖；
[0046] 圖11為本發(fā)明的基于抗軟失效存儲單元的時(shí)鐘偏差敏感的主從觸發(fā)器的電路結(jié) 構(gòu)示意圖；
[0047] 圖12為本發(fā)明的基于抗軟失效存儲單元的時(shí)鐘偏差敏感的主從觸發(fā)器的仿真波 形圖；
[0048] 圖13為本發(fā)明的基于抗軟失效存儲單元的C2M0S主從觸發(fā)器的電路結(jié)構(gòu)示意圖；
[0049] 圖14a為傳統(tǒng)的脈沖觸發(fā)器的結(jié)構(gòu)示意圖；
[0050] 圖14b為傳統(tǒng)的脈沖觸發(fā)器的原理圖；
[0051] 圖15為本發(fā)明的基于抗軟失效存儲單元的上邊沿脈沖觸發(fā)器的電路結(jié)構(gòu)示意 圖；
[0052] 圖16為本發(fā)明的基于抗軟失效存儲單元的上邊沿脈沖觸發(fā)器的仿真波形圖；
[0053] 圖17為基于傳統(tǒng)抗軟失效電路構(gòu)造的下邊沿主從觸發(fā)器仿真波形圖；
[0054] 圖18為基于傳統(tǒng)抗軟失效電路構(gòu)造的上邊沿脈沖觸發(fā)器仿真波形圖。

【具體實(shí)施方式】
[0055] 下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā) 明，但不能用來限制本發(fā)明的范圍。
[0056] 圖1為傳統(tǒng)的抗軟失效電路結(jié)構(gòu)圖；所述抗軟失效電路包括四個(gè)上拉PM0S管，稱 為第一 M0S管MP1、第二M0S管MP2、第三M0S管MP3、第四M0S管MP4 ;所述四個(gè)上拉PM0S 管的源極均接地；所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S 管，所述第三M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接， 起到保持A、B節(jié)點(diǎn)值得作用，所述第三M0S管、第四M0S管均叫做上拉保持PM0S管。
[0057] 抗軟失效電路還包括四個(gè)下拉NM0S管，稱為第五M0S管MN3、第六M0S管MN4、第 七M(jìn)0S管麗1、第八M0S管麗2 ;所述四個(gè)下拉NM0S管的源極均接地；所述第五M0S管、第六 M0S管通過交叉耦合連接形成交叉耦合下拉NM0S管，所述第七M(jìn)0S、第八M0S均叫做下拉保 持NM0S管，起到保持節(jié)點(diǎn)C、D值的作用，它們的柵極分別于所述第六M0S管、第五M0S管的 柵極連接，所述第七M(jìn)0S管、第八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極 連接；所述第三M0S、第四M0S的漏極分別于所述第五M0S、第六M0S的漏極連接。
[0058] 所述傳統(tǒng)的Quatr〇-8T電路包括A、B、C、D4個(gè)存儲節(jié)點(diǎn)，其中A、B個(gè)為主要的存 儲節(jié)點(diǎn)，其消除軟失效的基本思想仍是引入冗余的C、D存儲節(jié)點(diǎn)。
[0059] 傳統(tǒng)的抗軟失效電路的工作原理為：
[0060] 正常工作時(shí)，有2種工作情況，（1)假設(shè)A = 1，第六M0S管MN4處于導(dǎo)通狀態(tài)，B 點(diǎn)被放電至〇, A = 1同時(shí)使第七M(jìn)0S管麗1導(dǎo)通，D點(diǎn)放電至0,從而使第二M0S管MP2導(dǎo) 通，C點(diǎn)被充電至1，第四M0S管MP4處于關(guān)斷的狀態(tài)，保持著B = 0的狀態(tài)；此時(shí)A = C = 1，B = D = 0;⑵假設(shè)B= 1，貝1J第五M0S管MN3處于導(dǎo)通的狀態(tài)，A點(diǎn)被放電至0，B= 1， 同時(shí)使第八M0S管麗2處于導(dǎo)通的狀態(tài)，C點(diǎn)放電至0, C = 0使第一 M0S管MP1導(dǎo)通，D點(diǎn) 被充電至1，第三M0S管MP3處于關(guān)斷狀態(tài)，保持A = 0的狀態(tài)；此時(shí)A = C = 0, B = D = 1。通過以上兩種可能情況的分析，可以得出以下的結(jié)論：在電路正常工作的狀態(tài)下，主存儲 節(jié)點(diǎn)A和B的邏輯值互為反向，同時(shí)A和C的邏輯值相等，B和D的邏輯值相等。傳統(tǒng)抗軟 失效電路四個(gè)存儲節(jié)點(diǎn)的正常工作的波形圖如圖2所示，在附圖中V(a)V(b)、V(c)、V(d)分 別代表A、B、C、D四個(gè)存儲節(jié)點(diǎn)的電壓波形圖。
[0061] 所述傳統(tǒng)抗軟失效電路受到軟失效影響時(shí)，存在2種情況，第一種情況，當(dāng)A = 1 時(shí)，A = C=1，B = D = 0,如果A點(diǎn)受到軟失效的影響發(fā)生從1到0的翻轉(zhuǎn)，第七M(jìn)0S管 麗1和第六MOS管MN4從導(dǎo)通變?yōu)殛P(guān)斷狀態(tài)，但是并不會改變B、C、D三點(diǎn)的存儲值，D = Ο 使第三M0S管MP3導(dǎo)通，將變?yōu)?的Α點(diǎn)重新充電到1，從而消除Α點(diǎn)受到的軟失效的影響。 在A點(diǎn)輸入一個(gè)類似于軟失效的從1到0的瞬時(shí)脈沖，如圖3所示，A點(diǎn)恢復(fù)到0，B、C、D的 存儲值都沒有發(fā)生改變，沒有在圖3中顯示，說明傳統(tǒng)抗軟失效電路可以有效防止從1到0 的軟失效。
[0062] 第二種情況，當(dāng)A = 0時(shí)，A = C = 0，B = D= 1，如果A點(diǎn)受到從0到1的軟失效 發(fā)生翻轉(zhuǎn)，第七M(jìn)0S管麗1和第六M0S管MN4由原來的關(guān)斷狀態(tài)變?yōu)閷?dǎo)通，B從1放電到0， D也從1放電0, D = 0使第二M0S管MP2導(dǎo)通，C點(diǎn)從0充電到1，此時(shí)A = C = 1，B = D =〇,正好是傳統(tǒng)抗軟失效電路的一個(gè)穩(wěn)定狀態(tài)，電路會維持在這個(gè)狀態(tài)，從而使這個(gè)存儲 單元發(fā)生狀態(tài)的翻轉(zhuǎn)，傳統(tǒng)抗軟失效電路無法有效的防止從0到1的軟失效的影響。
[0063] 在A點(diǎn)輸入一個(gè)類似于軟失效的從0到1的脈沖波形，如圖4所示，A點(diǎn)的值不會 恢復(fù)到1，B點(diǎn)的存儲值由原來的1變?yōu)?,同時(shí)C和D兩個(gè)節(jié)點(diǎn)的狀態(tài)也分別發(fā)生了翻轉(zhuǎn)， 電路的存儲狀態(tài)發(fā)生翻轉(zhuǎn)，B、C、D三點(diǎn)的存儲值沒有在圖4中顯示。
[0064] 圖5為本發(fā)明的一種抗軟失效存儲單元電路結(jié)構(gòu)圖；所述一種抗軟失效存儲單元 包括傳統(tǒng)的抗軟失效電路，所述抗軟失效電路的交叉耦合下拉NM0S管（第五M0S管麗3、第 六M0S管麗3)以及下拉保持NM0S管（第七M(jìn)0S管麗1、第八M0S管麗2)均各自串聯(lián)一個(gè) NM0S管，分別為第九M0S管MN5、第十M0S管MN6、第^-一 M0S管MN7、第十二M0S管MN8 ;與 所述交叉耦合下拉NM0S管串聯(lián)的M0S管即第九M0S管、第十M0S管的柵極分別于所述抗軟 失效電路的第三M0S管、第四M0S管的柵極連接。
[0065] 所述一種抗軟失效存儲單元還包括第一反相器和第二反相器，所述第一反相器的 輸入端連接所述第六M0S管的漏極，其輸出端連接第十一 M0S管的柵極；所述第二反相器的 輸入端連接所述第五M0S管的漏極，其輸出端連接第十二M0S管的柵極。
[0066] 當(dāng)所述一種抗軟失效存儲單元正常工作時(shí)，根據(jù)之前的分析，A和B的邏輯值相 反，同時(shí)A = C且B = D，第五M0S管麗3和第九M0S管麗5的柵極分別連接B和D，在正常 工作的情況下可以等效成一個(gè)NM0S管，同理第六M0S管MN4和第十M0S管MN6也可以等效 成一個(gè)NM0S。第七M(jìn)0S管麗1和第i^一 M0S管麗7的柵極分別連接A和B的方向，可以看 成輸入一致，等效成一個(gè)NM0S管，同理第八M0S管MN2和第十二M0S管MN8也可以等效成 一個(gè)NM0S管，即在正常工作的情況下，所述一種抗軟失效存儲單元與傳統(tǒng)抗軟失效電路沒 有實(shí)際的差別。
[0067] 所述一種抗軟失效存儲單元存在兩種情況。第一種情況，當(dāng)A = 1，B = 0時(shí)，第七 M0S管麗1和第i^一 M0S管麗7導(dǎo)通，D被放電到0,從而使第二M0S管MP2導(dǎo)通，C點(diǎn)充電 到1,第八M0S管麗2和第十二M0S管MN8處于關(guān)斷狀態(tài)，第六M0S管MN4和第十M0S管MN6 導(dǎo)通，從而維持B = 0,同時(shí)D = 0也維持A = 1的狀態(tài)不變；第二種情況，當(dāng)A = 0, B = 1 時(shí)，由于所述一種抗軟失效存儲單元的左右兩邊處于對稱的狀態(tài)，所以和第一種情況類似， 處于正常的存儲狀態(tài)，A = C = 0，B = D = 1。
[0068] 所述一種抗軟失效存儲單元受到軟失效影響分為兩種不同的情況。第一種情況A =1，B = 0時(shí)，A點(diǎn)受到從1到0軟失效的影響。A點(diǎn)變?yōu)?,導(dǎo)致第六M0S管MN4和第七 M0S管麗1由導(dǎo)通變?yōu)殛P(guān)斷的狀態(tài)，第十二M0S管MN8變?yōu)閷?dǎo)通，但是B、C、D三點(diǎn)的存儲狀 態(tài)并不會發(fā)生改變。D = 0使第三M0S管MP3處于導(dǎo)通的狀態(tài)，最終將A點(diǎn)充電到高電平， 消除軟失效的影響。用Hspice仿真得到的波形圖如圖6所示，從波形圖可以看到在A點(diǎn)產(chǎn) 生的軟失效并沒有對實(shí)際的電路存儲狀態(tài)產(chǎn)生影響，電路A、B、C、D4個(gè)節(jié)點(diǎn)保持原有值不 變。
[0069] 第二種情況A = 0, B = 1時(shí)，A點(diǎn)受到從0到1軟失效的影響。A點(diǎn)變?yōu)楦唠娖?導(dǎo)致第六M0S管MN4和第七M(jìn)0S管麗1處于導(dǎo)通的狀態(tài)，第十二M0S管MN8截止；MN8處于 關(guān)斷的狀態(tài)導(dǎo)致C點(diǎn)的邏輯值不會受到影響，由于C = 0使得第十M0S管MN6處于斷開的 狀態(tài)導(dǎo)致B點(diǎn)的邏輯值不會改變，從而使第i^一 M0S管MN7的柵極輸入為0, MN7處于關(guān)斷 的狀態(tài)，從而使D點(diǎn)保存D = 1的狀態(tài)。B = D = 1使得第五M0S管麗3和第九M0S管麗5 均處于導(dǎo)通的狀態(tài)，從而保證A點(diǎn)可以放電到0,從而使A點(diǎn)的邏輯值可以消除軟失效的影 響。用Hspice防止的波形如圖7所示，可以看到A點(diǎn)產(chǎn)生的從0到1的軟失效并不會影響 B、C、D3個(gè)節(jié)點(diǎn)存儲值，不會發(fā)生傳統(tǒng)Quatr〇-8T電路中的翻轉(zhuǎn)現(xiàn)象，證明一種抗軟失效存 儲單元具有抗從〇到1的軟失效的能力。
[0070] 基于上述一種抗軟失效存儲單元可以構(gòu)造多個(gè)電子元件。
[0071] 鎖存器是時(shí)序邏輯電路中的基本組成部件，它是一個(gè)電平敏感電路，即在時(shí)鐘信 號為高電平時(shí)把輸入信號D傳送到輸出。此時(shí)鎖存器處于透明的模式；當(dāng)時(shí)鐘為低電平時(shí)， 在時(shí)鐘下降沿處被采樣的輸入數(shù)據(jù)在輸出端整個(gè)階段都保持穩(wěn)定。基于上述一種抗軟失 效存儲單元構(gòu)成的鎖存器如圖8所示，抗軟失效存儲單元的A、B節(jié)點(diǎn)作為輸入，當(dāng)CLK = 1 時(shí)，2個(gè)傳輸門均處于導(dǎo)通狀態(tài)，將D和D的反向分別寫入A和B兩個(gè)節(jié)點(diǎn)，當(dāng)CLK = 0時(shí)， 2個(gè)傳輸門被關(guān)斷，一種抗軟失效存儲單元維持原來的狀態(tài)保持不變。
[0072] 用Hspice40nm工藝對基于上述一種抗軟失效存儲單元的鎖存器的仿真波形如圖 9所示，可以看到在CLK = 1時(shí)處于透明狀態(tài)，在CLK = 0是維持原來的狀態(tài)，驗(yàn)證其邏輯功 能的正確性。
[0073] 不同于電平敏感鎖存器，邊沿觸發(fā)的寄存器只在時(shí)鐘翻轉(zhuǎn)時(shí)采樣輸入，0到1翻轉(zhuǎn) 時(shí)采樣稱為正邊沿觸發(fā)寄存器，而1到〇翻轉(zhuǎn)時(shí)采樣稱為負(fù)邊沿觸發(fā)寄存器。觸發(fā)器通常 是由鎖存器構(gòu)成的。構(gòu)成一個(gè)邊沿觸發(fā)器的最普通方法就是采用主從結(jié)構(gòu)，圖l〇a和圖10b 是傳統(tǒng)觸發(fā)器的結(jié)構(gòu)圖和原理圖；在時(shí)鐘的低電平階段，主級是透明的，輸入Data被傳送 到主級的輸出端Q1，在此期間，從級處于維持狀態(tài)，通過反饋保持它原來的值。在時(shí)鐘的上 升沿期間，主級停止對輸入采樣，而從級開始采樣。在時(shí)鐘高電平階段，從級對主級的輸出 端Q1采樣，而主級處于維持狀態(tài)。由于Q1在時(shí)鐘高電平階段不變，因此輸出Q2每周期只 翻轉(zhuǎn)一次。由于Q的值就是時(shí)鐘上升沿之前的Data值，因此具有正邊沿觸發(fā)效應(yīng)。負(fù)邊沿 觸發(fā)器可以用同樣的原理構(gòu)成，只需要簡單改變正負(fù)鎖存器的位置即可。從圖l〇b中可以 看到Q1鎖存輸入Data的值，而Q2在時(shí)鐘的上邊沿采樣輸入D的值，并在其他階段維持下 去。
[0074] 基于一種抗軟失效存儲的單元構(gòu)造時(shí)鐘偏差敏感主從觸發(fā)器，如圖11所示，觸發(fā) 器有2個(gè)抗軟失效存儲的單元構(gòu)成，其具有抗軟失效能力的抗軟失效存儲的單元使得該觸 發(fā)具有抗軟失效的功能。分別將輸入D和D的反向輸入到主級抗軟失效存儲的單元的A和B 節(jié)點(diǎn)，當(dāng)CLK = 1時(shí),主級是透明的，從級處于維持狀態(tài)，當(dāng)CLK = 0時(shí)，主級處于維持狀態(tài)， 從級電路采樣主級的輸出，并將結(jié)果從觸發(fā)器的輸出端Q，即從級鎖存器存儲單元的C節(jié)點(diǎn) 輸出，構(gòu)成了負(fù)邊沿觸發(fā)的主從結(jié)構(gòu)的觸發(fā)器。用H SpiCe40nm的工藝對電路進(jìn)行仿真，得 到的下邊沿觸發(fā)器的仿真波形圖，如圖12所示，驗(yàn)證了其邏輯功能的正確性。圖12中，由 上到下波形分別為時(shí)鐘信號elk波形，輸入信號data波形，以及輸出Q波形。
[0075] 基于C2M0S結(jié)構(gòu)和抗軟失效存儲的單元構(gòu)造對時(shí)鐘偏差不敏感的主從結(jié)構(gòu)觸發(fā) 器，如圖13所示，其主級采用電容存儲方式，從級采用抗軟失效存儲的單元。
[0076] 對于脈沖觸發(fā)器，基本原理是在時(shí)鐘上升或者下降沿附近生成一個(gè)短脈沖，這一 脈沖的作用類似于鎖存器的時(shí)鐘輸入信號，它只在一個(gè)很短的時(shí)間窗口內(nèi)采樣，通過鎖存 器的透明時(shí)間非常短避免了競爭情況，相當(dāng)于將脈沖產(chǎn)生電路和鎖存器組合構(gòu)成了一個(gè)邊 沿觸發(fā)器。其結(jié)構(gòu)圖和原理圖分別如圖14a、14b所示。
[0077] 基于抗軟失效存儲的單元的脈沖觸發(fā)器的電路結(jié)構(gòu)圖如圖15所示，包含一個(gè)脈 沖發(fā)生電路以及抗軟失效存儲的單元。脈沖發(fā)生電路會在每個(gè)時(shí)鐘上升沿處有意產(chǎn)生一個(gè) 脈沖。當(dāng)CLK = 0時(shí)，節(jié)點(diǎn)X會被充電到VDD。在時(shí)鐘上升沿處，與門的兩個(gè)輸入有一段很 短的時(shí)間處于高電平，是Pulse上升，這樣又使麗處于導(dǎo)通的狀態(tài)，下拉X最終是Pulse信 號為低電平，其中脈沖發(fā)生電路產(chǎn)生的脈沖寬度由與門和兩個(gè)反相器的延遲控制，可以通 過對器件尺寸的調(diào)整來改變延遲，獲得我們需要的脈沖寬度。將產(chǎn)生的脈沖接到通過傳輸 門輸入抗軟失效存儲的單元的輸入端A、B，相當(dāng)于時(shí)鐘控制信號，在上邊沿進(jìn)行采樣，構(gòu)成 觸發(fā)器。用H SpiCe40nm工藝對構(gòu)造的脈沖觸發(fā)器的進(jìn)行仿真，如圖16所示，驗(yàn)證了其邏輯 功能的正確性。
[0078] 基于傳統(tǒng)Quatro-ST電路構(gòu)成的下邊沿主從觸發(fā)器仿真波形圖如圖17所示，基于 傳統(tǒng)Quatr〇-8T電路構(gòu)成的脈沖觸發(fā)器仿真波形圖如圖18所示，從圖17和圖18波形圖， 可以看到基于傳統(tǒng)Quatro-ST構(gòu)成的時(shí)序邏輯電路單元功能完全正確，與基于抗軟失效存 儲的單元構(gòu)造的電子器件的波形并沒有差別。
[0079] 用Hspice40nm工藝，時(shí)鐘信號CLK頻率為500MHZ，輸入信號data數(shù)據(jù)占空比 為50%，頻率250MHZ對基于傳統(tǒng)Quatr〇-8T電路構(gòu)成的下邊沿主從觸發(fā)器、基于傳統(tǒng) Quatro-ST電路構(gòu)成的脈沖從觸發(fā)器、基于抗軟失效存儲的單元構(gòu)成的下邊沿主從觸發(fā)器、 基于抗軟失效存儲的單元構(gòu)成的脈沖觸發(fā)器進(jìn)行仿真，分別測量觸發(fā)器的延遲時(shí)間，平均 功耗，以及功耗延遲積，如表1所示。
[0080] 表 1
[0081]

【權(quán)利要求】
1. 一種抗軟失效存儲單元，包括抗軟失效電路，其特征在于，所述抗軟失效電路的 NMOS管均串聯(lián)一個(gè)NMOS管； 與所述抗軟失效電路的第五MOS管和第六MOS管串聯(lián)的第九MOS管、第十MOS管的柵 極分別與所述抗軟失效電路的第三MOS管、第四MOS管的柵極連接； 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六MOS管的漏 極，其輸出端連接與所述抗軟失效電路的第七M(jìn)OS管串聯(lián)的NMOS管的柵極；所述第二反相 器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八M0S管 串聯(lián)的NMOS管的柵極。
2. 根據(jù)權(quán)利要求1所述的一種抗軟失效存儲單元，其特征在于，所述抗軟失效電路包 括四個(gè)上拉PM0S管，稱為第一 M0S管、第二M0S管、第三M0S管、第四M0S管；所述四個(gè)上拉 PM0S管的源極均接地； 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述第三 M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接； 所述抗軟失效電路還包括四個(gè)下拉NMOS管，稱為第五M0S管、第六M0S管、第七M(jìn)0S管、 第八M0S管；所述四個(gè)下拉NMOS管的源極均接地； 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NMOS管，所述第七 M0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S管、第 八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四M0S的 漏極分別于所述第五M0S、第六M0S的漏極連接。
3. -種觸發(fā)器，其特征在于，包括抗軟失效存儲單元，所述抗軟失效存儲單元包括抗軟 失效電路；所述抗軟失效電路的NMOS管均串聯(lián)一個(gè)NMOS管； 與所述抗軟失效電路的第五M0S管和第六M0S管串聯(lián)的第九M0S管、第十M0S管的柵 極分別與所述抗軟失效電路的第三M0S管、第四M0S管的柵極連接； 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六M0S管的漏 極，其輸出端連接與所述抗軟失效電路的第七M(jìn)0S管串聯(lián)的NMOS管的柵極；所述第二反相 器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八M0S管 串聯(lián)的NMOS管的柵極。
4. 根據(jù)權(quán)利要求3所述的一種觸發(fā)器，其特征在于，所述抗軟失效電路包括四個(gè)上拉 PM0S管，稱為第一 M0S管、第二M0S管、第三M0S管、第四M0S管；所述四個(gè)上拉PM0S管的 源極均接地； 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述第三 M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接； 所述抗軟失效電路還包括四個(gè)下拉NMOS管，稱為第五M0S管、第六M0S管、第七M(jìn)0S管、 第八M0S管；所述四個(gè)下拉匪0S管的源極均接地； 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NMOS管，所述第七 M0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S管、第 八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四M0S的 漏極分別于所述第五M0S、第六M0S的漏極連接。
5. -種鎖存器，其特征在于，包括抗軟失效存儲單元，所述抗軟失效存儲單元包括抗軟 失效電路；所述抗軟失效電路的NMOS管均串聯(lián)一個(gè)NMOS管； 與所述抗軟失效電路的第五M0S管和第六M0S管串聯(lián)的第九M0S管、第十M0S管的柵 極分別與所述抗軟失效電路的第三M0S管、第四M0S管的柵極連接； 還包括第一反相器和第二反相器，所述第一反相器的輸入端連接所述第六M0S管的漏 極，其輸出端連接與所述抗軟失效電路的第七M(jìn)0S管串聯(lián)的NMOS管的柵極；所述第二反相 器的輸入端連接所述第五M0S管的漏極，其輸出端連接與所述抗軟失效電路的第八M0S管 串聯(lián)的NMOS管的柵極。
6.根據(jù)權(quán)利要求5所述的一種鎖存器，其特征在于，所述抗軟失效電路包括四個(gè)上拉 PM0S管，稱為第一 M0S管、第二M0S管、第三M0S管、第四M0S管；所述四個(gè)上拉PM0S管的 源極均接地； 所述第一 M0S管、第二M0S管通過交叉耦合連接形成交叉耦合上拉PM0S管，所述第三 M0S管、第四M0S管的柵極分別于所述第一 M0S管和第二M0S管的漏極連接； 所述抗軟失效電路還包括四個(gè)下拉NMOS管，稱為第五M0S管、第六M0S管、第七M(jìn)0S管、 第八M0S管；所述四個(gè)下拉NMOS管的源極均接地； 所述第五M0S管、第六M0S管通過交叉耦合連接形成交叉耦合下拉NMOS管，所述第七 M0S、第八M0S的柵極分別于所述第六M0S管、第五M0S管的柵極連接；所述第七M(jìn)0S管、第 八M0S管的漏極分別于所述第一 M0S管、第二M0S管的漏極連接；所述第三M0S、第四M0S的 漏極分別于所述第五M0S、第六M0S的漏極連接。
【文檔編號】G11C11/34GK104299639SQ201410488333
【公開日】2015年1月21日 申請日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】吳梅梅, 王妍, 劉靜, 王元中 申請人:中國傳媒大學(xué)