一種串行雙端復(fù)制位線電路的制作方法
【專利摘要】本發(fā)明公開了一種串行雙端復(fù)制位線電路，當(dāng)時(shí)鐘信號(hào)有效時(shí)，由于時(shí)鐘信號(hào)線CK直接連接到2N個(gè)放電單元RC的第一時(shí)鐘信號(hào)端CK1上，因此與放電單元RC的第一位線信號(hào)端BL連接的第一復(fù)制位線RBL放電；隨后，由于第一復(fù)制位線RBL通過第一反相器I1連接到2N個(gè)放電單元RC的第二時(shí)鐘信號(hào)端CK2上，因此與放電單元RC的第二位線信號(hào)端BLB連接的第二復(fù)制位線RBLB放電，最后通過第二反相器I2向存儲(chǔ)陣列模塊輸出靈敏放大器使能信號(hào)SAE。本發(fā)明實(shí)施例能夠提高SRAM時(shí)序產(chǎn)生電路工藝容忍能力，可以在不影響位線預(yù)充時(shí)間的情況下將工藝偏差降低為傳統(tǒng)復(fù)制位線的1/2。
【專利說明】一種串行雙端復(fù)制位線電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其是一種可以提高SRAM(靜態(tài)隨機(jī)存儲(chǔ)器）時(shí) 序產(chǎn)生電路工藝容忍能力的串行雙端復(fù)制位線電路結(jié)構(gòu)。

【背景技術(shù)】
[0002] 隨著科技水平的發(fā)展，高速和低功耗已成為當(dāng)前集成電路設(shè)計(jì)的重要指標(biāo)。對(duì)于 SRAM設(shè)計(jì)而言，功耗與電源電壓的平方成線性關(guān)系，因而通過降低電源電壓可以降低功耗； 然而，工藝偏差會(huì)隨著電源電壓的下降逐漸增大，這會(huì)嚴(yán)重影響芯片的性能，因此在低電壓 下控制SRAM時(shí)序變化的工藝偏差變得非常有意義。此外，工藝的進(jìn)步也會(huì)增加晶體管閾值 電壓的偏差。
[0003] 為了在降低電源電壓節(jié)省功耗的前提下提高工藝容忍能力，現(xiàn)有技術(shù)中主要包括 以下幾種方案：
[0004] (1)如圖1所示是B. S. Amrutur和M. A. Horowitz在1998年提出的傳統(tǒng)復(fù)制位線 電路結(jié)構(gòu)，在現(xiàn)有技術(shù)中廣泛使用。該傳統(tǒng)復(fù)制位線電路由時(shí)序復(fù)制電路和存儲(chǔ)單元陣列 組成；其中，時(shí)序復(fù)制電路由N個(gè)放電單元RC和一定數(shù)目的冗余單元DC組成，RC和DC的 總數(shù)之和與被復(fù)制的存儲(chǔ)單元的某一列位線單元總數(shù)相等；當(dāng)位線放電到一定值時(shí)，通過 反向器輸出靈敏放大器使能信號(hào)SAE，開啟靈敏放大器，實(shí)現(xiàn)對(duì)時(shí)序延時(shí)的控制。這種傳統(tǒng) 復(fù)制位線電路可以提高時(shí)序在低電壓下的偏差，但是隨著工藝的進(jìn)步，這種傳統(tǒng)的位線復(fù) 制技術(shù)已無法很好的改善低電壓下的時(shí)序偏差問題，當(dāng)電源電壓降低時(shí)，工藝偏差會(huì)變得 很差，會(huì)使SRAM芯片的性能大幅下降。
[0005] (2)如圖2所示是Y. Li等人在2014年提出的一種雙復(fù)制位線技術(shù)電路結(jié)構(gòu)，該雙 復(fù)制位線技術(shù)電路結(jié)構(gòu)充分利用了傳統(tǒng)復(fù)制位線的兩條位線，使用新型雙端放電單元RC， 在保持和傳統(tǒng)復(fù)制位線電路面積不變的基礎(chǔ)上，可以將工藝偏差降低為傳統(tǒng)復(fù)制位線的 1 /七。但是由于位線電容變大，這會(huì)使位線預(yù)充時(shí)間增加，從而導(dǎo)致SRAM整體訪問時(shí)間的 增加，影響芯片速度。


【發(fā)明內(nèi)容】

[0006] 針對(duì)現(xiàn)有技術(shù)中的上述不足之處，本發(fā)明提供了一種串行雙端復(fù)制位線電路，能 夠提高SRAM時(shí)序產(chǎn)生電路工藝容忍能力，可以在不影響位線預(yù)充時(shí)間的情況下將工藝偏 差降低為傳統(tǒng)復(fù)制位線的1/2。
[0007] 本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0008] -種串行雙端復(fù)制位線電路，由時(shí)序復(fù)制模塊和存儲(chǔ)陣列模塊構(gòu)成；所述的時(shí)序 復(fù)制模塊包括：第一復(fù)制位線RBL、第二復(fù)制位線RBLB、第三PMOS管P3、第四PMOS管P4、第 一反相器II、第二反相器I2、2N個(gè)放電單元RC以及多個(gè)冗余單元DC ;
[0009] 時(shí)鐘信號(hào)線CK與第三PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第三 PMOS管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第三PMOS管P3的 漏極與第一復(fù)制位線RBL電連接；第四PMOS管P4的漏極與第二復(fù)制位線RBLB電連接；
[0010] 冗余單元DC的第一位線信號(hào)端BL均與第一復(fù)制位線RBL電連接，冗余單元DC的 第二位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而冗余單元DC的第一字線控制信號(hào) 端WLL和第二字線控制信號(hào)端WLR均接地；
[0011] 2N個(gè)放電單元RC的第一位線信號(hào)端BL均與第一復(fù)制位線RBL電連接，2N個(gè)放電 單元RC的第二位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而2N個(gè)放電單元RC的第 一時(shí)鐘信號(hào)端CKl均與時(shí)鐘信號(hào)線CK電連接，2N個(gè)放電單元RC的第二時(shí)鐘信號(hào)端CK2通 過第一反相器Il與第一復(fù)制位線RBL電連接；
[0012] 第四PMOS管P4的漏極通過第二反相器12向存儲(chǔ)陣列模塊輸出靈敏放大器使能 信號(hào)SAE。
[0013] 優(yōu)選地，所述的放電單元RC包括第一 PMOS管Pl、第二PMOS管P2、第一 NMOS管 Nl、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;
[0014] 第一 PMOS管Pl與第一 NMOS管Nl構(gòu)成一個(gè)反相器；第一 PMOS管Pl的柵極與第一 NMOS管Nl的柵極連接在一起后接到電源電壓VDD上；第一 PMOS管Pl的漏極與第一 NMOS 管Nl的漏極連接在一起后接到第三NMOS管N3的源極；
[0015] 第二PMOS管P2與第二NMOS管N2構(gòu)成一個(gè)反相器；第二PMOS管P2的柵極與第二 NMOS管N2的柵極連接在一起后接到電源電壓VDD上；第二PMOS管P2的漏極與第二NMOS 管N2的漏極連接在一起后接到第四NMOS管M的源極；
[0016] 第三NMOS管N3的柵極為放電單元RC的第一時(shí)鐘信號(hào)端CKl，第四NMOS管M的 柵極為放電單元RC的第二時(shí)鐘信號(hào)端CK2,第三NMOS管N3的漏極為放電單元RC的第一位 線信號(hào)端BL，第四NMOS管M的漏極為放電單元RC的第二位線信號(hào)端BLB。
[0017] 由上述本發(fā)明提供的技術(shù)方案可以看出，本發(fā)明實(shí)施例所提供的串行雙端復(fù)制位 線電路當(dāng)時(shí)鐘信號(hào)有效時(shí)，由于時(shí)鐘信號(hào)線CK直接連接到2N個(gè)放電單元RC的第一時(shí)鐘信 號(hào)端CKl上，因此與放電單元RC的第一位線信號(hào)端BL連接的第一復(fù)制位線RBL放電；隨 后，由于第一復(fù)制位線RBL通過第一反相器Il連接到2N個(gè)放電單元RC的第二時(shí)鐘信號(hào)端 CK2上，因此與放電單元RC的第二位線信號(hào)端BLB連接的第二復(fù)制位線RBLB放電，最后通 過第二反相器12向存儲(chǔ)陣列模塊輸出靈敏放大器使能信號(hào)SAE。

【專利附圖】

【附圖說明】
[0018] 為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用 的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本 領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)行的前提下，還可以根據(jù)這些附圖獲得其 他附圖。
[0019] 圖1為現(xiàn)有技術(shù)中傳統(tǒng)復(fù)制位線電路的結(jié)構(gòu)示意圖。
[0020] 圖2為現(xiàn)有技術(shù)中雙復(fù)制位線電路的結(jié)構(gòu)示意圖。
[0021] 圖3為本發(fā)明實(shí)施例所提供的串行雙端復(fù)制位線電路的結(jié)構(gòu)示意圖。
[0022] 圖4為本發(fā)明實(shí)施例所提供的串行雙端復(fù)制位線電路的內(nèi)部結(jié)構(gòu)示意圖。
[0023] 圖5為現(xiàn)有技術(shù)中傳統(tǒng)復(fù)制位線電路的R印Iica Bitline (即復(fù)制位線）時(shí)序波 形圖（仿真條件為：Corner :SS ;Temperature :-40°C ;VDD :0· 8V ; 128 行）。
[0024] 圖6為現(xiàn)有技術(shù)中雙復(fù)制位線電路的Replica Bitline時(shí)序波形圖（仿真條件為： Corner :SS ;Temperature :-4CTC ;VDD :0· 8V ;128 行）〇
[0025] 圖7為本發(fā)明實(shí)施例所提供串行雙端復(fù)制位線電路的Iteplica Bitline時(shí)序波形 圖（仿真條件為：Corner :SS ;Temperature :-40 °C ;VDD :0· 8V ; 128 行）〇
[0026] 圖8為現(xiàn)有技術(shù)中傳統(tǒng)復(fù)制位線電路的SAE(即靈敏放大器使能信號(hào)）時(shí)序波形 圖（仿真條件為：Corner :SS ;Temperature :-40 °C ;VDD :0· 8V ; 128 行）〇
[0027] 圖9為現(xiàn)有技術(shù)中雙復(fù)制位線電路的SAE時(shí)序波形圖（仿真條件為！Corner :SS ; Temperature :-40 °C ;VDD :0· 8V ; 128 行）〇
[0028] 圖10為本發(fā)明實(shí)施例所提供串行雙端復(fù)制位線電路的SAE時(shí)序波形圖（仿真條 件為：Corner :SS ;Temperature :_4〇。〇；VDD :0· 8V ;128 行）〇

【具體實(shí)施方式】
[0029] 下面結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整 地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒?發(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施 例，都屬于本發(fā)明的保護(hù)范圍。
[0030] 下面對(duì)本發(fā)明所提供的串行雙端復(fù)制位線電路進(jìn)行詳細(xì)描述。
[0031] 如圖3和圖4所示，一種串行雙端復(fù)制位線電路，由時(shí)序復(fù)制模塊和存儲(chǔ)陣列模塊 構(gòu)成；該時(shí)序復(fù)制模塊的具體結(jié)構(gòu)可以包括：第一復(fù)制位線RBL、第二復(fù)制位線RBLB、第三 PMOS管P3、第四PMOS管P4、第一反相器II、第二反相器I2、2N個(gè)放電單元RC以及多個(gè)冗 余單元DC。
[0032] 時(shí)鐘信號(hào)線CK與第三PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第三 PMOS管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第三PMOS管P3的 漏極與第一復(fù)制位線RBL電連接；第四PMOS管P4的漏極與第二復(fù)制位線RBLB電連接。第 四PMOS管P4的漏極通過第二反相器12向存儲(chǔ)陣列模塊輸出靈敏放大器使能信號(hào)SAE。
[0033] 冗余單元DC的第一位線信號(hào)端BL均與第一復(fù)制位線RBL電連接，冗余單元DC的 第二位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而冗余單元DC的第一字線控制信號(hào) 端WLL和第二字線控制信號(hào)端WLR均接地。
[0034] 2N個(gè)放電單元RC的第一位線信號(hào)端BL均與第一復(fù)制位線RBL電連接，2N個(gè)放電 單元RC的第二位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而2N個(gè)放電單元RC的第 一時(shí)鐘信號(hào)端CKl均與時(shí)鐘信號(hào)線CK電連接，2N個(gè)放電單元RC的第二時(shí)鐘信號(hào)端CK2通 過第一反相器Il與第一復(fù)制位線RBL電連接。
[0035] 其中，上述放電單元RC的具體結(jié)構(gòu)包括第一 PMOS管P1、第二PMOS管P2、第一 NMOS 管Nl、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4。第一 PMOS管Pl與第一 NMOS 管Nl構(gòu)成一個(gè)反相器；第一 PMOS管Pl的柵極與第一 NMOS管Nl的柵極連接在一起后接到 電源電壓VDD上；第一 PMOS管Pl的漏極與第一 NMOS管Nl的漏極連接在一起后接到第三 NMOS管N3的源極。第二PMOS管P2與第二NMOS管N2構(gòu)成一個(gè)反相器；第二PMOS管P2 的柵極與第二NMOS管N2的柵極連接在一起后接到電源電壓VDD上；第二PMOS管P2的漏 極與第二NMOS管N2的漏極連接在一起后接到第四NMOS管M的源極。第三NMOS管N3的 柵極為放電單元RC的第一時(shí)鐘信號(hào)端CK1，第四NMOS管M的柵極為放電單元RC的第二 時(shí)鐘信號(hào)端CK2,第三NMOS管N3的漏極為放電單元RC的第一位線信號(hào)端BL，第四NMOS管 N4的漏極為放電單元RC的第二位線信號(hào)端BLB。
[0036] 具體地，在本發(fā)明實(shí)施例所提供的串行雙端復(fù)制位線電路中，放電單元RC總數(shù)為 2*N個(gè)，是現(xiàn)有技術(shù)中傳統(tǒng)復(fù)制位線電路的2倍；而放電單元RC、冗余單元DC兩者的總數(shù) 之和與被復(fù)制的存儲(chǔ)單元的某一列位線存儲(chǔ)單元MC總數(shù)相等。在預(yù)充階段，第一復(fù)制位 線RBL和第二復(fù)制位線RBLB均充電為高電平，其充電時(shí)間與傳統(tǒng)復(fù)制位線電路基本保持一 致。當(dāng)時(shí)鐘信號(hào)有效（即時(shí)鐘信號(hào)線CK為高電平）時(shí)，由于時(shí)鐘信號(hào)線CK直接連接到2N 個(gè)放電單元RC的第一時(shí)鐘信號(hào)端CKl上，而在每個(gè)放電單元RC內(nèi)部，第一時(shí)鐘信號(hào)端CKl 是第三NMOS管N3的柵極，因此每個(gè)放電單元RC的第三NMOS管N3導(dǎo)通；又由于在每個(gè)放 電單元RC內(nèi)部，第一 NMOS管Nl導(dǎo)通，第一 PMOS管Pl截止，而第三NMOS管N3的漏極是與 第一復(fù)制位線RBL電連接的第一位線信號(hào)端BL，因此第一復(fù)制位線RBL被第三NMOS管N3 和第一 NMOS管Nl放電。隨后，由于第一復(fù)制位線RBL通過第一反相器Il連接到2N個(gè)放 電單元RC的第二時(shí)鐘信號(hào)端CK2上，而在每個(gè)放電單元RC內(nèi)部，第二時(shí)鐘信號(hào)端CK2是第 四NMOS管M的柵極，因此每個(gè)放電單元RC的第四NMOS管M導(dǎo)通；又由于在每個(gè)放電單 元RC內(nèi)部，第二NMOS管N2導(dǎo)通，第二PMOS管P2截止，而第四NMOS管M的源極是與第 二復(fù)制位線RBLB電連接的第二位線信號(hào)端BLB，因此第二復(fù)制位線RBLB被第四NMOS管M 和第二NMOS管N2放電，最后通過第二反相器12向存儲(chǔ)陣列模塊輸出靈敏放大器使能信號(hào) SAE 0
[0037] 進(jìn)一步地，該串行雙端復(fù)制位線電路的原理為：當(dāng)放電單元RC的數(shù)目增大一倍 后，第一復(fù)制位線RBL和第二復(fù)制位線RBLB的放電時(shí)間延遲均是傳統(tǒng)復(fù)制位線電路的1/2， 而當(dāng)?shù)谝粡?fù)制位線RBL放完電后會(huì)使第二復(fù)制位線RBLB繼續(xù)放電，因此兩邊總的放電時(shí)間 延遲與傳統(tǒng)復(fù)制位線電路的放電時(shí)間延遲相等；由Y. Niki等人在2011年提出的數(shù)字復(fù)制 位線延時(shí)電路結(jié)構(gòu)的相關(guān)原理可知：在本發(fā)明所提供的串行雙端復(fù)制位線電路中，第一復(fù) 制位線RBL的放電電路的時(shí)序工藝偏差變?yōu)閭鹘y(tǒng)的1/2Τ?，第二復(fù)制位線RBLB的放電電 路的時(shí)序工藝偏差也變?yōu)閭鹘y(tǒng)的1/2力，因此本發(fā)明所提供的串行雙端復(fù)制位線電路總體 的時(shí)序工藝偏差為

【權(quán)利要求】
1. 一種串行雙端復(fù)制位線電路，其特征在于，由時(shí)序復(fù)制模塊和存儲(chǔ)陣列模塊構(gòu)成； 所述的時(shí)序復(fù)制模塊包括；第一復(fù)制位線RBL、第二復(fù)制位線RBLB、第=PMOS管P3、第四 PMOS管P4、第一反相器II、第二反相器I2、2N個(gè)放電單元RC W及多個(gè)冗余單元DC ; 時(shí)鐘信號(hào)線CK與第S PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第S PMOS 管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第S PMOS管P3的漏極與 第一復(fù)制位線RBL電連接；第四PMOS管P4的漏極與第二復(fù)制位線RBLB電連接； 冗余單元DC的第一位線信號(hào)端化均與第一復(fù)制位線RBL電連接，冗余單元DC的第二 位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而冗余單元DC的第一字線控制信號(hào)端WLL 和第二字線控制信號(hào)端WLR均接地； 2N個(gè)放電單元RC的第一位線信號(hào)端化均與第一復(fù)制位線RBL電連接，2N個(gè)放電單元 RC的第二位線信號(hào)端BLB均與第二復(fù)制位線RBLB電連接，而2N個(gè)放電單元RC的第一時(shí)鐘 信號(hào)端CK1均與時(shí)鐘信號(hào)線CK電連接，2N個(gè)放電單元RC的第二時(shí)鐘信號(hào)端CK2通過第一 反相器II與第一復(fù)制位線RBL電連接； 第四PMOS管P4的漏極通過第二反相器12向存儲(chǔ)陣列模塊輸出靈敏放大器使能信號(hào) SAE。
2. 根據(jù)權(quán)利要求1所述的串行雙端復(fù)制位線電路，其特征在于，所述的放電單元RC包 括第一 PMOS管P1、第二PMOS管P2、第一 NMOS管N1、第二NMOS管N2、第S NMOS管N3和第 四NM0S管M ; 第一 PMOS管P1與第一 NM0S管N1構(gòu)成一個(gè)反相器；第一 PMOS管P1的柵極與第一 NM0S 管N1的柵極連接在一起后接到電源電壓VDD上；第一 PMOS管P1的漏極與第一 NM0S管N1 的漏極連接在一起后接到第=NM0S管N3的源極； 第二PMOS管P2與第二NM0S管N2構(gòu)成一個(gè)反相器；第二PMOS管P2的柵極與第二NM0S 管N2的柵極連接在一起后接到電源電壓VDD上；第二PMOS管P2的漏極與第二NM0S管N2 的漏極連接在一起后接到第四NM0S管M的源極； 第S NM0S管N3的柵極為放電單元RC的第一時(shí)鐘信號(hào)端CK1，第四NM0S管M的柵極 為放電單元RC的第二時(shí)鐘信號(hào)端CK2,第S NM0S管N3的漏極為放電單元RC的第一位線信 號(hào)端化，第四NM0S管M的漏極為放電單元RC的第二位線信號(hào)端BLB。
【文檔編號(hào)】G11C11/412GK104464793SQ201410746948
【公開日】2015年3月25日 申請(qǐng)日期:2014年12月8日 優(yōu)先權(quán)日:2014年12月8日
【發(fā)明者】彭春雨, 李正平, 譚守標(biāo), 陶有武, 盧文娟, 閆錦龍, 周永亮, 陳軍寧 申請(qǐng)人:安徽大學(xué)