移存器型序列信號發(fā)生器邏輯控制電路的制作方法
【專利摘要】本實(shí)用新型公開了一種移存器型序列信號發(fā)生器邏輯控制電路，包括位移寄存器和反饋電路，所述位移寄存器的時(shí)鐘信號輸入端輸入時(shí)鐘脈沖振蕩信號，所述位移寄存器的第一輸出端和所述位移寄存器的第二輸出端分別與所述反饋電路的第一輸入端和所述反饋電路的第二輸入端連接，所述反饋電路的反饋信號輸入端與所述位移寄存器的反饋信號輸入端連接。本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路由三個(gè)D觸發(fā)器構(gòu)成三級位移器，然后通過反饋電路對第一觸發(fā)器進(jìn)行觸發(fā)控制，通過三個(gè)觸發(fā)器組成的位移寄存器的邏輯處理，再從其輸出端輸出序列信號，能夠使序列信號穩(wěn)定，并且能夠?qū)崿F(xiàn)兩種不同狀態(tài)的轉(zhuǎn)換。
【專利說明】移存器型序列信號發(fā)生器邏輯控制電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種電路，尤其涉及一種移存器型序列信號發(fā)生器邏輯控制電路。
【背景技術(shù)】
[0002]在數(shù)字系統(tǒng)中經(jīng)常需要一些串行周期性信號，其特點(diǎn)是在每個(gè)循環(huán)周期中，I和O數(shù)碼按一定的規(guī)則順序排列，稱為序列信號，序列信號可以用來作為數(shù)字系統(tǒng)的地址碼等，因此，序列信號在計(jì)算與存儲領(lǐng)域都有廣泛的應(yīng)用，產(chǎn)生序列信號的電路稱為序列信號發(fā)生器，移位型序列信號發(fā)生器是由移位寄存器和組合電路兩部分構(gòu)成，組合電路的輸出，作為移位寄存器的串行輸入，在通過信號發(fā)生器對其邏輯進(jìn)行控制，達(dá)到其改變存儲而計(jì)算的目的。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型的目的就在于為了解決上述問題而提供一種移存器型序列信號發(fā)生器邏輯控制電路。
[0004]本實(shí)用新型通過以下技術(shù)方案來實(shí)現(xiàn)上述目的:
[0005]一種移存器型序列信號發(fā)生器邏輯控制電路，包括位移寄存器和反饋電路，所述位移寄存器的時(shí)鐘信號輸入端輸入時(shí)鐘脈沖振蕩信號，所述位移寄存器的第一輸出端和所述位移寄存器的第二輸出端分別與所述反饋電路的第一輸入端和所述反饋電路的第二輸入端連接，所述反饋電路的反饋信號輸入端與所述位移寄存器的反饋信號輸入端連接。
[0006]具體地，所述位移寄存器由第一觸發(fā)器、第二觸發(fā)器和第三觸發(fā)器組成，所述反饋電路由或門電路、第一與門電路、第二與門電路和第三與門電路組成。
[0007]具體地，所述第一觸發(fā)器的時(shí)鐘信號輸入端、所述第二觸發(fā)器的時(shí)鐘信號輸入端和所述第三觸發(fā)器的時(shí)鐘信號輸入端均輸入時(shí)鐘脈沖振蕩信號，所述第一觸發(fā)器的輸入端與所述或門電路的輸出端連接，所述或門電路的第一輸入端與所述第一與門電路的輸出端連接，所述或門電路的第二輸入端與所述第二與門電路的輸出端連接，所述或門電路的第三輸入端與所述第三與門電路的輸出端連接，所述第一與門電路的第一輸入端與所述第二觸發(fā)器的第二輸出端連接，所述第一與門電路的第二輸入端分別與所述第三觸發(fā)器的第二輸出端和所述第二與門電路的第二輸入端連接，所述第二與門電路的第一輸入端分別與所述第一觸發(fā)器的第一輸出端和所述第二觸發(fā)器的輸出端連接，所述第三與門電路的第一輸入端與第一觸發(fā)器的第二輸出端連接，所述第三與門電路的第二輸入端分別與所述第二觸發(fā)器的第一輸出端和所述第三觸發(fā)器的輸入端連接，所述第三與門電路的第三輸入端與所述第三觸發(fā)器的第一輸出端連接。
[0008]優(yōu)選地，所述第一觸發(fā)器、所述第二觸發(fā)器和所述第三觸發(fā)器均為D觸發(fā)器，且所述第一觸發(fā)器、所述第二觸發(fā)器和所述第三觸發(fā)器的型號均為74LS3786D。
[0009]優(yōu)選地，所述或門電路為三輸入或門，且所述或門電路的型號為SN74HC4075。[0010]優(yōu)選地，所述第一與門電路和所述第二與門電路均為雙輸入正與門，且所述第一與門電路和所述第二與門電路的型號均為SN74LVC2G08DCTR，所述第三與門電路為三輸入正與門，且所述第三與門電路的型號為SN74LV1IADR0
[0011]本實(shí)用新型的有益效果在于:
[0012]本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路由三個(gè)D觸發(fā)器構(gòu)成三級位移器，然后通過反饋電路對第一觸發(fā)器進(jìn)行觸發(fā)控制，通過三個(gè)觸發(fā)器組成的位移寄存器的邏輯處理，再從其輸出端輸出序列信號，能夠使序列信號穩(wěn)定，并且能夠?qū)崿F(xiàn)兩種不同狀態(tài)的轉(zhuǎn)換。
【專利附圖】

【附圖說明】
[0013]圖1是本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路的結(jié)構(gòu)框圖；
[0014]圖2是本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路的電路圖。
【具體實(shí)施方式】
[0015]下面結(jié)合附圖對本實(shí)用新型作進(jìn)一步說明:
[0016]如圖1和圖2所示，本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路，包括位移寄存器和反饋電路，位移寄存器的時(shí)鐘信號輸入端輸入時(shí)鐘脈沖振蕩信號，位移寄存器的第一輸出端和位移寄存器的第二輸出端分別與反饋電路的第一輸入端和反饋電路的第二輸入端連接，反饋電路的反饋信號輸入端與位移寄存器的反饋信號輸入端連接，位移寄存器由第一觸發(fā)器D1、第二觸發(fā)器D2和第三觸發(fā)器D3組成，反饋電路由或門電路H、第一與門電路Yl、第二與門電路Y2和第三與門電路Y2組成，第一觸發(fā)器Dl的時(shí)鐘信號輸入端、第二觸發(fā)器D2的時(shí)鐘信號輸入端和第三觸發(fā)器D3的時(shí)鐘信號輸入端均輸入時(shí)鐘脈沖振蕩信號，第一觸發(fā)器Dl的輸入端與或門電路H的輸出端連接,或門電路H的第一輸入端與第一與門電路Yl的輸出端連接，或門電路H的第二輸入端與第二與門電路Y2的輸出端連接，或門電路H的第三輸入端與第三與門電路Y2的輸出端連接,第一與門電路Yl的第一輸入端與第二觸發(fā)器D2的第二輸出端連接，第一與門電路Yl的第二輸入端分別與第三觸發(fā)器D3的第二輸出端和第二與門電路Y2的第二輸入端連接，第二與門電路Y2的第一輸入端分別與第一觸發(fā)器Dl的第一輸出端和第二觸發(fā)器D2的輸出端連接,第三與門電路Y2的第一輸入端與第一觸發(fā)器Dl的第二輸出端連接，第三與門電路Y2的第二輸入端分別與第二觸發(fā)器D2的第一輸出端和第三觸發(fā)器D3的輸入端連接，第三與門電路Y2的第三輸入端與第三觸發(fā)器D3的第一輸出端連接。
[0017]本實(shí)用新型移存器型序列信號發(fā)生器邏輯控制電路的工作原理如下:
[0018]第一觸發(fā)器Dl、第二觸發(fā)器D2和第三觸發(fā)器D3均為D觸發(fā)器，且第一觸發(fā)器Dl、第二觸發(fā)器D2和第三觸發(fā)器D3的型號均為74LS3786D，或門電路H為三輸入或門，且或門電路H的型號為SN74HC4075，第一與門電路Yl和第二與門電路Y2均為雙輸入正與門，且第一與門電路Yl和第二與門電路Y2的型號均為SN74LVC2G08DCTR，第三與門電路Y2為三輸入正與門，且第三與門電路Y2的型號為SN74LV11ADR。
[0019]在CP脈沖作用下，第三觸發(fā)器D3的輸出端輸出為11000循環(huán)序列，第二觸發(fā)器D2輸出10001循環(huán)序列，第一觸發(fā)器Dl輸出00011循環(huán)序列，這三個(gè)循環(huán)序列是I和O排列相同的序列，僅是起始位不同而已，由于它由5位數(shù)碼構(gòu)成，通常稱為循環(huán)長度M=5，或稱序列長度為5，由以上分析可知本實(shí)用新型為一個(gè)循環(huán)長度M=5的移存型序列信號發(fā)生器。它是由移位寄存器和反饋電路兩部分構(gòu)成。
[0020]移存型序列信號發(fā)生器是以移位寄存器作為主要存儲部件，因此要將給定的長度為M的序列信號，按移存規(guī)律，組成M個(gè)狀態(tài)組合，完成狀態(tài)轉(zhuǎn)換，然后求出移位寄存器的串行輸入激勵(lì)函數(shù)，就可構(gòu)成該序列信號的產(chǎn)生電路。
【權(quán)利要求】
1.一種移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:包括位移寄存器和反饋電路，所述位移寄存器的時(shí)鐘信號輸入端輸入時(shí)鐘脈沖振蕩信號，所述位移寄存器的第一輸出端和所述位移寄存器的第二輸出端分別與所述反饋電路的第一輸入端和所述反饋電路的第二輸入端連接，所述反饋電路的反饋信號輸入端與所述位移寄存器的反饋信號輸入端連接。
2.根據(jù)權(quán)利要求1所述的移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:所述位移寄存器由第一觸發(fā)器、第二觸發(fā)器和第三觸發(fā)器組成，所述反饋電路由或門電路、第一與門電路、第二與門電路和第三與門電路組成。
3.根據(jù)權(quán)利要求2所述的移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:所述第一觸發(fā)器的時(shí)鐘信號輸入端、所述第二觸發(fā)器的時(shí)鐘信號輸入端和所述第三觸發(fā)器的時(shí)鐘信號輸入端均輸入時(shí)鐘脈沖振蕩信號，所述第一觸發(fā)器的輸入端與所述或門電路的輸出端連接，所述或門電路的第一輸入端與所述第一與門電路的輸出端連接，所述或門電路的第二輸入端與所述第二與門電路的輸出端連接，所述或門電路的第三輸入端與所述第三與門電路的輸出端連接，所述第一與門電路的第一輸入端與所述第二觸發(fā)器的第二輸出端連接，所述第一與門電路的第二輸入端分別與所述第三觸發(fā)器的第二輸出端和所述第二與門電路的第二輸入端連接，所述第二與門電路的第一輸入端分別與所述第一觸發(fā)器的第一輸出端和所述第二觸發(fā)器的輸出端連接，所述第三與門電路的第一輸入端與第一觸發(fā)器的第二輸出端連接，所述第三與門電路的第二輸入端分別與所述第二觸發(fā)器的第一輸出端和所述第三觸發(fā)器的輸入端連接，所述第三與門電路的第三輸入端與所述第三觸發(fā)器的第一輸出端連接。
4.根據(jù)權(quán)利要求2或3所述的移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:所述第一觸發(fā)器、所述第二觸發(fā)器和所述第三觸發(fā)器均為D觸發(fā)器，且所述第一觸發(fā)器、所述第二觸發(fā)器和所述第三觸發(fā)器的型號均為74LS3786D。
5.根據(jù)權(quán)利要求2或3所述的移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:所述或門電路為三輸入或門，且所述或門電路的型號為SN74HC4075。
6.根據(jù)權(quán)利要求2或3所述的移存器型序列信號發(fā)生器邏輯控制電路，其特征在于:所述第一與門電路和所述第二與門電路均為雙輸入正與門，且所述第一與門電路和所述第二與門電路的型號均為SN74LVC2G08DCTR，所述第三與門電路為三輸入正與門，且所述第三與門電路的型號為SN74LV11ADR。
【文檔編號】G11C19/28GK203746433SQ201420122520
【公開日】2014年7月30日 申請日期:2014年3月18日 優(yōu)先權(quán)日:2014年3月18日
【發(fā)明者】王德春 申請人:四川德銘電子科技有限公司