一種改進(jìn)型選擇柵驅(qū)動電路的制作方法
【專利摘要】本實用新型是一種改進(jìn)型選擇柵驅(qū)動電路，該電路比傳統(tǒng)的選擇柵驅(qū)動電路增加了兩個三阱工藝的NMOS晶體管，其中一個NMOS晶體管（第二NMOS管M6）在讀取時起到隔離作用，另一個NMOS晶體管（第三NMOS管M7）避免了擦除時電路中出現(xiàn)浮置節(jié)點。本實用新型提出的選擇柵驅(qū)動電路在讀取時擁有較短的響應(yīng)時間，有利于加快讀取速度，縮短讀取周期，擦除時避免了浮置節(jié)點的影響，消除了發(fā)生電路功能錯誤的隱患，提高存儲器整體穩(wěn)定性，增強(qiáng)了存儲器的存取性能。
【專利說明】一種改進(jìn)型選擇柵驅(qū)動電路

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及Flash存儲器領(lǐng)域，具體涉及多柵極存儲器的選擇柵極驅(qū)動電路。

【背景技術(shù)】
[0002]近年來，非易失性存儲器適用于代碼及數(shù)據(jù)存儲等大量不同種類的應(yīng)用中。特別地，F(xiàn)lash存儲器在存儲圖像、聲音、音樂和視頻等的便攜式應(yīng)用中得到廣泛使用。Flash存儲器最經(jīng)典的結(jié)構(gòu)是Intel公司提出的ETOX單管結(jié)構(gòu)，有效減小了存儲單元的面積，但卻帶來了過擦除，位線串?dāng)_等一系列問題，不同于單管Flash結(jié)構(gòu)，2-T Flash結(jié)構(gòu)采用存儲管與選擇管串聯(lián)的結(jié)構(gòu)，通過選擇管對陣列中不需要訪問的存儲單元進(jìn)行徹底地關(guān)斷。2-T結(jié)構(gòu)抗位線串?dāng)_能力強(qiáng)，編程和擦除穩(wěn)定性好，一般適用于對電壓、功耗要求嚴(yán)格，但容量低、密度低的場合。2-T Flash結(jié)構(gòu)存儲單元中包括兩個獨立偏置的柵極(選擇柵和控制柵)，控制柵極耦合于控制柵極字線而選擇柵極耦合于選擇柵極字線。存儲單元通過控制選擇柵極字線和控制柵極字線來進(jìn)行訪問。為此，必須設(shè)計出符合要求并且性能優(yōu)異的選擇柵極字線驅(qū)動電路，使存儲單元能夠正確工作。
[0003]在美國專利US005265052A中揭露了一種多電壓選擇的字線驅(qū)動電路，如圖1所示，其優(yōu)點是通過把PMOS隔離晶體管Tl和T2的襯底和選擇開關(guān)SWl的輸出相連，使得PMOS晶體管Tl和T2襯底和擴(kuò)散區(qū)的PN結(jié)始終反偏實現(xiàn)了負(fù)壓的產(chǎn)生。但這種交叉耦合的結(jié)構(gòu)抗電路干擾的能力較差，電路穩(wěn)定性不高，容易產(chǎn)生錯誤輸出到字線。
[0004]目前使用較多的選擇柵驅(qū)動電路如圖2所示，通過一個信號控制端CHIPERASE，以及三個電壓輸入端口 WELL、VPPSG和VNNSG控制輸出到SG端的電壓。電壓輸入端口的正高壓或負(fù)高壓可以來自存儲器內(nèi)部的charge pump電路。其電本身存在一些缺陷。在讀取狀態(tài)時，SG端應(yīng)該輸出由電壓輸入端口 VNNSG提供的負(fù)低壓，而WELL和VPPSG端應(yīng)輸出高電平vdd，XD變?yōu)楦唠娖胶?，M4管關(guān)斷，SG從vdd下降到負(fù)低壓，由于M6管沒有一直關(guān)斷，造成SGB端電壓不穩(wěn)定，影響了 SG電壓下降的速度，對存儲器整體的讀取速度產(chǎn)生了影響。在擦除狀態(tài)時，CHIPERASE端接高電平vdd，導(dǎo)致M5管關(guān)斷，SGB節(jié)點(M7管的柵極)浮置，影響電路的性能，易使SG端輸出錯誤的電壓。
實用新型內(nèi)容
[0005]本實用新型的目的在于克服現(xiàn)有技術(shù)存在的問題，提供一種改進(jìn)型選擇柵驅(qū)動電路。
[0006]為實現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本實用新型通過以下技術(shù)方案實現(xiàn):
[0007]—種改進(jìn)型選擇柵驅(qū)動電路，包括第一信號端WELL、第二信號端VPPSG、第三信號端CHIPERASE、第四信號端VNNSG、譯碼器輸出端XD和信號輸出端SG ；
[0008]以及通過柵極連接譯碼器輸出端XD的第一 NMOS管Ml、第一 PMOS管M2，所述第一NMOS管Ml的漏極連接第一反向器Il的輸入端和第二 PMOS管M3的漏極；
[0009]所述第一反向器Il的輸出端連接第二 PMOS管M3的柵極和第三PMOS管M4的柵極；
[0010]所述第三PMOS管M4的源極連接第二信號端VPPSG，漏極連接信號輸出端SG、第四NMOS管M8的柵極和第五NMOS管M9的漏極，襯底連接第一信號端WELL ；
[0011]所述第一信號端WELL分別連接第四PMOS管M5的襯底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的柵極接第三信號端CHIPERASE ；
[0012]所述第五NMOS管M9的的源極與P阱相連，并且同時連接第四NMOS管M8的源極與P阱以及第四信號端VNNSG ；
[0013]其特征在于，還包括有第二 NMOS管M6和第三NMOS管M7 ；
[0014]所述第二 NMOS管M6的漏極分別連接第四PMOS管M5的漏極、第三NMOS管M7的漏極和第五NMOS管M9的柵極，并且在連接節(jié)點處形成SGB節(jié)點，第二 NMOS管M6的N阱連接第一信號端WELL，P阱連接第四信號端VNNSG，第二 NMOS管M6的柵極連接第一 NMOS管Ml的漏極，第二 NMOS管M6的源極連接第三NMOS管M7的源極；
[0015]所述第三NMOS管M7的N阱連接第一信號端WELL，P阱連接所述第四信號端VNNSG，第三NMOS管M7的源極連接第四NMOS管M8的漏極，第三NMOS管M7的柵極連接所以第三信號端 CHIPERASE。
[0016]進(jìn)一步的，所述第二 NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9為三阱工藝高壓NMOS管。
[0017]進(jìn)一步的，所述三阱工藝高壓NMOS管包括漏極端D，柵極端G，源極端S、PffI端和NWD端，其中PWI端連接P阱，PffI端經(jīng)過一個寄生二極管與NWD端相連，NWD端接N阱。
[0018]進(jìn)一步的，所述第三PMOS管M4和所述第四PMOS管M5為耐高壓的PMOS管。
[0019]進(jìn)一步的，該驅(qū)動電路根據(jù)各信號端電平變化包括編程狀態(tài)、讀取狀態(tài)和擦除狀態(tài)。
[0020]本實用新型的有益效果是:
[0021]1、增加了第二 NMOS管M6，在讀取狀態(tài)時起到隔離SGB節(jié)點與第四NMOS管M8的作用，第一信號端WELL與第二信號端VPPSG接高電平vdd，第三信號端CHIPERASE為低電平vdd，第四信號端VNNSG負(fù)低壓，使得被選中的存儲單元SGB節(jié)點不受高壓NMOS管M8短時開啟的影響，一直維持在vdd,加快了信號輸出端SG的放電速度,使得信號輸出端SG能夠更快地到達(dá)所需的負(fù)低壓，同時，這也有助于縮短讀取周期，提供存儲器的讀取性能。
[0022]2、增加了第三NMOS管M7，在擦除狀態(tài)時，第一信號端WELL與第二信號端VPPSG接正高壓，第四信號端VNNSG接低電平，第三信號端CHIPERASE為高電平vdd，使得所述第三NMOS管M7開啟，SGB節(jié)點通過第三NMOS管M7和第四NMOS管M8放電到低電平，使得第五NMOS管M9關(guān)斷，信號輸出端SG輸出擦除所需的正高壓，這里SGB節(jié)點不再浮置，保證了電路功能的正確性，使得存儲器擦除功能的穩(wěn)定性得到增強(qiáng)，提升了存儲器的整體性能。

【專利附圖】

【附圖說明】
[0023]圖1為美國專利US005265052A中公開的一種多電壓選擇的字線驅(qū)動電路示意圖；
[0024]圖2為傳統(tǒng)的選擇柵驅(qū)動電路示意圖；
[0025]圖3為本實用新型的選擇柵驅(qū)動電路示意圖；
[0026]圖4為本實用新型三阱工藝的NMOS管示意圖；
[0027]圖5為本實用新型的選擇柵驅(qū)動電路與傳統(tǒng)選擇柵驅(qū)動電路讀取時輸出端響應(yīng)時間的對比示意圖。

【具體實施方式】
[0028]下面將參考附圖并結(jié)合實施例，來詳細(xì)說明本實用新型。
[0029]如圖3所示，一種改進(jìn)型選擇柵驅(qū)動電路，包括第一信號端WELL、第二信號端VPPSG、第三信號端CHIPERASE、第四信號端VNNSG、譯碼器輸出端XD和信號輸出端SG。
[0030]其中，第一 NMOS管Ml的柵極接譯碼器輸出信號XD，第一 NMOS管Ml的源極接地，第一 NMOS管Ml的漏極與第一 PMOS管M2的漏極相連，第一 PMOS管M2的柵極接譯碼器輸出信號XD，第一 PMOS管M2的源極接電源電壓vdd。第二 PMOS管M3的柵極與第一反向器Il的輸出端相連，第二 PMOS管M3的源極接電源電壓vdd，第二 PMOS管M3的漏極與所述第一 NMOS管的漏極相連。第一反相器Il的輸入端與第一 NOMS管Ml的漏極相連，第一反相器Il的輸出端與第二 PMOS管M3的柵極相連。第三PMOS管M4與第四PMOS管M5均為耐高壓的PMOS管。第三PMOS管M4的柵極與第一反相器Il的輸出端相連，第三PMOS管M4的源極接第二信號端VPPSG，第三PMOS管M4的漏極接信號輸出端SG，第三PMOS管M4的襯底接第一信號端WELL。第四PMOS管M5的柵極接第三信號端CHIPERASE，第四PMOS管M5的源極與第三PMOS管M4的柵極相連，第四PMOS管M5的漏極與第三NMOS管M7的漏極相連，第四PMOS管M5的襯底與第一信號端WELL相連。第二 NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9是三阱工藝的高壓NMOS管，其結(jié)構(gòu)如圖4所示，D端是整體器件的漏極，G端是整體器件的柵極，S端是整體器件的源極，PffI端接P阱，PffI經(jīng)過一個寄生二極管與NWD端相連，NWD端接N阱。第二 NMOS管M6的柵極與第一 NMOS管Ml的漏極相連，第二 NMOS管M6的漏極與第四PMOS管M5的漏極相連，第二 NMOS管M6的源極與第三NMOS管M7的源極相連，第二 NMOS管M6的P阱與第四信號端VNNSG相連，第二 NMOS管M6的N阱與第一信號端WELL相連。第三NMOS管M7的柵極接第三信號端CHIPERASE，第三NMOS管M7的漏極與第四PMOS管M5的漏極相連，第三NMOS管M7的源極與第二 NMOS管M6的源極相連，第三NMOS管M7的P阱接第四信號端VNNSG，第三NMOS管M7的N阱接所述第一信號端WELL。第四NMOS管M8的柵極信號輸出端SG，第四NMOS管M8的漏極與第三NMOS管M7的源極相連，第四NMOS管M8的源極接第四信號端VNNSG，第四NMOS管M8的P阱接所述第四信號端VNNSG，第四NMOS管M8的N阱接第一信號端WELL。第五NMOS管M9的柵極與第四PMOS管M5的漏極相連。第五NMOS管M9的漏極接信號輸出端SG，第五NMOS管M9的源極接第四信號端VNNSG，第五NMOS管M9的P阱接第四信號端VNNSG，第五NMOS管M9的N阱接所述第一信號端WELL。
[0031]上述為本實施例具體電路結(jié)構(gòu)，繼續(xù)參照圖3:
[0032]編程狀態(tài)時，第一信號端WELL和第二信號端VPPSG接高電平vdd，第三信號端CHIPERASE接低電平(0v)，第四信號端VNNSG接負(fù)高壓；當(dāng)存儲單元被選中時，譯碼器輸出端XD輸出高電平vdd，則反向器11也輸出高電平vdd，使得第三PMOS管M4關(guān)斷；由于第三信號端CHIPERASE接低電平，故第四PMOS管M5開啟，使得節(jié)點SGB維持在高電平，SGB節(jié)點是第五NMOS管M9的柵極，導(dǎo)致第五NMOS管M9開啟，信號輸出端SG隨第四信號端VNNSG充電到編程所需的負(fù)高壓。
[0033]讀取狀態(tài)時，第一信號端WELL和第二信號端VPPSG接高電平vdd，第三信號端CHIPERASE接低電平(0v)，第四信號端VNNSG在存儲單元被選中后維持一段時間的低電平(Ov)隨后被boost到負(fù)高低壓；當(dāng)存儲單元被選中時，譯碼器輸出端XD輸出高電平vdd，則反向器11也輸出高電平vdd，使得第三PMOS管M4關(guān)斷；由于第三信號端CHIPERASE接低電平，故第四PMOS管M5開啟，隔離第二 NMOS管M6關(guān)斷，使得節(jié)點SGB維持在高電平，SGB節(jié)點是第五NMOS管M9的柵極，導(dǎo)致第五NMOS管M9開啟，信號輸出端SG隨第四信號端VNNSG充電到編程所需的負(fù)低壓。
[0034]擦除狀態(tài)時，第一信號端WELL和第二信號端VPPSG接正高壓，第三信號端CHIPERASE接高電平vdd，第四信號端VNNSG接低電平(Ov) ;Flash存儲器采用整塊擦除，由于第二信號端VPPSG接正高壓，使得第三PMOS管M4開啟；信號輸出端SG隨第二信號端VPPSG被充電到編程所需的正高壓。
[0035]本實用新型的原理:
[0036]增加了第二 NMOS管M6，在讀取狀態(tài)時起到隔離SGB節(jié)點與所述第四NMOS管M8的作用，第一信號端WELL與第二信號端VPPSG接高電平vdd，第三信號端CHIPERASE為低電平vdd，第四信號端VNNSG負(fù)低壓，使得被選中的存儲單元SGB節(jié)點不受高壓NMOS管M8短時開啟的影響，一直維持在vdd,加快了信號輸出端SG的放電速度,使得信號輸出端SG能夠更快地到達(dá)所需的負(fù)低壓。同時，這也有助于縮短讀取周期，提供存儲器的讀取性能。圖5所示為本實用新型(虛線)與現(xiàn)有技術(shù)在讀取狀態(tài)時信號輸出端SG放電到所需負(fù)低壓的時間對比圖(采用兩級放電)，從圖中可明顯看出本實用新型具有較快的放電速度。
[0037]增加了第三NMOS管M7，在擦除狀態(tài)時，所述第一信號端WELL與所述第二信號端VPPSG接正高壓，所述第四信號端VNNSG接低電平，所述第三信號端CHIPERASE為高電平vdd,使得所述第三NMOS管M7開啟，SGB節(jié)點通過所述第三NMOS管M7和所述第四NMOS管M8放電到低電平，使得所述第五NMOS管M9關(guān)斷，信號輸出端SG輸出擦除所需的正高壓。這里SGB節(jié)點不再浮置，保證了電路功能的正確性，使得存儲器擦除功能的穩(wěn)定性得到增強(qiáng)，提升了存儲器的整體性能。
[0038]以上所述僅為本實用新型的優(yōu)選實施例而已，并不用于限制本實用新型，對于本領(lǐng)域的技術(shù)人員來說，本實用新型可以有各種更改和變化。凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種改進(jìn)型選擇柵驅(qū)動電路，包括第一信號端WELL、第二信號端VPPSG、第三信號端CHIPERASE、第四信號端VNNSG、譯碼器輸出端XD和信號輸出端SG ； 以及通過柵極連接譯碼器輸出端XD的第一 NMOS管Ml、第一 PMOS管M2，所述第一 NMOS管Ml的漏極連接第一反向器Il的輸入端和第二 PMOS管M3的漏極； 所述第一反向器Il的輸出端連接第二 PMOS管M3的柵極和第三PMOS管M4的柵極； 所述第三PMOS管M4的源極連接第二信號端VPPSG，漏極連接信號輸出端SG、第四NMOS管M8的柵極和第五NMOS管M9的漏極，襯底連接第一信號端WELL ； 所述第一信號端WELL分別連接第四PMOS管M5的襯底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的柵極接第三信號端CHIPERASE ； 所述第五NMOS管M9的的源極與P阱相連，并且同時連接第四NMOS管M8的源極與P阱以及第四信號端VNNSG ; 其特征在于，還包括有第二 NMOS管M6和第三NMOS管M7 ； 所述第二 NMOS管M6的漏極分別連接第四PMOS管M5的漏極、第三NMOS管M7的漏極和第五NMOS管M9的柵極，并且在連接節(jié)點處形成SGB節(jié)點，第二 NMOS管M6的N阱連接第一信號端WELL，P阱連接第四信號端VNNSG，第二 NMOS管M6的柵極連接第一 NMOS管Ml的漏極，第二 NMOS管M6的源極連接第三NMOS管M7的源極； 所述第三NMOS管M7的N阱連接第一信號端WELL，P阱連接所述第四信號端VNNSG，第三NMOS管M7的源極連接第四NMOS管M8的漏極，第三NMOS管M7的柵極連接所以第三信號端 CHIPERASE。
2.根據(jù)權(quán)利要求1所述的改進(jìn)型選擇柵驅(qū)動電路，其特征在于，所述第二NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9為三阱工藝高壓NMOS管。
3.根據(jù)權(quán)利要求2所述的改進(jìn)型選擇柵驅(qū)動電路，其特征在于，所述三阱工藝高壓NMOS管包括漏極端D，柵極端G，源極端S、PffI端和NWD端，其中PWI端連接P阱，PffI端經(jīng)過一個寄生二極管與NWD端相連，NWD端接N阱。
4.根據(jù)權(quán)利要求1所述的改進(jìn)型選擇柵驅(qū)動電路，其特征在于，所述第三PMOS管M4和所述第四PMOS管M5為耐高壓的PMOS管。
5.根據(jù)權(quán)利要求1所述的改進(jìn)型選擇柵驅(qū)動電路，其特征在于，該驅(qū)動電路根據(jù)各信號端電平變化包括編程狀態(tài)、讀取狀態(tài)和擦除狀態(tài)。
【文檔編號】G11C16/26GK204178727SQ201420553640
【公開日】2015年2月25日 申請日期:2014年9月25日 優(yōu)先權(quán)日:2014年9月25日
【發(fā)明者】翁宇飛, 李力南, 姜偉, 李二亮, 胡玉青 申請人:蘇州寬溫電子科技有限公司