本公開涉及半導(dǎo)體，涉及但不限于一種校準(zhǔn)電路及其控制方法、存儲器裝置。

背景技術(shù)：

1、隨著存儲器裝置運(yùn)行速度的增加，存儲器裝置和存儲器控制器之間接口的信號的擺動寬度普遍減小。然而，隨著擺動寬度減小，在存儲器裝置和存儲器控制器之間傳輸?shù)男盘柨赡芨菀滓蚬に?、電壓和溫?pvt，process、voltage、temperature)等變化引起的阻抗失配而失真。

技術(shù)實(shí)現(xiàn)思路

1、鑒于此，本公開實(shí)施例提出了一種校準(zhǔn)電路及其控制方法、存儲器裝置。其中，本公開實(shí)施例的一方面提供了一種校準(zhǔn)電路，包括：校準(zhǔn)控制電路和阻抗校準(zhǔn)電路；其中，

2、所述校準(zhǔn)控制電路，用于在接收到第一指示信號時或根據(jù)延時選擇信號選擇在某一預(yù)設(shè)時長后觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)；

3、所述阻抗校準(zhǔn)電路，用于在空閑狀態(tài)下接收到校準(zhǔn)命令時，執(zhí)行阻抗校準(zhǔn)操作；在完成所述阻抗校準(zhǔn)操作后，產(chǎn)生第二指示信號。

4、上述方案中，所述校準(zhǔn)控制電路包括分頻電路、延時選擇電路以及邏輯運(yùn)算電路；其中，

5、所述分頻電路，用于接收參考時鐘信號，并對所述參考時鐘信號進(jìn)行多次分頻處理，生成多個不同的頻率信號；

6、所述延時選擇電路，接收多個所述頻率信號和所述延時選擇信號，用于根據(jù)所述延時選擇信號選擇其中一個所述頻率信號作為第三指示信號輸出；

7、所述邏輯運(yùn)算電路，耦接所述延時選擇電路，用于在接收到所述第三指示信號或所述第一指示信號時，輸出校準(zhǔn)控制信號，以觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

8、上述方案中，所述校準(zhǔn)控制電路還包括鎖存電路，所述鎖存電路用于對所述校準(zhǔn)控制信號進(jìn)行鎖存，鎖存后的校準(zhǔn)控制信號觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

9、上述方案中，所述延時選擇電路包括數(shù)據(jù)選擇器，所述數(shù)據(jù)選擇器的控制輸入端用于接收所述延時選擇信號，所述數(shù)據(jù)選擇器的多個數(shù)據(jù)輸入端分別用于接收多個不同的頻率信號。

10、上述方案中，所述分頻電路包括級聯(lián)關(guān)系為串聯(lián)的多個觸發(fā)器；每個所述觸發(fā)器的數(shù)據(jù)輸入端與數(shù)據(jù)互補(bǔ)輸出端連接，相鄰的兩個觸發(fā)器中前一個觸發(fā)器的數(shù)據(jù)輸出端與后一個觸發(fā)器的時鐘輸入端連接，一個所述觸發(fā)器的數(shù)據(jù)輸出端與所述延時選擇電路的一個數(shù)據(jù)輸入端連接。

11、上述方案中，所述多個觸發(fā)器中的首個觸發(fā)器還包括復(fù)位輸入端，所述復(fù)位輸入端用于接收第四指示信號；

12、所述多個觸發(fā)器，用于在接收到所述第四指示信號時，進(jìn)行復(fù)位操作。

13、上述方案中，所述邏輯運(yùn)算電路包括或門，所述或門的兩個輸入端分別用于接收所述第三指示信號和所述第一指示信號，所述或門的輸出端輸出所述校準(zhǔn)控制信號。

14、上述方案中，所述校準(zhǔn)控制電路，還用于在所述阻抗校準(zhǔn)電路接收到所述校準(zhǔn)命令時，觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入忙碌狀態(tài)。

15、本公開實(shí)施例的另一方面提供了一種存儲器裝置，包括：多個存儲器芯片；每個存儲器芯片均包括如本公開上述實(shí)施例中所述的校準(zhǔn)電路；每個存儲器芯片均具有信號接收端和信號發(fā)送端；所述多個存儲器芯片中相鄰的兩個存儲器芯片的信號接收端與信號發(fā)送端連接，所述多個存儲器芯片的多個信號接收端與多個信號發(fā)送端形成環(huán)狀拓?fù)浣Y(jié)構(gòu)；

16、所述信號接收端用于接收第一指示信號，所述信號發(fā)送端用于發(fā)送第二指示信號；所述第一指示信號指示當(dāng)前存儲器芯片的上一個存儲器芯片完成阻抗校準(zhǔn)操作，第二指示信號指示當(dāng)前存儲器芯片完成阻抗校準(zhǔn)操作。

17、上述方案中，所述延時選擇信號選擇的某一預(yù)設(shè)時長與所述存儲器芯片的數(shù)量相關(guān)。

18、上述方案中，當(dāng)所述存儲器芯片的數(shù)量處于不同范圍時，所述延時選擇信號選擇的預(yù)設(shè)時長不同；

19、其中，所述不同范圍對應(yīng)的存儲器芯片的數(shù)量越大，所述延時選擇信號選擇的預(yù)設(shè)時長越長。

20、上述方案中，所述存儲器芯片包括動態(tài)隨機(jī)存取存儲器。

21、本公開實(shí)施例的再一方面提供了一種校準(zhǔn)電路的控制方法，所述校準(zhǔn)電路包括校準(zhǔn)控制電路和阻抗校準(zhǔn)電路；所述控制方法包括：

22、所述校準(zhǔn)控制電路在接收到第一指示信號時或根據(jù)延時選擇信號選擇在某一預(yù)設(shè)時長后觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)；

23、所述阻抗校準(zhǔn)電路在空閑狀態(tài)下接收到校準(zhǔn)命令時，執(zhí)行阻抗校準(zhǔn)操作；在完成所述阻抗校準(zhǔn)操作后，產(chǎn)生第二指示信號。

24、上述方案中，所述校準(zhǔn)控制電路包括分頻電路、延時選擇電路以及邏輯運(yùn)算電路；其中，

25、所述根據(jù)延時選擇信號選擇在某一預(yù)設(shè)時長后觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)，包括：

26、所述分頻電路接收參考時鐘信號，并對所述參考時鐘信號進(jìn)行多次分頻處理，生成多個不同的頻率信號；

27、所述延時選擇電路接收多個所述頻率信號和所述延時選擇信號，并根據(jù)所述延時選擇信號選擇其中一個所述頻率信號作為第三指示信號輸出；

28、所述邏輯運(yùn)算電路在接收到所述第三指示信號或所述第一指示信號時，輸出校準(zhǔn)控制信號，以觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

29、上述方案中，所述方法還包括：對所述準(zhǔn)控制信號進(jìn)行鎖存，鎖存后的校準(zhǔn)控制信號觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

30、本公開各實(shí)施例中，校準(zhǔn)控制電路可以通過接收第一指示信號，或者通過接收延時選擇信號選擇在某一預(yù)設(shè)時長等多種方式，觸發(fā)阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)，以使阻抗校準(zhǔn)電路能夠在接收到阻抗校準(zhǔn)命令后及時執(zhí)行阻抗校準(zhǔn)操作；換言之，校準(zhǔn)控制電路在未接收到第一指示信號時，可以根據(jù)存儲器裝置的實(shí)際情況選擇適宜的某一等待時長，從而可以避免固定的等待時長而導(dǎo)致的下一次校準(zhǔn)操作的滯后，進(jìn)而減少存儲器裝置整體的校準(zhǔn)時長，提高存儲器芯片的復(fù)用能力。

技術(shù)特征：

1.一種校準(zhǔn)電路，其特征在于，包括：校準(zhǔn)控制電路和阻抗校準(zhǔn)電路；其中，

2.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述校準(zhǔn)控制電路包括分頻電路、延時選擇電路以及邏輯運(yùn)算電路；其中，

3.根據(jù)權(quán)利要求2所述的校準(zhǔn)電路，其特征在于，所述校準(zhǔn)控制電路還包括鎖存電路，所述鎖存電路用于對所述校準(zhǔn)控制信號進(jìn)行鎖存，鎖存后的校準(zhǔn)控制信號觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

4.根據(jù)權(quán)利要求2所述的校準(zhǔn)電路，其特征在于，所述延時選擇電路包括數(shù)據(jù)選擇器，所述數(shù)據(jù)選擇器的控制輸入端用于接收所述延時選擇信號，所述數(shù)據(jù)選擇器的多個數(shù)據(jù)輸入端分別用于接收多個不同的頻率信號。

5.根據(jù)權(quán)利要求2所述的校準(zhǔn)電路，其特征在于，所述分頻電路包括級聯(lián)關(guān)系為串聯(lián)的多個觸發(fā)器；每個所述觸發(fā)器的數(shù)據(jù)輸入端與數(shù)據(jù)互補(bǔ)輸出端連接，相鄰的兩個觸發(fā)器中前一個觸發(fā)器的數(shù)據(jù)輸出端與后一個觸發(fā)器的時鐘輸入端連接，一個所述觸發(fā)器的數(shù)據(jù)輸出端與所述延時選擇電路的一個數(shù)據(jù)輸入端連接。

6.根據(jù)權(quán)利要求5所述的校準(zhǔn)電路，其特征在于，所述多個觸發(fā)器中的首個觸發(fā)器還包括復(fù)位輸入端，所述復(fù)位輸入端用于接收第四指示信號；

7.根據(jù)權(quán)利要求2所述的校準(zhǔn)電路，其特征在于，所述邏輯運(yùn)算電路包括或門，所述或門的兩個輸入端分別用于接收所述第三指示信號和所述第一指示信號，所述或門的輸出端輸出所述校準(zhǔn)控制信號。

8.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述校準(zhǔn)控制電路，還用于在所述阻抗校準(zhǔn)電路接收到所述校準(zhǔn)命令時，觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入忙碌狀態(tài)。

9.一種存儲器裝置，其特征在于，包括：多個存儲器芯片；每個存儲器芯片均包括權(quán)利要求1至8中任一項(xiàng)所述的校準(zhǔn)電路；每個存儲器芯片均具有信號接收端和信號發(fā)送端；所述多個存儲器芯片中相鄰的兩個存儲器芯片的信號接收端與信號發(fā)送端連接，所述多個存儲器芯片的多個信號接收端與多個信號發(fā)送端形成環(huán)狀拓?fù)浣Y(jié)構(gòu)；

10.根據(jù)權(quán)利要求9所述的存儲器裝置，其特征在于，所述延時選擇信號選擇的某一預(yù)設(shè)時長與所述存儲器芯片的數(shù)量相關(guān)。

11.根據(jù)權(quán)利要求10所述的存儲器裝置，其特征在于，當(dāng)所述存儲器芯片的數(shù)量處于不同范圍時，所述延時選擇信號選擇的預(yù)設(shè)時長不同；

12.根據(jù)權(quán)利要求9所述的存儲器裝置，其特征在于，所述存儲器芯片包括動態(tài)隨機(jī)存取存儲器。

13.一種校準(zhǔn)電路的控制方法，其特征在于，所述校準(zhǔn)電路包括校準(zhǔn)控制電路和阻抗校準(zhǔn)電路；所述控制方法包括：

14.根據(jù)權(quán)利要求13所述的控制方法，其特征在于，所述校準(zhǔn)控制電路包括分頻電路、延時選擇電路以及邏輯運(yùn)算電路；其中，

15.根據(jù)權(quán)利要求14所述的控制方法，其特征在于，所述方法還包括：對所述準(zhǔn)控制信號進(jìn)行鎖存，鎖存后的校準(zhǔn)控制信號觸發(fā)所述阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)。

技術(shù)總結(jié)
本公開實(shí)施例提出了一種校準(zhǔn)電路及其控制方法、存儲器裝置，其中，校準(zhǔn)電路包括：校準(zhǔn)控制電路和阻抗校準(zhǔn)電路；其中，校準(zhǔn)控制電路，用于在接收到第一指示信號時或根據(jù)延時選擇信號選擇在某一預(yù)設(shè)時長后觸發(fā)阻抗校準(zhǔn)電路進(jìn)入空閑狀態(tài)；阻抗校準(zhǔn)電路，用于在空閑狀態(tài)下接收到校準(zhǔn)命令時，執(zhí)行阻抗校準(zhǔn)操作；在完成所述阻抗校準(zhǔn)操作后，產(chǎn)生第二指示信號。

技術(shù)研發(fā)人員：陳姝雨,田凱
受保護(hù)的技術(shù)使用者：長鑫存儲技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/10/10