本申請涉及存儲(chǔ)，具體涉及一種靈敏放大器及存儲(chǔ)芯片。

背景技術(shù)：

1、存儲(chǔ)芯片的存儲(chǔ)陣列除了用來存儲(chǔ)用戶數(shù)據(jù)的主存儲(chǔ)陣列外，還有許多存儲(chǔ)不同數(shù)據(jù)的小存儲(chǔ)陣列。

2、由于與主存儲(chǔ)陣列連接的位線的負(fù)載、小存儲(chǔ)陣列連接的位線的負(fù)載不同，與主存儲(chǔ)陣列連接的靈敏放大器的架構(gòu)、與小存儲(chǔ)陣列連接的靈敏放大器的架構(gòu)也不一致，從而導(dǎo)致小存儲(chǔ)陣列中存儲(chǔ)單元的特性與主存儲(chǔ)陣列中存儲(chǔ)單元的特性存在不一致，進(jìn)而對存儲(chǔ)器的性能產(chǎn)生影響。

技術(shù)實(shí)現(xiàn)思路

1、本申請?zhí)峁┮环N靈敏放大器及存儲(chǔ)芯片，以緩解不同存儲(chǔ)陣列難以共用同一靈敏放大器架構(gòu)的技術(shù)問題。

2、第一方面，本申請?zhí)峁┮环N靈敏放大器，該靈敏放大器包括數(shù)據(jù)線、第一電流源、第二電流源、第一晶體管、第二晶體管、以及容性模塊，第一電流源的一端與電源端連接；第二電流源的一端與電源端連接；第一晶體管的第一極與第一電流源的另一端連接，第一晶體管的第二極與數(shù)據(jù)線連接；第二晶體管的第一極與第二電流源的另一端、第一晶體管的柵極連接，第二晶體管的第二極與接地端連接，第二晶體管的柵極與數(shù)據(jù)線連接；容性模塊串聯(lián)于第一晶體管的柵極與接地端之間。

3、在其中一些實(shí)施方式中，容性模塊包括一第一電容，第一電容的一端與第一晶體管的柵極連接，第一電容的另一端與接地端連接。

4、在其中一些實(shí)施方式中，容性模塊包括多個(gè)并聯(lián)的第二電容，多個(gè)并聯(lián)的第二電容的一端與第二晶體管的第一極連接，多個(gè)并聯(lián)的第二電容的另一端與接地端連接。

5、在其中一些實(shí)施方式中，容性模塊用于降低第一晶體管的柵極的電位的上升速度。

6、在其中一些實(shí)施方式中，容性模塊還用于在數(shù)據(jù)線的電位控制第二晶體管導(dǎo)通的情況下限制第一晶體管的柵極的過沖電位。

7、在其中一些實(shí)施方式中，容性模塊還用于減小數(shù)據(jù)線的電壓過沖幅值，電壓過沖幅值大于在靈敏放大器的讀取過程中數(shù)據(jù)線的電位。

8、在其中一些實(shí)施方式中，第一晶體管、第二晶體管均為n溝道型的場效應(yīng)晶體管；且第一晶體管的襯底、第二晶體管的襯底均連接接地端。

9、第二方面，本申請?zhí)峁┮环N存儲(chǔ)芯片，該存儲(chǔ)芯片包括上述至少一實(shí)施方式中的靈敏放大器。

10、在其中一些實(shí)施方式中，存儲(chǔ)芯片還包括存儲(chǔ)陣列，存儲(chǔ)陣列包括主存儲(chǔ)陣列和小存儲(chǔ)陣列，小存儲(chǔ)陣列與靈敏放大器連接，主存儲(chǔ)陣列與靈敏放大器或者與不具有容性模塊的所述靈敏放大器連接。

11、在其中一些實(shí)施方式中，存儲(chǔ)芯片還包括解碼電路和位線，解碼電路與數(shù)據(jù)線連接；多條位線與解碼電路連接。

12、本申請?zhí)峁┑撵`敏放大器及存儲(chǔ)芯片，通過數(shù)據(jù)線、第一電流源、第二電流源、第一晶體管、第二晶體管、以及容性模塊搭建起來的架構(gòu)，在應(yīng)用于小存儲(chǔ)陣列的情況下，可以在靈敏放大器剛開始讀取時(shí)通過容性模塊控制第一晶體管的柵極的電位上升速度以及上升高度，從而緩解對第一晶體管的電壓沖擊，使得與小存儲(chǔ)陣列連接的數(shù)據(jù)線或者位線的電位不會(huì)過度沖高，從而使得小存儲(chǔ)陣列中存儲(chǔ)單元的特性趨向于主存儲(chǔ)陣列中存儲(chǔ)單元的特性，而容性模塊在充滿電后不會(huì)影響到小存儲(chǔ)陣列、主存儲(chǔ)陣列中存儲(chǔ)單元的特性，進(jìn)而使得不同的存儲(chǔ)陣列能夠共用同一靈敏放大器架構(gòu)。

13、又，相較于容性模塊連接數(shù)據(jù)線來達(dá)到相同效果而需要容性模塊具有更大的電容量，容性模塊連接第一晶體管的柵極，可以減小容性模塊的電容量，進(jìn)而減小了靈敏放大器或者存儲(chǔ)芯片的面積。

技術(shù)特征：

1.一種靈敏放大器，其特征在于，所述靈敏放大器包括：

2.根據(jù)權(quán)利要求1所述的靈敏放大器，其特征在于，所述容性模塊包括一第一電容，所述第一電容的一端與所述第一晶體管的柵極連接，所述第一電容的另一端與所述接地端連接。

3.根據(jù)權(quán)利要求1所述的靈敏放大器，其特征在于，所述容性模塊包括多個(gè)并聯(lián)的第二電容，所述多個(gè)并聯(lián)的第二電容的一端與所述第二晶體管的第一極連接，所述多個(gè)并聯(lián)的第二電容的另一端與所述接地端連接。

4.根據(jù)權(quán)利要求1所述的靈敏放大器，其特征在于，所述容性模塊用于降低所述第一晶體管的柵極的電位的上升速度。

5.根據(jù)權(quán)利要求4所述的靈敏放大器，其特征在于，所述容性模塊還用于在所述數(shù)據(jù)線的電位控制所述第二晶體管導(dǎo)通的情況下限制所述第一晶體管的柵極的過沖電位。

6.根據(jù)權(quán)利要求5所述的靈敏放大器，其特征在于，所述容性模塊還用于減小所述數(shù)據(jù)線的電壓過沖幅值，所述電壓過沖幅值大于在所述靈敏放大器的讀取過程中所述數(shù)據(jù)線的電位。

7.根據(jù)權(quán)利要求1-6任一項(xiàng)所述的靈敏放大器，其特征在于，所述第一晶體管、所述第二晶體管均為n溝道型的場效應(yīng)晶體管；且所述第一晶體管的襯底、所述第二晶體管的襯底均連接接地端。

8.一種存儲(chǔ)芯片，其特征在于，所述存儲(chǔ)芯片包括如權(quán)利要求1-7任一項(xiàng)所述的靈敏放大器。

9.根據(jù)權(quán)利要求8所述的存儲(chǔ)芯片，其特征在于，所述存儲(chǔ)芯片還包括存儲(chǔ)陣列，所述存儲(chǔ)陣列包括主存儲(chǔ)陣列和小存儲(chǔ)陣列，所述小存儲(chǔ)陣列與所述靈敏放大器連接，所述主存儲(chǔ)陣列與所述靈敏放大器或者與不具有所述容性模塊的所述靈敏放大器連接。

10.根據(jù)權(quán)利要求8所述的存儲(chǔ)芯片，其特征在于，所述存儲(chǔ)芯片還包括：

技術(shù)總結(jié)
本申請公開了一種靈敏放大器及存儲(chǔ)芯片，該靈敏放大器包括數(shù)據(jù)線、第一電流源、第二電流源、第一晶體管、第二晶體管、以及容性模塊，通過數(shù)據(jù)線、第一電流源、第二電流源、第一晶體管、第二晶體管、以及容性模塊搭建起來的架構(gòu)，在應(yīng)用于小存儲(chǔ)陣列的情況下，可以在靈敏放大器剛開始讀取時(shí)通過容性模塊控制第一晶體管的柵極的電位上升速度以及上升高度，從而緩解對第一晶體管的電壓沖擊，使得與小存儲(chǔ)陣列連接的數(shù)據(jù)線或者位線的電位不會(huì)過度沖高，從而使得小存儲(chǔ)陣列中存儲(chǔ)單元的特性趨向于主存儲(chǔ)陣列中存儲(chǔ)單元的特性，而容性模塊在充滿電后不會(huì)影響到小存儲(chǔ)陣列、主存儲(chǔ)陣列中存儲(chǔ)單元的特性，進(jìn)而使得不同的存儲(chǔ)陣列能夠共用同一靈敏放大器架構(gòu)。

技術(shù)研發(fā)人員：杜艷強(qiáng)
受保護(hù)的技術(shù)使用者：武漢新芯集成電路制造有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/2/19