本公開涉及電子裝置，并且更具體地，涉及執(zhí)行編程操作的半導(dǎo)體存儲器裝置。

背景技術(shù)：

1、半導(dǎo)體存儲器裝置可以形成為其中串被水平地布置在半導(dǎo)體基板上的二維結(jié)構(gòu)或其中串被垂直地層疊在半導(dǎo)體基板上的三維結(jié)構(gòu)。三維存儲器裝置是被設(shè)計為解決二維存儲器裝置的集成度限制的存儲器裝置，并且可以包括在垂直方向上層疊在半導(dǎo)體基板上的多個存儲器單元。

2、在被選存儲器單元的編程操作期間，執(zhí)行對被選存儲器單元的多個編程循環(huán)。每個編程循環(huán)可以包括第一輔助驗證操作、第二輔助驗證操作和主驗證操作。第一輔助驗證操作包括使用小于在主驗證操作中使用的主驗證電壓的第一輔助驗證電壓來感測存儲器單元的閾值電壓的操作。第二輔助驗證操作包括使用小于在第一輔助驗證操作中使用的第一輔助驗證電壓的第二輔助驗證電壓來感測存儲器單元的閾值電壓的操作。通過不同地控制具有與由第一輔助驗證電壓和第二輔助驗證電壓以及主驗證電壓劃分的區(qū)段中的每個區(qū)段相對應(yīng)的閾值電壓的存儲器單元的位線電壓，可以改進(jìn)通過編程操作形成的存儲器單元的閾值電壓分布特性。

技術(shù)實現(xiàn)思路

1、根據(jù)本公開的實施方式，一種半導(dǎo)體存儲器裝置包括存儲器單元陣列、多個頁緩沖器和控制邏輯。存儲器單元陣列包括多個存儲器單元。多個頁緩沖器通過位線分別連接到多個存儲器單元。控制邏輯控制多個頁緩沖器中的每一個的編程操作。多個頁緩沖器中的每一個包括位線連接晶體管、內(nèi)部操作電路和多個鎖存電路。位線連接晶體管連接到對應(yīng)的位線。內(nèi)部操作電路通過第一節(jié)點連接到位線連接晶體管。多個鎖存電路通過第二節(jié)點連接到內(nèi)部操作電路。在多個存儲器單元當(dāng)中的被選存儲器單元的編程操作期間，控制邏輯通過向多個頁緩沖器中的每一個中包括的位線連接晶體管的柵極施加電源電壓來控制多個頁緩沖器以將與多個存儲器單元當(dāng)中具有大于與目標(biāo)編程狀態(tài)對應(yīng)的主驗證電壓的閾值電壓的存儲器單元連接的位線的電壓設(shè)置為編程禁止電壓，通過向多個頁緩沖器中的每一個中包括的位線連接晶體管的柵極施加為小于編程禁止電壓的第二編程允許電壓來控制多個頁緩沖器以將與多個存儲器單元當(dāng)中具有大于與目標(biāo)編程狀態(tài)對應(yīng)的第一輔助驗證電壓且小于主驗證電壓的閾值電壓的存儲器單元連接的位線的電壓設(shè)置第二編程允許電壓，并且通過向多個頁緩沖器中的每一個中包括的位線連接晶體管的柵極施加小于第二編程允許電壓的第一編程允許電壓來控制多個頁緩沖器以將與多個存儲器單元當(dāng)中具有大于與目標(biāo)編程狀態(tài)對應(yīng)的第二輔助驗證電壓且小于第一輔助驗證電壓的閾值電壓的存儲器單元連接的位線的電壓設(shè)置為第一編程允許電壓。

2、根據(jù)本公開的另一實施方式，一種半導(dǎo)體存儲器裝置包括存儲器單元、頁緩沖器和控制邏輯。存儲器單元存儲n位。這里，n是大于或等于2的自然數(shù)。此外，頁緩沖器通過位線連接到存儲器單元?？刂七壿嬁刂祈摼彌_器的編程操作。頁緩沖器包括位線連接晶體管、內(nèi)部操作電路和多個鎖存電路。位線連接晶體管連接到位線。內(nèi)部操作電路通過第一節(jié)點連接到位線連接晶體管。多個鎖存電路通過第二節(jié)點連接到內(nèi)部操作電路。存儲器單元被編程為第一編程狀態(tài)至第(2n-1)編程狀態(tài)當(dāng)中的目標(biāo)編程狀態(tài)。在存儲器單元的編程操作期間，控制邏輯控制頁緩沖器以分別使用與目標(biāo)編程狀態(tài)對應(yīng)的主驗證電壓、第一輔助驗證電壓和第二輔助驗證電壓來執(zhí)行驗證操作。在對存儲器單元的驗證操作之后，控制邏輯通過向位線連接晶體管的柵極依次施加電源電壓、第二編程允許電壓和第一編程允許電壓來控制頁緩沖器以根據(jù)存儲器單元的閾值電壓設(shè)置位線的電壓。

技術(shù)特征：

1.一種半導(dǎo)體存儲器裝置，所述半導(dǎo)體存儲器裝置包括：

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器裝置，其中，包括在所述多個頁緩沖器中的每一個中的所述多個鎖存電路包括：

3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：在所述控制邏輯向包括在所述多個頁緩沖器中的每一個中的所述位線連接晶體管的所述柵極施加所述電源電壓期間，所述第一節(jié)點的電壓根據(jù)存儲在所述第一鎖存電路中的所述第一驗證數(shù)據(jù)而被選擇性地設(shè)置為所述電源電壓或接地電壓。

4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：在與具有大于所述主驗證電壓的閾值電壓的所述存儲器單元連接的所述位線的電壓被設(shè)置為所述編程禁止電壓之后，所述頁緩沖器中的每一個將存儲在所述第二鎖存電路中的所述第二驗證數(shù)據(jù)移動到所述第一鎖存電路。

5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：在所述控制邏輯向包括在所述多個頁緩沖器中的每一個中的所述位線連接晶體管的所述柵極施加所述第二編程允許電壓期間，所述第一節(jié)點的電壓根據(jù)存儲在所述第一鎖存電路中的所述第二驗證數(shù)據(jù)而被選擇性地設(shè)置為電源電壓或接地電壓。

6.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：在與具有大于所述第一輔助驗證電壓且小于所述主驗證電壓的閾值電壓的所述存儲器單元連接的所述位線的電壓被設(shè)置為所述第二編程允許電壓之后，所述頁緩沖器中的每一個將存儲在所述第三鎖存電路中的所述第三驗證數(shù)據(jù)移動到所述第一鎖存電路。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：在所述控制邏輯向包括在所述多個頁緩沖器中的每一個中的所述位線連接晶體管的所述柵極施加所述第一編程允許電壓期間，所述第一節(jié)點的電壓根據(jù)存儲在所述第一鎖存電路中的所述第三驗證數(shù)據(jù)而被選擇性地設(shè)置為電源電壓或接地電壓。

8.一種半導(dǎo)體存儲器裝置，所述半導(dǎo)體存儲器裝置包括：

9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器裝置，其中，所述第二編程允許電壓小于所述電源電壓，并且所述第一編程允許電壓小于所述第二編程允許電壓。

10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：當(dāng)所述存儲器單元的閾值電壓大于所述主驗證電壓時，隨著所述電源電壓被施加到所述位線連接晶體管的所述柵極，所述位線的電壓被設(shè)置為編程禁止電壓。

11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：當(dāng)所述存儲器單元的閾值電壓小于所述主驗證電壓且大于所述第一輔助驗證電壓時，隨著所述第二編程允許電壓被施加到所述位線連接晶體管的所述柵極，所述位線的電壓被設(shè)置為所述第二編程允許電壓。

12.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器裝置，其中，所述半導(dǎo)體存儲器裝置被配置成使得：當(dāng)所述存儲器單元的閾值電壓小于所述第一輔助驗證電壓且大于所述第二輔助驗證電壓時，隨著所述第一編程允許電壓被施加到所述位線連接晶體管的所述柵極，所述位線的電壓被設(shè)置為所述第一編程允許電壓。

13.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器裝置，其中，當(dāng)所述存儲器單元的閾值電壓小于所述第二輔助驗證電壓時，所述位線的電壓被設(shè)置為接地電壓。

14.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器裝置，其中，所述多個鎖存電路包括：

15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器裝置，其中，在所述電源電壓被施加到所述位線連接晶體管的所述柵極之后并且在所述第二編程允許電壓被施加到所述位線連接晶體管的所述柵極之前，所述控制邏輯控制所述頁緩沖器以將存儲在所述第二鎖存電路中的所述第二驗證數(shù)據(jù)移動到所述第一鎖存電路。

16.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器裝置，其中，在所述第二編程允許電壓被施加到所述位線連接晶體管的所述柵極之后并且在所述第一編程允許電壓被施加到所述位線連接晶體管的所述柵極之前，所述控制邏輯控制所述頁緩沖器以將存儲在所述第三鎖存電路中的所述第三驗證數(shù)據(jù)移動到所述第一鎖存電路。

17.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲器裝置，其中，所述位線連接晶體管是第一nmos晶體管，并且

18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲器裝置，其中，所述第一鎖存電路包括：

19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲器裝置，其中，所述第二鎖存電路包括：

20.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器裝置，其中，所述第三鎖存電路包括：

技術(shù)總結(jié)
本申請涉及執(zhí)行編程操作的半導(dǎo)體存儲器裝置。半導(dǎo)體存儲器裝置的頁緩沖器包括位線連接晶體管、內(nèi)部操作電路和多個鎖存電路。在被選存儲器單元的編程操作期間，電源電壓被施加到位線連接晶體管以將與具有大于主驗證電壓的閾值電壓的存儲器單元連接的位線的電壓設(shè)置為編程禁止電壓。此外，小于編程禁止電壓的第二編程允許電壓被施加到位線連接晶體管。此外，小于第二編程允許電壓的第一編程允許電壓被施加到位線連接晶體管的柵極。

技術(shù)研發(fā)人員：梁仁坤,辛在賢
受保護(hù)的技術(shù)使用者：愛思開海力士有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19