背景技術(shù)：

1、諸如可編程集成電路的集成電路常常包含以靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)單元的形式的易失性存儲(chǔ)器元件。在可編程集成電路中，sram單元可用作配置隨機(jī)存取存儲(chǔ)器(cram)單元?？删幊碳呻娐肥强捎捎脩艟幊虂韺?shí)現(xiàn)期望定制邏輯功能的一種類型的集成電路。cram單元用于存儲(chǔ)由用戶供應(yīng)的配置數(shù)據(jù)。一旦被加載，cram單元就將控制信號(hào)供應(yīng)到晶體管以配置晶體管來實(shí)現(xiàn)所期望的邏輯功能。

2、一般使用一對(duì)交叉耦合的逆變器來形成易失性存儲(chǔ)器元件，例如sram和cram單元。在每個(gè)存儲(chǔ)器單元中，這對(duì)交叉耦合的逆變器可連接到地址晶體管，其在數(shù)據(jù)從存儲(chǔ)器單元被讀取或被寫到存儲(chǔ)器單元內(nèi)時(shí)被接通。當(dāng)沒有數(shù)據(jù)從存儲(chǔ)器單元被讀取或被寫到存儲(chǔ)器單元內(nèi)時(shí)，地址晶體管被斷開以隔離存儲(chǔ)器單元。

3、對(duì)每個(gè)連續(xù)代的集成電路技術(shù)存在朝著較小的尺寸、較低的閾值電壓和較低的電源電壓按比例縮放晶體管的趨勢(shì)。較低的電源電壓和較小的設(shè)備可能導(dǎo)致易失性存儲(chǔ)器元件的降低的讀/寫裕度。這可能對(duì)可靠的設(shè)備操作提出挑戰(zhàn)。

4、然而，較小的設(shè)備往往更多地遭受過程、電壓和溫度變化(pvt變化)。在較低的電源電壓下操作存儲(chǔ)器元件可進(jìn)一步加重由存儲(chǔ)器元件經(jīng)歷的變化的量，導(dǎo)致減小的存儲(chǔ)器產(chǎn)量。

5、在本文描述的實(shí)施例產(chǎn)生在這一背景下。

技術(shù)實(shí)現(xiàn)思路

技術(shù)特征：

1.一種集成電路，包括：

2.如權(quán)利要求1所述的集成電路，其中所述第一非易失性電阻元件和所述第二非易失性電阻元件形成導(dǎo)電橋接隨機(jī)存取存儲(chǔ)器單元。

3.如權(quán)利要求1所述的集成電路，還包括：

4.如權(quán)利要求1-3中的任一項(xiàng)所述的集成電路，其中所述第一可調(diào)節(jié)電源電壓是負(fù)的。

5.如權(quán)利要求1-3中的任一項(xiàng)所述的集成電路，其中所述第二可調(diào)節(jié)電源電壓是負(fù)的。

6.如權(quán)利要求1所述的集成電路，還包括：

7.如權(quán)利要求1所述的集成電路，還包括：

8.如權(quán)利要求1-3或6-7中的任一項(xiàng)所述的集成電路，還包括：

9.一種操作集成電路的方法，所述方法包括：

10.如權(quán)利要求9所述的方法，其中所述負(fù)電壓電平的幅度和所述正電壓電平的幅度是相等的。

11.如權(quán)利要求9所述的方法，還包括：

12.如權(quán)利要求9所述的方法，其中所述第一非易失性電阻元件具有第一陰極端子，并且其中所述第二非易失性電阻元件具有面向所述第一陰極端子的第二陰極端子。

13.如權(quán)利要求9-12中的任一項(xiàng)所述的方法，還包括將所述第二電源線配置在高阻抗?fàn)顟B(tài)中。

14.如權(quán)利要求9-12中的任一項(xiàng)所述的方法，還包括：

15.如權(quán)利要求9-13中的任一項(xiàng)所述的方法，還包括：

16.一種集成電路，包括：

17.如權(quán)利要求16所述的集成電路，還包括：

18.如權(quán)利要求17所述的集成電路，其中所述第一可調(diào)節(jié)電源電壓是負(fù)的。

19.如權(quán)利要求18所述的集成電路，其中所述第二可調(diào)節(jié)電源電壓也是負(fù)的。

20.如權(quán)利要求19所述的集成電路，還包括：

技術(shù)總結(jié)
提供具有存儲(chǔ)器元件的集成電路。存儲(chǔ)器元件可包括以背靠背式配置或排隊(duì)式配置耦合在一起的非易失性電阻元件?？稍陔娮柙蠄?zhí)行擦除、編程以及加裕度操作。每個(gè)電阻存儲(chǔ)器元件可接收陽極端子或陰極端子上的正電壓、地電壓或負(fù)電壓。

技術(shù)研發(fā)人員：R·G·什莫倫,R·庫尼亞萬,Y-S·何,A·L·李,J·T·瓦特,C·J·帕斯
受保護(hù)的技術(shù)使用者：英特爾公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/17