本發(fā)明屬于芯片電路設(shè)計，尤其涉及一種新型的讀取電路。

背景技術(shù)：

1、目前，存儲芯片一般分為三部分，字線選擇器，位線選擇器，存儲陣列，讀取電路和寄存器，如圖1所示。

2、字線選擇器，一般通過譯碼器來完成，用于尋址，產(chǎn)生字線wl；位線選擇器，一般與位線結(jié)合定義存儲陣列的存儲單元。存儲陣列是用于存儲數(shù)據(jù)，存儲陣列的大小決定了芯片的容量。存儲陣列大小由字線(wl)位寬和位線(bl)位寬決定，即存儲容量由wl位寬*bl位寬決定。若wl位寬是7bis，bl位寬是8bits，則存儲容量為1024bits。特定的字線wl和特定的位線bl對應(yīng)了存儲陣列中特定的存儲單元。

3、若獲取存儲單元的數(shù)據(jù)，則需要讀出電路。目前讀出電路是通過靈敏放大器(sa)完成的。一般情況存儲芯片的數(shù)據(jù)輸出會分為單bit位寬輸出或者多bit位寬輸出。當一款存儲芯片的容量確定之后，存儲陣列面積則基本固定。若一款芯片存儲容量是x?bits，輸出數(shù)據(jù)的位寬為1bit時需要時間為t0，則輸出所有數(shù)據(jù)需要時間x/t0；當輸出數(shù)據(jù)的位寬是nbits時，其所需要的時間x/(n*t0)，時間相對于1bit縮短n倍，也就是說n?bits位寬時輸出數(shù)據(jù)的傳輸效率是1bits位寬輸出的1/n倍，傳輸效率極大提高。

4、目前，靈敏放大器最簡單的架構(gòu)由偏置電流電路ibias，五管比較器和驅(qū)動級driver組成，如圖2。位線選擇器將選中的bl/bln送至五管比較器的兩個輸入端。當比較器開始工作，比較器將bl和bln的差分電壓信號放大輸出至節(jié)點node1，node1經(jīng)過驅(qū)動級正確輸出數(shù)據(jù)。

5、上述傳統(tǒng)架構(gòu)的sa需要考慮比較器的靈敏度、增益和功耗，以及驅(qū)動級和偏置電流電路的設(shè)計，這不僅需要更多的器件去實現(xiàn)，而且需要考量電路的性能。此外，還需要在數(shù)據(jù)傳輸效率與成本之間的權(quán)衡。當輸出數(shù)據(jù)的位寬是1bit時，需要一個圖2的靈敏放大器；當輸出數(shù)據(jù)的位寬是n?bit時，為了保證數(shù)據(jù)傳輸效率，芯片會內(nèi)置n個圖2靈敏放大器，但這樣芯片sa的面積就會增加n倍。因此，如何在保證數(shù)據(jù)傳輸效率的前提下，降低芯片的面積成本成為該領(lǐng)域技術(shù)人員目前需要解決的問題。

技術(shù)實現(xiàn)思路

1、為解決上述技術(shù)問題，本發(fā)明提出了一種新型的讀取電路，以解決上述現(xiàn)有技術(shù)存在的問題。

2、為實現(xiàn)上述目的，本發(fā)明提供了一種新型的讀取電路，包括：

3、存儲單元、預(yù)充電模塊、讀取模塊、位線、位負線；

4、所述存儲單元用于存儲數(shù)據(jù)；

5、所述預(yù)充電模塊用于根據(jù)ctrl_pc信號進行預(yù)充電；

6、所述讀取模塊用于讀取存儲單元的存儲數(shù)據(jù)；包括第五pmos管、與非門、反相器；

7、所述存儲單元、所述預(yù)充電模與所述讀取模塊通過位線和位負線兩兩連接。

8、可選的，所述存儲單元包括第一pmos管、第六pmos管、第一nmos管、第三nmos管、字線、第二nmos管、第四nmos管；

9、其中，所述第一pmos管的柵極分別與所述第六pmos管、第三nmos管的漏極連接與第一nmos管的柵極連接；所述第一pmos管的漏極分別與所述第六pmos管的柵極、所述第三nmos管的柵極與所述第一nmos管漏極連接；

10、所述第六pmos管的漏極還分別與第三nmos管的漏極連接，所述第一nmos管的柵極、所述第四nmos管的漏極連接；所述第六pmos管的柵極分別與所述第二nmos管的漏極、第三nmos管的柵極、第一nmos管的漏極連接；

11、所述第一nmos管的柵極分別與第三nmos管的漏極、第四nmos管的漏極連接；所述第一nmos管的漏極與所述第二nmos管的漏極、第三nmos管的柵極連接；

12、所述第三nmos管的柵極與第二nmos管的漏極連接，所述第三nmos管的漏極與第四nmos管的漏極連接；

13、所述第二nmos管與第四nmos管的源極分別與所述位線和位負線連接；所述第二nmos管與第四nmos管的柵極分別字線連接。

14、可選的，所述位線上還存在bl線寄生電容，所述位負線上還存在bln線寄生電容。

15、可選的，所述預(yù)充電模塊包括第二pmos管、第三nmos管、第四pmos管；

16、其中，所述存儲單元通過ctrl_pc信號控制與預(yù)充電模塊的連接，所述第二pmos管和所述第四pmos管的源極與第一nmos管、第三nmos管的源極連接；所述第二pmos管的柵極、所述第四pmos管與所述第三pmos管的柵極兩兩連接；所述第二pmos管與所述第四pmos管的漏極分別與位線和位負線連接；所述第二pmos管的漏極還與第五pmos管的漏極、與非門輸入端連接；所述第三pmos管的源極與位線和第二pmos管的漏極連接，所述第三pmos管的漏極與位負線和第四pmos管的漏極連接。

17、可選的，所述第五pmos管的源極連接電源；所述第五pmos管的漏極分別與位線和與非門輸入端連接，所述第五pmos管的柵極和所述與非門的輸出端和所述反相器的輸入端連接；所述反相器的輸入端還與所述與非門的輸出端連接。

18、可選的，所述與非門包括兩個輸入端，一個輸入端連接到與位線連接，另一個輸入端連接到讀使能信號rd。

19、與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點和技術(shù)效果：

20、本發(fā)明中的讀取模塊包含一個反饋管mp5，一個與非門和一個反相器，共七個mos器件。當輸出數(shù)據(jù)的位寬為n?bits時，僅需要n組mp5，與非門及反相器，與非門和反相器通過扇出扇入也可實現(xiàn)對下一級的驅(qū)動，解決了傳統(tǒng)電路中的驅(qū)動問題。本發(fā)明提供的一個讀取電路，只是單純的邏輯門組合，不需要考慮太多的電路性能。在成本方面，本發(fā)明的讀取模塊僅僅需要七個mos器件，相比于傳統(tǒng)sa而言，器件數(shù)量極大減少，芯片成本也極大降低。

21、附圖說明

22、構(gòu)成本申請的一部分的附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構(gòu)成對本申請的不當限定。在附圖中：

23、圖1為本發(fā)明背景技術(shù)的存儲芯片電路架構(gòu)圖；

24、圖2為本發(fā)明背景技術(shù)的一種簡單的靈敏放大器架構(gòu)圖；

25、圖3為本發(fā)明實施例的讀取電路與讀取路徑電路圖；

26、圖4為本發(fā)明實施例的讀取時序及電壓變化圖；

27、圖5為本發(fā)明實施例的有mp5管和沒有加入mp5管的仿真曲線仿真結(jié)果示意圖；

技術(shù)特征：

1.一種新型的讀取電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的新型的讀取電路，其特征在于，

3.根據(jù)權(quán)利要求1所述的新型的讀取電路，其特征在于，

4.根據(jù)權(quán)利要求2所述的新型的讀取電路，其特征在于，

5.根據(jù)權(quán)利要求4所述的新型的讀取電路，其特征在于，

6.根據(jù)權(quán)利要求1所述的新型的讀取電路，其特征在于，

技術(shù)總結(jié)
本發(fā)明公開了一種新型的讀取電路，包括：存儲單元、預(yù)充電模塊、讀取模塊、位線、位負線；存儲單元用于存儲數(shù)據(jù)；預(yù)充電模塊用于根據(jù)CTRL_PC信號進行預(yù)充電；讀取模塊用于讀取存儲單元的存儲數(shù)據(jù)；包括第五PMOS管、與非門、反相器；存儲單元、預(yù)充電模與讀取模塊通過位線和位負線兩兩連接。本發(fā)明提供的一個讀取電路，只是單純的邏輯門組合，不需要考慮太多的電路性能。在成本方面，本發(fā)明的讀取電路僅僅需要七個MOS器件，相比于傳統(tǒng)SA而言，器件數(shù)量極大減少，芯片成本也極大降低。

技術(shù)研發(fā)人員：張彤,楊文解,奚谷楓
受保護的技術(shù)使用者：常州集勵微電子科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19