專利名稱:地址譯碼器、存儲(chǔ)裝置、處理器裝置、以及地址譯碼方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于在為諸如CPU(中央處理單元)的處理器裝置提供的SRAM(靜態(tài)RAM)中對(duì)地址信號(hào)進(jìn)行譯碼處理的技術(shù)。
背景技術(shù)：
在CPU(中央處理單元)的寄存器和高速緩存存儲(chǔ)器中使用的SRAM(靜態(tài)RAM)電路，設(shè)有用于在其中存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)器單元，所述多個(gè)存儲(chǔ)器單元被布置為陣列形式。
圖7是示出SRAM的譯碼電路和存儲(chǔ)器單元的視圖。圖8是將圖7的譯碼電路示出為其兩個(gè)部分(預(yù)譯碼器和主譯碼器)的組合的圖。在這種情況下，在圖7和圖8的示例中，只例示了所述多個(gè)存儲(chǔ)器單元中的一個(gè)。圖9是示出先前的SRAM的譯碼電路和存儲(chǔ)器單元的視圖。這個(gè)示例是通過由動(dòng)態(tài)電路構(gòu)成的“與非”電路來實(shí)現(xiàn)的，所述動(dòng)態(tài)電路是這樣的電路，即，其中，在沒有輸入時(shí)鐘時(shí)，由單個(gè)pMOS電路[p溝道MOS(金屬氧化物半導(dǎo)體)]執(zhí)行預(yù)充電，并由多個(gè)nMOS(n溝道MOS)電路構(gòu)成邏輯函數(shù)。
在下文中，有時(shí)也將使用動(dòng)態(tài)電路配置電路稱為“對(duì)電路進(jìn)行動(dòng)態(tài)化”。
如圖7所示，SRAM 50包括按陣列形式排列的多個(gè)存儲(chǔ)器單元51(單元陣列53；見圖9)和譯碼電路(譯碼器)52。這些譯碼電路52和存儲(chǔ)器單元51通過字線(選擇信號(hào)線)54相互連接。
譯碼電路52對(duì)地址信號(hào)進(jìn)行譯碼(地址譯碼)，并且對(duì)應(yīng)于每一存儲(chǔ)器單元51而設(shè)置。該譯碼電路52對(duì)從SRAM 50的外部接收的地址信號(hào)進(jìn)行譯碼并激活對(duì)應(yīng)于譯碼結(jié)果的字線54，由此執(zhí)行針對(duì)對(duì)應(yīng)的存儲(chǔ)器單元51的讀/寫處理。
以下，以標(biāo)號(hào)AD[*](*是0到i-1的整數(shù)；i是表示地址的位寬度的自然數(shù))表示輸入地址，并且輸入對(duì)應(yīng)于該輸入地址的地址信號(hào)。此外，標(biāo)號(hào)PC表示預(yù)充電信號(hào)，而標(biāo)號(hào)EN表示使能信號(hào)。
圖9的示例示出譯碼電路52的結(jié)構(gòu)，譯碼電路52對(duì)形成單元陣列53的存儲(chǔ)器單元51-1到51-5中的存儲(chǔ)器單元51-2進(jìn)行激活。
一般而言，如圖8和圖9所示，考慮到電路尺寸、布線方便、以及延遲，由兩個(gè)部分(預(yù)譯碼電路(預(yù)譯碼器)521和主譯碼電路(主譯碼器)522)形成譯碼電路52。預(yù)譯碼器521設(shè)有由多個(gè)組合邏輯電路形成的譯碼單元55a，而主譯碼器522設(shè)有同樣由多個(gè)組合邏輯電路形成的譯碼單元55b。在圖9中，為便于例示，只示出了一個(gè)譯碼單元55b。
在預(yù)譯碼器521中，將地址信號(hào)輸入到每個(gè)譯碼單元55a并使其經(jīng)受預(yù)譯碼處理。在此之后，將來自譯碼單元55a的輸出信號(hào)輸入到主譯碼器522的譯碼單元55b并使其經(jīng)受主譯碼處理。
此外，對(duì)于先前的SRAM 50，由于使用負(fù)邏輯的結(jié)構(gòu)，從良好兼容性的角度出發(fā)，由采用其中將譯碼結(jié)構(gòu)分成預(yù)譯碼器和主譯碼器的譯碼處理中的“與非”邏輯，來實(shí)現(xiàn)這些預(yù)譯碼器521和主譯碼器522。
在SRAM 50的技術(shù)中要求加快地址譯碼處理的速度。例如，下面的專利文獻(xiàn)1公開了這樣一種技術(shù)，其中，在激活給出關(guān)于存儲(chǔ)器單元操作的指令的控制信號(hào)之前將地址信號(hào)傳送到譯碼器。結(jié)果，在激活控制信號(hào)之后激活譯碼器，由此輸出譯碼信號(hào)，以便增加存取速度并防止錯(cuò)誤操作。
還使用了下面的用于提高SRAM 50中的地址譯碼速度的技術(shù)使靜態(tài)電路動(dòng)態(tài)化；增加驅(qū)動(dòng)功率，由此改善延遲；減少串聯(lián)連接的n溝道晶體管樹的級(jí)數(shù)并調(diào)節(jié)其尺寸。
這里，如圖9所示，使靜態(tài)電路動(dòng)態(tài)化是一種只使用nMOS晶體管而不使用pMOS晶體管形成電路的技術(shù)。結(jié)果，因?yàn)榭梢詼p小pMOS晶體管的負(fù)載，所以在速度上改進(jìn)了電路。
專利文獻(xiàn)1
日本特開No.2002-63792然而，在這種先前的SRAM中，如果為了提高地址譯碼的速度而簡(jiǎn)單地增加晶體管的驅(qū)動(dòng)功率(驅(qū)動(dòng)能力)，則增大了晶體管的尺寸，從而擴(kuò)大了布局面積并且增加了譯碼器的輸入電容和功耗。
此外，在由“與非”邏輯實(shí)現(xiàn)譯碼處理的情況下，假定地址輸入的數(shù)量是N，而預(yù)譯碼器輸入的數(shù)量是i，則到主譯碼器的輸入的數(shù)量是j＝CELL(N/i)(CELL(x)…關(guān)于x的天棚函數(shù)(ceiling function))。即使執(zhí)行動(dòng)態(tài)化，與(粗略估算的)(i+j)步長(zhǎng)并行的選通傳遞時(shí)間對(duì)于地址譯碼處理也是必需的。
這里，可以使用“或非”邏輯代替“與非”邏輯來實(shí)現(xiàn)譯碼處理。此外，可以對(duì)這種“或非”邏輯進(jìn)行動(dòng)態(tài)化(動(dòng)態(tài)“或非”電路)。通過使用動(dòng)態(tài)“或非”電路實(shí)現(xiàn)譯碼電路52，不考慮地址的數(shù)量而使譯碼時(shí)間固定(例如，兩個(gè)步長(zhǎng))，從而可以在速度上改進(jìn)地址譯碼。
然而，在由動(dòng)態(tài)“或非”電路實(shí)現(xiàn)譯碼電路時(shí)，(1)當(dāng)其與輸入地址匹配時(shí)其輸出保持“H”狀態(tài)，而(2)當(dāng)其與輸入地址不匹配時(shí)其輸出從“H”狀態(tài)變成“L”。即，除執(zhí)行譯碼的時(shí)間之外，激活所有的字線54，由此增加了功耗，從而從操作的角度來看這不是優(yōu)選的。
圖10是示出先前的SRAM的譯碼電路和存儲(chǔ)器單元的視圖。在這個(gè)示例中，由動(dòng)態(tài)“或非”電路實(shí)現(xiàn)譯碼電路52，并且為主譯碼器522的輸出設(shè)置了“與”電路。同樣，在圖10的示例中，為便于例示，只例示了一個(gè)譯碼單元55b。
為了減少功耗，圖10的示例在主譯碼器522的譯碼單元55b輸出端處設(shè)有“與”電路56。向這個(gè)“與”電路56輸入主譯碼器522的輸出和使能時(shí)鐘(EN_B)，并且主譯碼器522的輸出隨這個(gè)使能時(shí)鐘而被脈沖化。
然而，如圖10所示，因?yàn)橄惹暗腟RAM 50具有設(shè)置在主譯碼器522的輸出端處的“與”電路56，所以需要設(shè)置用于產(chǎn)生使能時(shí)鐘的電路。另外，在主譯碼器522中，需要在譯碼單元55b的輸出之間執(zhí)行的定時(shí)調(diào)節(jié)使該電路結(jié)構(gòu)復(fù)雜化，并且定時(shí)調(diào)節(jié)易出故障。
此外，必須保證操作，以防止由制造SRAM 50時(shí)半導(dǎo)體器件的小型化和高密度封裝所導(dǎo)致的制造變化。因此，必須確保充分的準(zhǔn)備(set-up)時(shí)間(從確定信號(hào)時(shí)到改變時(shí)鐘時(shí)的最小裕度時(shí)間)。

發(fā)明內(nèi)容鑒于前述問題，本發(fā)明的目的是(i)簡(jiǎn)化電路結(jié)構(gòu)，(ii)提高處理的速度，并且(iii)減少功耗。
為了達(dá)到上述目的，根據(jù)本發(fā)明，提供了一種連接到存儲(chǔ)器單元的地址譯碼器，用于根據(jù)輸入的地址信號(hào)選擇性地激活所述存儲(chǔ)器單元，所述地址譯碼器包括多個(gè)譯碼單元，各由組合邏輯電路構(gòu)成；取反電路，對(duì)所述譯碼單元的輸出進(jìn)行取反；“與”電路，在已由所述取反電路取反的所述譯碼單元的輸出信號(hào)與所述多個(gè)譯碼單元的另一個(gè)輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算。
作為優(yōu)選特征，所述地址譯碼器進(jìn)一步包括多個(gè)預(yù)譯碼單元，對(duì)輸入的地址信號(hào)進(jìn)行譯碼，其中所述譯碼單元連接到所述多個(gè)預(yù)譯碼單元，接收所述多個(gè)預(yù)譯碼單元的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
作為一般特征，提供了一種存儲(chǔ)裝置，其包括多個(gè)存儲(chǔ)器單元，用于在其中存儲(chǔ)信息；和地址譯碼器，連接到所述存儲(chǔ)器單元，并根據(jù)輸入的地址信號(hào)選擇性地激活所述存儲(chǔ)器單元，所述地址譯碼器包括多個(gè)譯碼單元；取反電路，對(duì)所述譯碼單元的輸出進(jìn)行取反；“與”電路，在已由所述取反電路取反的所述譯碼單元的輸出信號(hào)與所述多個(gè)譯碼單元的另一個(gè)輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元的選擇信號(hào)。
作為優(yōu)選特征，所述存儲(chǔ)裝置進(jìn)一步包括多個(gè)預(yù)譯碼單元，對(duì)輸入的地址信號(hào)進(jìn)行譯碼，其中所述譯碼單元連接到所述多個(gè)預(yù)譯碼單元，接收所述多個(gè)預(yù)譯碼單元的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
作為一般特征，提供了一種處理器裝置，其包括存儲(chǔ)裝置，該存儲(chǔ)裝置包括多個(gè)存儲(chǔ)器單元，用于在其中存儲(chǔ)信息；和地址譯碼器，其連接到所述存儲(chǔ)器單元并根據(jù)輸入的地址信號(hào)選擇性地激活存儲(chǔ)器單元，所述地址譯碼器包括多個(gè)譯碼單元，各由組合邏輯電路構(gòu)成；取反電路，對(duì)所述譯碼單元的輸出進(jìn)行取反；“與”電路，在已由所述取反電路取反的所述譯碼單元的輸出信號(hào)與所述多個(gè)譯碼單元的另一個(gè)輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元的選擇信號(hào)。
作為優(yōu)選特征，所述地址譯碼器包括多個(gè)預(yù)譯碼單元，對(duì)輸入的地址信號(hào)進(jìn)行譯碼，其中所述譯碼單元連接到所述多個(gè)預(yù)譯碼單元，接收所述多個(gè)預(yù)譯碼單元的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
作為另一個(gè)一般特征，提供了一種用于存儲(chǔ)裝置的地址譯碼方法，其根據(jù)輸入的地址信號(hào)選擇性地激活存儲(chǔ)器單元，所述方法包括譯碼步驟，利用組合邏輯電路對(duì)輸入的地址信號(hào)進(jìn)行譯碼；取反步驟，對(duì)通過譯碼步驟獲得的譯碼結(jié)果進(jìn)行取反；以及“與”運(yùn)算步驟，在已由取反步驟進(jìn)行取反的譯碼結(jié)果與通過譯碼步驟獲得的另一個(gè)譯碼結(jié)果之間執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元的選擇信號(hào)。
作為優(yōu)選特征，所述譯碼步驟包括多個(gè)預(yù)譯碼步驟，用于對(duì)輸入的地址信號(hào)進(jìn)行譯碼；和主譯碼步驟，用于接收通過所述多個(gè)預(yù)譯碼步驟獲得的譯碼結(jié)果，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
本發(fā)明保證至少一個(gè)下面的有利結(jié)果(1)簡(jiǎn)化電路結(jié)構(gòu)，以便減小電路面積并提高處理速度；(2)減少功耗；(3)減少電路設(shè)計(jì)的工作量；(4)對(duì)于制造LSI時(shí)的制造變化，可以期待定時(shí)自校正效果。
結(jié)合附圖閱讀時(shí)，根據(jù)下面的詳細(xì)描述，本發(fā)明的其它目的和進(jìn)一步的特征將變得明顯。
圖1是示意性地示出根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的SRAM的結(jié)構(gòu)的圖；圖2是示意性地示出包括根據(jù)本實(shí)施例的SRAM的處理器的結(jié)構(gòu)的 圖3是用于描述由圖2的處理器執(zhí)行的處理的視圖；圖4(a)和圖4(b)是各用于描述在根據(jù)本實(shí)施例的SRAM中使用的“或非”電路的視圖；圖5(a)和圖5(b)是各用于描述根據(jù)本實(shí)施例的SRAM的主譯碼器的結(jié)構(gòu)的視圖；圖6是示出根據(jù)本實(shí)施例的SRAM的結(jié)構(gòu)的具體示例的視圖；圖7是示出SRAM的譯碼電路和存儲(chǔ)器單元的視圖；圖8是示出圖7的譯碼電路的預(yù)譯碼器和主譯碼器的視圖；圖9是示出先前的SRAM的譯碼電路和存儲(chǔ)器單元的視圖；以及圖10是示出先前的SRAM的譯碼電路和存儲(chǔ)器單元的視圖。
具體實(shí)施方式現(xiàn)在參照相關(guān)附圖來描述本發(fā)明的一個(gè)優(yōu)選實(shí)施例。
圖1是示意性地示出根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的SRAM的結(jié)構(gòu)的圖；圖2是示意性地示出包括根據(jù)本實(shí)施例的SRAM的處理器的結(jié)構(gòu)的圖；圖3是用于描述由圖2的處理器執(zhí)行的處理的視圖。
如圖2所示，把根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的SRAM[靜態(tài)隨機(jī)存取存儲(chǔ)器；不需要存儲(chǔ)操作(更新)的半導(dǎo)體存儲(chǔ)電路]用作諸如L1高速緩存和L2高速緩存的存儲(chǔ)器電路，該存儲(chǔ)器電路設(shè)置在諸如CPU(中央處理單元)的處理器(處理器裝置)100的同一芯片中。在這種情況下，圖2是處理器100的剖視圖。
如圖3所示，在處理器100中，L1高速緩存102a充當(dāng)數(shù)據(jù)高速緩存，用于在處理器100的處理執(zhí)行時(shí)執(zhí)行諸如數(shù)據(jù)加載和數(shù)據(jù)存儲(chǔ)等的處理。此外，L1高速緩存102b充當(dāng)指令高速緩存，執(zhí)行諸如取指令(指令取出)的處理。
如圖1所示，本實(shí)施例的SRAM 20包括地址譯碼器10和存儲(chǔ)器單元陣列30。
存儲(chǔ)器單元陣列30包括按陣列形式排列的多個(gè)(在圖1中為3個(gè))存儲(chǔ)器單元17-1、17-2以及17-3。存儲(chǔ)器單元17-1、17-2以及17-3中的每一個(gè)都在其中存儲(chǔ)數(shù)據(jù)，由此保存各種信息。
在下文中，當(dāng)需要指定一個(gè)特定存儲(chǔ)器單元時(shí)，使用標(biāo)號(hào)17-1、17-2以及17-3。然而，當(dāng)指定任意的存儲(chǔ)器單元時(shí)，使用標(biāo)號(hào)17。
為所述多個(gè)存儲(chǔ)器單元17中的每一個(gè)對(duì)應(yīng)地設(shè)置對(duì)從SRAM 20外部接收的地址信號(hào)進(jìn)行譯碼(地址譯碼；譯碼，分析)的地址譯碼器10，并將地址譯碼器10通過字線(選擇信號(hào)線)40連接到對(duì)應(yīng)的存儲(chǔ)器單元17。
在這種情況下，以標(biāo)號(hào)AD[*](其中*是從0到i-1的整數(shù)；i是代表地址位寬度的自然數(shù))表示輸入地址，并且輸入對(duì)應(yīng)于這個(gè)輸入地址的地址信號(hào)。此外，以標(biāo)號(hào)PC表示預(yù)充電信號(hào)；以標(biāo)號(hào)EN表示使能信號(hào)。
如圖1所示，地址譯碼器10具有預(yù)譯碼器(預(yù)譯碼器電路)11和主譯碼器(主譯碼電路)12。預(yù)譯碼器11包括多個(gè)(在圖1中為3個(gè))預(yù)譯碼單元(譯碼單元)15-1、15-2以及15-3；主譯碼器12包括多個(gè)(在圖1中為3個(gè))主譯碼單元(譯碼單元)13-1、13-2以及13-3。
預(yù)譯碼器11和主譯碼器12評(píng)估輸入信號(hào)與已預(yù)先設(shè)置的地址數(shù)據(jù)是否匹配，由此完成譯碼處理。
在下文中，當(dāng)需要指定一個(gè)特定的預(yù)譯碼單元時(shí)，使用標(biāo)號(hào)15-1、15-2以及15-3。當(dāng)指定任意的預(yù)譯碼單元時(shí)，使用標(biāo)號(hào)15。類似地，當(dāng)需要指定一個(gè)特定的主譯碼單元時(shí)，使用標(biāo)號(hào)13-1、13-2以及13-3。當(dāng)指定任意的主譯碼單元時(shí)，使用標(biāo)號(hào)13。
在當(dāng)前的SRAM 20中，預(yù)譯碼單元15-1、15-2以及15-3和主譯碼單元13-1、13-2以及13-3各由動(dòng)態(tài)“或非”電路(由動(dòng)態(tài)電路構(gòu)成的“或非”電路)實(shí)現(xiàn)。
圖4(a)和圖4(b)是各用于描述在根據(jù)本實(shí)施例的SRAM 20中使用的動(dòng)態(tài)“或非”電路的視圖。圖4(a)示出靜態(tài)“或非”電路的示例；圖4(b)示出動(dòng)態(tài)“或非”電路的示例。
如圖4(a)所示，例如，靜態(tài)“或非”(靜態(tài)-或非)電路包括非門(非電路)63和64、pMOS晶體管61以及nMOS晶體管62。非門64的數(shù)量[在圖4(a)中為4個(gè)]等于輸入信號(hào)的數(shù)量。非門64對(duì)從外部輸入的地址信號(hào)A1到A4進(jìn)行取反，并產(chǎn)生信號(hào)xa1、xa2、xa3以及xa4。
pMOS晶體管61的數(shù)量[在圖4(a)中為4個(gè)]等于輸入信號(hào)的數(shù)量，并且這些pMOS晶體管被串聯(lián)布置。將輸入信號(hào)A1到A4的取反信號(hào)xa1到xa4對(duì)應(yīng)輸入到每一個(gè)pMOS晶體管61。nMOS晶體62的數(shù)量[在圖4(a)中為4個(gè)]等于輸入信號(hào)的數(shù)量，并被并聯(lián)布置在pMOS晶體管61的下游。
這種靜態(tài)“或非”電路輸出輸入信號(hào)A1、A2、A3以及A4之間的“與”，作為輸出信號(hào)X1。即，X1＝A1·A2·A3·A4成立(在下文中，“·”表示“與”運(yùn)算)。
另外，如圖4(a)所示，設(shè)置在靜態(tài)“或非”電路的輸出端的非門(非電路)63使該電路成為靜態(tài)“或”(靜態(tài)-或)電路，并獲得輸出信號(hào)X2。即X2＝
X1＝
A1·A2·A3·A4然而，因?yàn)樵趫D4(a)中示出的靜態(tài)“或非”電路包括多個(gè)串聯(lián)連接的pMOS晶體管61，所以輸出信號(hào)X1從低向高的轉(zhuǎn)變較慢。
與之對(duì)照，如圖4(b)所示，在當(dāng)前的SRAM 20的地址譯碼器10中使用的動(dòng)態(tài)“或非”(動(dòng)態(tài)-或非)電路包括非門(“非”電路)64、nMOS晶體管62-1、62-2、62-3、62-4和62-5、以及預(yù)充電晶體管65。
非門64的數(shù)量[在圖4(b)中為4個(gè)]等于輸入信號(hào)的數(shù)量。非門64對(duì)從外部輸入的地址信號(hào)A1到A4進(jìn)行取反，并產(chǎn)生信號(hào)xa1、xa2、xa3以及xa4。
這些nMOS晶體管62-1、62-2、62-3以及62-4被并聯(lián)布置，并接收由非門64對(duì)輸入信號(hào)A1到A4進(jìn)行取反后的取反信號(hào)xa1到xa4。此外，將nMOS晶體管62-5連同預(yù)充電晶體管(PC)65與nMOS晶體管62-1串聯(lián)布置。
預(yù)充電晶體管65對(duì)要被預(yù)先預(yù)充電到“高”的動(dòng)態(tài)節(jié)點(diǎn)(nd)進(jìn)行設(shè)置，并在多于一個(gè)的輸入端子變成“高”時(shí)使該動(dòng)態(tài)節(jié)點(diǎn)(nd)放電到“低”。
動(dòng)態(tài)“或非”電路輸出輸入信號(hào)A1、A2、A3以及A4之間的“與”，作為輸出信號(hào)Y1。即，Y1＝A1·A2·A3·A4成立。
此外，如圖4(b)所示，設(shè)置在動(dòng)態(tài)“或非”電路的輸出端的取反電路66使該電路成為動(dòng)態(tài)“或”(動(dòng)態(tài)-或)電路，并可以獲得輸出信號(hào)Y2。即Y2＝
Y1＝
A1·A2·A3·A4取反電路66包括非門63和保持器晶體管(保持器)67，一旦輸出變成“低”該保持器67就強(qiáng)制維持高電平。在該動(dòng)態(tài)電路中，當(dāng)預(yù)充電晶體管65處于截止?fàn)顟B(tài)并且所有輸入端子的電平為低時(shí)，動(dòng)態(tài)節(jié)點(diǎn)(nd)落入被稱為浮接狀態(tài)的不穩(wěn)定狀態(tài)，在該狀態(tài)下該動(dòng)態(tài)節(jié)點(diǎn)既不連接到Vdd也不連接到Vss。在正常使用的情況下，這種狀態(tài)將導(dǎo)致錯(cuò)誤操作，因而，保持器晶體管67防止由于泄漏而導(dǎo)致的電平降低。
因?yàn)閯?dòng)態(tài)“或非”電路是由nMOS晶體管構(gòu)成的，所以可以減少pMOS晶體管的負(fù)載，從而簡(jiǎn)化并在速度上改進(jìn)該電路。
此外，在當(dāng)前的SRAM 20中，主譯碼器12具有設(shè)置在主譯碼單元13-1、13-2和13-3下游的“與”電路14-1、14-2和14-3以及非門(“非”電路)16-1、16-2和16-3。
在下文中，當(dāng)需要指定一個(gè)特定的“與”電路時(shí)，使用標(biāo)號(hào)14-1到14-3。然而，當(dāng)指定任意的“與”電路時(shí)，使用標(biāo)號(hào)14。同樣地，當(dāng)需要指定一個(gè)特定的主非門時(shí)，使用標(biāo)號(hào)16-1到16-3。然而，當(dāng)指定任意的主非門時(shí)，使用標(biāo)號(hào)16。
非門(取反信號(hào)產(chǎn)生單元，取反電路)16對(duì)來自主譯碼單元13的輸出信號(hào)進(jìn)行取反。這個(gè)非門16接收來自主譯碼單元13的輸出信號(hào)。此外，將已由非門16取反的來自主譯碼單元13的輸出信號(hào)輸入到“與”電路14。
“與”電路14獲得一個(gè)譯碼單元的輸出信號(hào)與已由非門16取反的另一個(gè)譯碼單元13的輸出信號(hào)之間的邏輯“與”，并輸出結(jié)果，作為用于激活存儲(chǔ)器單元17的選擇信號(hào)。
這個(gè)“與”電路14接收設(shè)置在“與”電路14上游的主譯碼單元13的輸出信號(hào)，以及鄰近上述主譯碼單元13的另一個(gè)主譯碼單元13的輸出信號(hào)，該輸出信號(hào)是經(jīng)非門16取反的取反信號(hào)。
在圖1的示例中，例如，“與”電路14-1接收主譯碼單元13-1的輸出信號(hào)和從主譯碼單元13-2輸出之后經(jīng)非門16-1取反的輸出信號(hào)(取反信號(hào))。類似地，“與”電路14-2接收主譯碼單元13-2的輸出信號(hào)和從主譯碼單元13-3輸出之后經(jīng)非門16-2取反的輸出信號(hào)(取反信號(hào))。
圖5(a)和圖5(b)是用于描述根據(jù)本實(shí)施例的SRAM 20的主譯碼器12的結(jié)構(gòu)的圖。圖5(a)示出執(zhí)行譯碼處理之前的初始狀態(tài)的示例；圖5(b)示出執(zhí)行譯碼處理之后的狀態(tài)。
例如，如果在圖5(a)示出的狀態(tài)下執(zhí)行譯碼處理，則主譯碼單元13-1和主譯碼單元13-3輸出“低(L)”，而主譯碼單元13-2輸出“高(H)”。在此情況下，如圖5(b)所示，選中字線40-2，并且其狀態(tài)從“L”變成“H”，而其它線40-1和40-3的狀態(tài)保持“L”。
結(jié)果，可以對(duì)連接到字線40-2的存儲(chǔ)器單元17執(zhí)行數(shù)據(jù)讀/寫處理。
在地址譯碼器10中，與輸入地址不匹配的譯碼器的輸出電勢(shì)從“H”變成“L”。如果這個(gè)未選中的電路的輸出結(jié)果被認(rèn)為是從“高(H)”變成“低(L)”的脈沖信號(hào)，則可以將經(jīng)非門16取反之后的這個(gè)信號(hào)視為“已經(jīng)受過來自主譯碼單元13的輸出(主譯碼單元輸出)的定時(shí)調(diào)節(jié)的使能時(shí)鐘”。
即，通過獲得上述的與另一個(gè)主譯碼單元13的輸出之間的邏輯“與”，主譯碼單元13能夠?qū)崿F(xiàn)操作，使得(1)選中的字線40的狀態(tài)從“L”變成“H”，而(2)其它字線40的狀態(tài)保持“L”。
換句話說，在當(dāng)前的SRAM 20中，主譯碼單元13能夠使用從與其鄰近的另一個(gè)主譯碼單元13輸出之后經(jīng)非門16取反為使能時(shí)鐘的信號(hào)。這種布置消除了準(zhǔn)備用于產(chǎn)生使能時(shí)鐘的電路的必要性，由此簡(jiǎn)化了電路構(gòu)造并減少了功耗。另外，不需要在主譯碼器12的主譯碼單元13之間執(zhí)行定時(shí)調(diào)節(jié)。
圖6是示出根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的SRAM 20的結(jié)構(gòu)的具體示例的圖。下面參照?qǐng)D6，描述由當(dāng)前的SRAM 20的地址譯碼器10執(zhí)行的處理。
圖6的示例示出用于存儲(chǔ)器單元陣列30中的存儲(chǔ)器單元17-2的地址譯碼器10。在圖6的示例中，輸入6位的地址信號(hào)(AD[0]到AD[5])。預(yù)譯碼器11包括預(yù)譯碼單元15-1到15-6；主譯碼器12包括主譯碼單元13-1到13-4。另外，在圖6的示例中，省略每個(gè)預(yù)譯碼單元(15)的保持器晶體管67(見圖4)。
向每個(gè)預(yù)譯碼單元15輸入任意兩個(gè)地址位。在主譯碼器12中，從預(yù)譯碼器11向每個(gè)主譯碼單元13輸入三根信號(hào)線。
在這個(gè)預(yù)譯碼單元15中，當(dāng)輸入的地址信號(hào)與已預(yù)先設(shè)置的地址數(shù)據(jù)匹配時(shí)，節(jié)點(diǎn)152輸出“L”，否則，節(jié)點(diǎn)151放電并向節(jié)點(diǎn)152輸出“H”。
主譯碼單元13包括“或非”單元131和“與非”單元132。主譯碼單元13接收預(yù)譯碼單元15的結(jié)果并對(duì)其執(zhí)行譯碼處理。
如果“或非”單元131的譯碼處理結(jié)果與已預(yù)先設(shè)置的地址數(shù)據(jù)匹配，則節(jié)點(diǎn)133保持“H”。如果該結(jié)果與地址數(shù)據(jù)不匹配，則節(jié)點(diǎn)133放電到“L”。
譯碼結(jié)果被輸出到后一級(jí)處的“與非”單元132，并經(jīng)由非門16被輸出到鄰近的主譯碼單元13的“與非”單元132，作為使能信號(hào)(見箭頭a)。
“與非”單元132接收“或非”單元131的結(jié)果和來自另一主譯碼單元13的使能信號(hào)。只有當(dāng)符合條件時(shí)，“與非”單元132才使該結(jié)果轉(zhuǎn)變成脈沖(“L到H”)，或者相反，向字線40輸出“L”。利用這種布置，可以對(duì)任意的單元執(zhí)行讀/寫操作。
在這種情況下，如果在鄰近的主譯碼單元13之間形成輸出結(jié)果鏈，則錯(cuò)誤操作依賴于輸入的組合而發(fā)生，因?yàn)轭A(yù)譯碼器11(預(yù)譯碼單元15)的輸出并非總是同時(shí)到達(dá)主譯碼器12(主譯碼單元13)。更具體地，在由“或非”電路做出判決之前，可以接收來自另一主譯碼單元13的使能信號(hào)，由此導(dǎo)致字線40的多個(gè)選中。
因此，必需在發(fā)送/接收使能信號(hào)的主譯碼單元13的輸入信號(hào)之間確認(rèn)到達(dá)時(shí)間。例如，假定針對(duì)主譯碼單元13的輸入的數(shù)量是n，必需評(píng)估錯(cuò)誤操作是否在最多2n個(gè)信號(hào)之間發(fā)生，以便增加仿真模式的數(shù)量。
因此，在本實(shí)施例中，當(dāng)由每一主譯碼單元13接收的經(jīng)預(yù)譯碼的信號(hào)的數(shù)量是n時(shí)，(n-1)個(gè)輸入信號(hào)構(gòu)成一組，并在這個(gè)組中執(zhí)行使能信號(hào)的發(fā)送/接收。
在圖6的示例中，從預(yù)譯碼器11向每個(gè)主譯碼單元13輸入三根信號(hào)線(n＝3)。在這三根信號(hào)線A、B和C中，信號(hào)A和信號(hào)B布置在公共組中，由此使得可以收發(fā)使能信號(hào)。
結(jié)果，將其中應(yīng)當(dāng)考慮變化的信號(hào)的數(shù)量減少到2，因而，在這兩個(gè)信號(hào)之間確保的定時(shí)可以抑制錯(cuò)誤操作，以便減少在電路設(shè)計(jì)所需的工作量。
這樣，根據(jù)本實(shí)施例的SRAM 20，提高了譯碼器的處理速度。另外，消除了用于產(chǎn)生針對(duì)主譯碼單元13的使能信號(hào)的附加電路的必要性，由此簡(jiǎn)化了電路結(jié)構(gòu)。
此外，在主譯碼器12中產(chǎn)生針對(duì)主譯碼器的使能信號(hào)12，使得不需要對(duì)每個(gè)輸入信號(hào)進(jìn)行定時(shí)調(diào)節(jié)。因此，減少了電路設(shè)計(jì)所需的工作量。
此外，對(duì)于制造LSI時(shí)的制造變化，也可以期待定時(shí)自校正效果。
此外，決不應(yīng)當(dāng)將本發(fā)明限于上述例示的實(shí)施例，而在不背離本發(fā)明要旨的情況下可以提出各種變化或修改。
例如，向地址譯碼器10輸入的位數(shù)量不應(yīng)當(dāng)限于6，而可以應(yīng)用2到5位或多于7位。
此外，預(yù)譯碼單元15和主譯碼單元13的結(jié)構(gòu)決不應(yīng)當(dāng)限于上述實(shí)施例的結(jié)構(gòu)，而在不背離本發(fā)明要旨的情況下可以提出各種變化或修改。
本發(fā)明可以概括如下。
提供了一種處理器裝置，其包括半導(dǎo)體存儲(chǔ)器，該半導(dǎo)體存儲(chǔ)器包括多個(gè)存儲(chǔ)器單元，用于在其中存儲(chǔ)數(shù)據(jù)；地址譯碼器，對(duì)應(yīng)于所述多個(gè)存儲(chǔ)器單元而設(shè)置，用于根據(jù)在其中輸入的地址信號(hào)選擇性地激活一個(gè)存儲(chǔ)器單元，并且該地址譯碼器包括
多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元，對(duì)所述多個(gè)譯碼單元中的第一譯碼單元的輸出進(jìn)行取反；以及“與”電路，在已由取反信號(hào)產(chǎn)生單元取反的第一譯碼單元的輸出信號(hào)與鄰近于第一譯碼單元的第二譯碼單元的輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算，并輸出邏輯“與”運(yùn)算的結(jié)果，作為選擇信號(hào)。
作為優(yōu)選特征，所述地址譯碼器包括預(yù)譯碼器，其對(duì)地址信號(hào)進(jìn)行預(yù)譯碼；和主譯碼器，設(shè)置在預(yù)譯碼器的下游，用于對(duì)已由預(yù)譯碼器預(yù)譯碼的地址信號(hào)進(jìn)行譯碼，所述主譯碼器包括多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元；以及“與”電路。
作為一般特征，提供了一種半導(dǎo)體存儲(chǔ)電路，其包括多個(gè)存儲(chǔ)器單元，用于在其中存儲(chǔ)數(shù)據(jù)；和地址譯碼器，對(duì)應(yīng)于所述多個(gè)存儲(chǔ)器單元而設(shè)置，用于根據(jù)在其中輸入的地址信號(hào)選擇性地激活一個(gè)存儲(chǔ)器單元，所述地址譯碼器包括多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元，其對(duì)所述多個(gè)譯碼單元中的第一譯碼單元的輸出進(jìn)行取反；以及“與”電路，在已由取反信號(hào)產(chǎn)生單元取反的第一譯碼單元的輸出信號(hào)與鄰近第一譯碼單元的第二譯碼單元的輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算，并輸出邏輯“與”運(yùn)算的結(jié)果，作為選擇信號(hào)。
作為優(yōu)選特征，所述地址譯碼器包括預(yù)譯碼器，其對(duì)地址信號(hào)進(jìn)行預(yù)譯碼；和主譯碼器，設(shè)置在預(yù)譯碼器的下游，用于對(duì)已由預(yù)譯碼器預(yù)譯碼的地址信號(hào)進(jìn)行譯碼，所述主譯碼器包括多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元；以及“與”電路。
作為又一一般特征，提供了一種地址譯碼器，其對(duì)應(yīng)于多個(gè)存儲(chǔ)器單元而設(shè)置，用于根據(jù)在其中輸入的地址信號(hào)選擇性地激活一個(gè)存儲(chǔ)器單元，該地址譯碼器包括多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元，對(duì)所述多個(gè)譯碼單元中的第一譯碼單元的輸出進(jìn)行取反；以及“與”電路，在已由取反信號(hào)產(chǎn)生單元取反的第一譯碼單元的輸出信號(hào)與鄰近于第一譯碼單元的第二譯碼單元的輸出信號(hào)之間執(zhí)行“與”運(yùn)算，并輸出邏輯“與”運(yùn)算的結(jié)果，作為選擇信號(hào)。
作為優(yōu)選特征，所述地址譯碼器進(jìn)一步包括預(yù)譯碼器，其對(duì)地址信號(hào)進(jìn)行預(yù)譯碼；和主譯碼器，設(shè)置在預(yù)譯碼器的下游，用于對(duì)已由預(yù)譯碼器預(yù)譯碼的地址信號(hào)進(jìn)行譯碼，所述主譯碼器包括多個(gè)譯碼單元，各由動(dòng)態(tài)“或非”電路構(gòu)成；取反信號(hào)產(chǎn)生單元；以及“與”電路。
本發(fā)明的應(yīng)用不應(yīng)當(dāng)限于地址信號(hào)譯碼，并且可以將本申請(qǐng)應(yīng)用于對(duì)各類信息的譯碼處理。
權(quán)利要求
1.一種連接到存儲(chǔ)器單元(17)的地址譯碼器，用于根據(jù)輸入的地址信號(hào)選擇性地激活所述存儲(chǔ)器單元(17)，所述地址譯碼器包括多個(gè)譯碼單元(13)，各由組合邏輯電路構(gòu)成；取反電路(16)，對(duì)所述譯碼單元(13)的輸出進(jìn)行取反；“與”電路(14)，對(duì)所述譯碼單元(13)的輸出信號(hào)中的一個(gè)和經(jīng)所述取反電路(16)取反的所述譯碼單元(13)的輸出信號(hào)中的另一個(gè)，執(zhí)行邏輯“與”運(yùn)算。
2.如權(quán)利要求
1所述的地址譯碼器，進(jìn)一步包括多個(gè)預(yù)譯碼單元(15)，對(duì)輸入的地址信號(hào)進(jìn)行譯碼；和主譯碼單元(13)，連接到所述多個(gè)預(yù)譯碼單元(15)，接收所述多個(gè)預(yù)譯碼單元(15)的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
3.一種存儲(chǔ)器裝置，包括多個(gè)存儲(chǔ)器單元(17)，用于在其中存儲(chǔ)信息；和地址譯碼器(10)，連接到所述存儲(chǔ)器單元(17)，用于根據(jù)輸入的地址信號(hào)選擇性地激活所述存儲(chǔ)器單元(17)，所述地址譯碼器(10)包括多個(gè)譯碼單元(13)，各由組合邏輯電路構(gòu)成；取反電路(16)，對(duì)所述譯碼單元(13)的輸出進(jìn)行取反；“與”電路(14)，對(duì)所述譯碼單元(13)的輸出信號(hào)中的一個(gè)和經(jīng)所述取反電路(16)取反的所述譯碼單元(13)的輸出信號(hào)中的另一個(gè)，執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元(17)的選擇信號(hào)。
4.如權(quán)利要求
3所述的存儲(chǔ)器裝置，進(jìn)一步包括多個(gè)預(yù)譯碼單元(15)，對(duì)輸入的地址信號(hào)進(jìn)行譯碼；和主譯碼單元(13)，連接到所述多個(gè)預(yù)譯碼單元(15)，接收所述多個(gè)預(yù)譯碼單元(15)的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
5.一種處理器裝置，包括存儲(chǔ)器裝置，所述存儲(chǔ)器裝置包括多個(gè)存儲(chǔ)器單元(17)，用于在其中存儲(chǔ)信息；和地址譯碼器(10)，連接到所述存儲(chǔ)器單元(17)，用于根據(jù)輸入的地址信號(hào)選擇性地激活所述存儲(chǔ)器單元(17)，所述地址譯碼器(10)包括多個(gè)譯碼單元(13)，各由組合邏輯電路構(gòu)成；取反電路(16)，對(duì)所述譯碼單元(13)的輸出進(jìn)行取反；“與”電路(14)，對(duì)所述譯碼單元(13)的輸出信號(hào)中的一個(gè)和經(jīng)所述取反電路(16)取反的所述譯碼單元(13)的輸出信號(hào)中的另一個(gè)，執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元(17)的選擇信號(hào)。
6.如權(quán)利要求
5所述的處理器裝置，其中，所述地址譯碼器(10)包括多個(gè)預(yù)譯碼單元(15)，對(duì)輸入的地址信號(hào)進(jìn)行譯碼；和主譯碼單元(13)，連接到所述多個(gè)預(yù)譯碼單元(15)，接收所述多個(gè)預(yù)譯碼單元(15)的輸出，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
7.一種用于存儲(chǔ)器裝置的地址譯碼方法，根據(jù)輸入的地址信號(hào)選擇性地激活存儲(chǔ)器單元(17)，包括以下步驟譯碼步驟，對(duì)輸入的地址信號(hào)進(jìn)行譯碼；取反步驟，對(duì)譯碼結(jié)果進(jìn)行取反；以及“與”運(yùn)算步驟，對(duì)譯碼結(jié)果和取反結(jié)果執(zhí)行邏輯“與”運(yùn)算，并輸出運(yùn)算結(jié)果，作為用于激活所述存儲(chǔ)器單元的選擇信號(hào)。
8.如權(quán)利要求
7所述的地址譯碼方法，其中，所述譯碼步驟進(jìn)一步包括以下步驟多個(gè)預(yù)譯碼步驟，用于對(duì)輸入的地址信號(hào)進(jìn)行譯碼；和主譯碼步驟，用于接收通過所述多個(gè)預(yù)譯碼步驟獲得的譯碼結(jié)果，并對(duì)其執(zhí)行進(jìn)一步的譯碼。
專利摘要
地址譯碼器、存儲(chǔ)裝置、處理器裝置、以及地址譯碼方法。地址譯碼器包括多個(gè)譯碼單元(13)，各由組合邏輯電路構(gòu)成；取反電路(16)，對(duì)所述譯碼單元(13)的輸出進(jìn)行取反；“與”電路(14)，在已由所述取反電路(16)取反的所述譯碼單元(13)的輸出信號(hào)與所述譯碼單元(13)的另一個(gè)輸出信號(hào)之間執(zhí)行邏輯“與”運(yùn)算。這種布置使得可以簡(jiǎn)化電路結(jié)構(gòu)、提高處理速度，并減少功耗。
文檔編號(hào)G11C8/00GK1992073SQ200610076438
公開日2007年7月4日 申請(qǐng)日期2006年4月20日
發(fā)明者村田誠冶, 中臺(tái)裕志 申請(qǐng)人:富士通株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan