專利名稱：視頻隨機(jī)存取存儲器的多路串行寄存器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多端口動態(tài)隨機(jī)存取存儲器(DRAM)芯片。具體而言，與用于視頻DRAM(VRAM)的多路串行結(jié)構(gòu)有關(guān)。
在DRAM工業(yè)領(lǐng)域中，存貯芯片的密度每兩至三年增加一倍。與這一趨勢相一致，DRAM的應(yīng)用已從傳統(tǒng)的隨機(jī)(即并行)讀出方式擴(kuò)展到了串行讀出方式。在并行讀出方式中，從每一個存儲器陣列中選出一給定的字線，并選出陣列內(nèi)一給定的位線(或位線對，例如在授予Hitachi的美國專利RE32，708所示出的疊合位線配置的情況)。這樣在所有陣列中的相同的存貯單元，同時既能用于讀出，又能用于寫入。在串行讀出方式中，在訪問了一給定的字線后，對聯(lián)接到字線上的多條位線被尋址，并以串行方式讀出各自的位信息。
在80年代首先出現(xiàn)了具有串行和并行兩種存取能力的單個DRAM的一般觀點(diǎn)。在這種配置下，芯片具有兩個輸出端口，一個是串行的，一個是并行的。串行端口與多個鎖存器接口，連接起來構(gòu)成移位存儲器、鎖存器(SRL)，并行端口按傳統(tǒng)DRAM方式連接到數(shù)據(jù)線上。例如美國專利4，541，075，(授予Dill等，并轉(zhuǎn)讓給了IBM);還可見美國專利USP4，639，890，USP4，648，077，USP4，683，555。(全部轉(zhuǎn)讓給了德克薩斯儀器公司)，由Ishimoto等人所著文章“256K雙端口存儲器”國際固態(tài)電路會議技術(shù)論文選編，1985年二月38-39頁。
在上述參考資料中所公開的雙端口配置中，每一個存儲單元陣列都有自己的多個讀出放大器和移位寄存器、鎖存器。這種配置的另一個例子見Matick等的文章，名為“所有點(diǎn)可尋址光柵顯示存儲器”IBM研究與發(fā)展期刊，1984年7月28卷4號，379-392頁。在這篇論文中，兩個存儲單元“島”(見圖5)為共用公共讀出放大器的兩個子陣列。(這兩個子陣列并不是獨(dú)立的陣列，因?yàn)樗麄兝孟嗤囊惶鬃x出放大器以提供讀出。如果兩個獨(dú)立的陣列共用同一組讀出放大器，那么存儲器的周期時間就要加倍)。注意，存儲器陣列的一部分將讀出放大器從移位寄存器陣列中分開。
就一般的DRAM而言，多路復(fù)用方案已表明能用一個功能塊去完成多種相關(guān)的操作。DRAM技術(shù)的多路復(fù)用的例子，包括美國專利4，680，738(發(fā)布給Tam，轉(zhuǎn)讓給AMD-雙端口DRAM的兩個移位寄存器鏈中的一個接收經(jīng)過多路調(diào)制的地址選擇輸入，為了有選擇地繞過多路輸出操作);美國專利4，773，048(發(fā)布給Ogawa，轉(zhuǎn)讓給Fujitsu-將位線輸入/輸出在串行端口和并行端口之間進(jìn)行多路調(diào)制，以便傳送并行數(shù)據(jù))，美國專利4，754，433(發(fā)布給Chin等，轉(zhuǎn)讓給IBM-傳統(tǒng)的DRAM位線多路調(diào)制到I/O線，并將它依次調(diào)制到數(shù)據(jù)線上)。
在雙通道DRAM技術(shù)中，每一個獨(dú)立的陣列都用了一個分立的移位寄存器，這樣就占用了芯片大量的面積。因此，在技術(shù)上就需要盡可能地減少移位寄存器鎖存器的數(shù)量，而同時又不犧牲操作模式或性能(即，存取速度)。
因?yàn)?，本發(fā)明的一個目的是提供一種雙端口DRAM，它可減少占用芯片的實(shí)際空間。
本發(fā)明的另一個目的是提供一種雙端口DRAM，它最大限度地減少了需要用來支持串行讀出方式的移位寄存器鎖存器的數(shù)量。
本發(fā)明還有一個目的，即最大限度地減少移位寄存器鎖存器的數(shù)量而對存儲器的總體操作，或存儲器的性能沒有不利的影響。
雙端口DRAM實(shí)現(xiàn)了前述目的及本發(fā)明的其它目的。在這一雙端口DRAM中，由兩對疊合位線(來自兩個陣列存儲單元)，共用一個單個的串行鎖存器。第一組多路調(diào)制器從來自每一個陣列中的兩對疊合位線中選出一對，第二組多路調(diào)制器即可以將余下的一對疊合位線有選擇地連接到并行端口或者為了訪問串行端口的目的而將其連接到串行鎖存器。這種配置極大地減少了占用芯片的實(shí)際面積。同時通過使用考貝模式(它可在兩個操作周期內(nèi)執(zhí)行)，使得無限制的垂直卷動成為可能，并且提供了屏蔽寫而同時減少了時鐘的復(fù)雜性。
通過對下面所提供的執(zhí)行本發(fā)明最佳實(shí)施例的描述，本發(fā)明的前述各項(xiàng)及其它特點(diǎn)將會變得更清楚。在下面的描述中，說明將參照附圖一起做出，在其中

圖1為依據(jù)本發(fā)明的雙端口DRAM的電路框圖;
圖2為圖1中所示的框圖的一部分的詳細(xì)電路圖;
圖3為使用本發(fā)明的雙端口DRAM執(zhí)行串行讀周期的時序圖;
圖4為使用本發(fā)明的雙端口DRAM執(zhí)行串行寫周期的時序圖。
實(shí)施本發(fā)明的最佳模式的描述。
圖1為本發(fā)明雙端口DRAM(也稱視頻RAM或VRAM)總體布設(shè)的總框圖。兩個存儲器陣列10和20連接到一個公用串行可尋址存儲器(SAM)鎖存器系列100上。雖然存儲器陣列10和20可以是任何密度的，但在本發(fā)明中它們?yōu)樗恼孜籇RAM的兩個128K陣列，(每一個為512字線的128位線)，那樣在芯片中就有32個這樣陣列。陣列是成對的，因此在芯片上就有16個系列的SAM鎖存器100。每一系列聯(lián)接到分立的串行存取端口60。這樣，芯片就有16個串行存取端口60和16個并行存取端口70。
每一陣列10、20有相應(yīng)的讀出放大器12、22與之相聯(lián)。因此，每一陣列功能上相對獨(dú)立，在一個傳統(tǒng)的RAS-CAS DRAM存取周期里，可以訪問每一陣列上的任一字線。這一點(diǎn)在本領(lǐng)域內(nèi)眾所周知(并且在下面將給出更多的細(xì)節(jié))。讀出放大器為傳統(tǒng)的交叉耦合差分鎖存器結(jié)構(gòu)。在給出的實(shí)施例中，讀出放大器是由并行鎖存器構(gòu)成的，并行鎖存器由兩個交叉耦合N型晶體管和兩個交叉耦合P型晶體管構(gòu)成。當(dāng)然，任何傳統(tǒng)的DRAM存儲器單元結(jié)構(gòu)都可以用于本發(fā)明，但是更傾向于使用基片平板溝道電容器，和P型變換器件結(jié)構(gòu)。具體描述見美國專利4，688，063，發(fā)布給Lu并轉(zhuǎn)讓給IBM(其教導(dǎo)在此提出以供參考)。實(shí)際上，讀出放大器的N和P鎖存器配置在陣列的兩邊中任何一邊，雖然，實(shí)際上，它們可被配置在存儲器陣列的同一部分。存儲器陣列由疊合位線對組成，(一般描述見前述RE32，708Hitachi專利)連接到單個讀出放大器鎖存器對。
讀出放大器12、22經(jīng)由位線多路調(diào)制塊14、24，有選擇地連接到并行端口和串行端口。如圖2所示細(xì)節(jié)，位線多路調(diào)制器14由元件14A-14D組成。這些元件將位線對10A+10B，10C+10D中的一個連接到并行/串行多路調(diào)制器單元16。對于所有連接到陣列10的SAM鎖存器100，重復(fù)這種兩位線對的多路調(diào)制。也應(yīng)注意到，對陣列20也重復(fù)這種配置，用于連接到相同的SAM鎖存器。這樣本發(fā)明的特征是每一個SAM鎖存器有選擇地從4位線對接收數(shù)據(jù)。
參考圖1，位線多路調(diào)制器14、24，由最高列地址位A8控制。當(dāng)S/A置位信號產(chǎn)生時，地址信號經(jīng)由門50送到位線多路調(diào)制器，表示讀出放大器已被置位。S/A置位信號可通過監(jiān)視一個連接到模擬位線對上的讀出放大器來產(chǎn)生，模擬位線對模擬了在置位讀出放大器時最壞情況下的延遲。S/A置位信號也可通過將讀出放大器的置位控制信號相“與”來產(chǎn)生。這樣S/ASET，表示讀出放大器已經(jīng)啟動，因此門50傳送地址信號A8以控制位線多路調(diào)制。參見圖2，如果地址信號A8是低電平的，信號A8N就是高電平的，這樣，部件14A，14B，及24A，24B打開，將位線對10A+10B，20A+20B連接到下面將要描述的電路上。如果地址信號A8是高電平的，則A8N是低電平的，這樣，部件14C14D及24C，24D打開，將相應(yīng)的位線對10C+10D，20C+20D到連接下面將要描述的電路上。
參見圖1，位線多路調(diào)制器單元14、24聯(lián)接到串行/并行開關(guān)單元16、26。如圖2所示細(xì)節(jié)，串行/并行開關(guān)單元16由四個部件16A-16B組成，串行/并行開關(guān)26由四個部件26A-26D組成。一般地，部件16A、16B和26A、26B操作將由位線多路調(diào)制單元14、24選出的位線對聯(lián)接到數(shù)據(jù)線上，并經(jīng)由數(shù)據(jù)線連接到輸入/輸出端口70上。相反地，部件16C、16D和26C、26D將由位線多路調(diào)制器單元14、24選出的位線對連接到串行鎖存器100上。
部件16A、16B和26A、26B被連接到由位解碼器80送來的信號B，BN上。如圖1所示，位解碼器接收由行/列預(yù)解碼器30處送來的列地址信號A0-A7。芯片接收外部信號源(即微處理器)送來的相應(yīng)的行和列的地址信號作為同一輸入腳上的時間多路調(diào)制的地址信號。作為地址信號特殊狀態(tài)的函數(shù)，位解碼器80從每一個陣列上的位線對中選出一對。用這種方法部件16A、16B和26A、26B的操作與傳統(tǒng)的傳送部件的操作方法相同。將選出的位線以傳統(tǒng)的DRAM配置連接到數(shù)據(jù)線上。在本發(fā)明中，由多路調(diào)制部件52將數(shù)據(jù)線DL、DLN及DR、DRN連接到并行存取端口70上。多路調(diào)制部件52由最高位的行地址A8控制。當(dāng)A8為高電平時，數(shù)據(jù)線DL、DLN被連接到并行端口70上;當(dāng)A8為低電平時，數(shù)據(jù)線DR、DRN被連接到并行端口70上。
部件16C、16D及26C、26D由傳送信號TR、TL控制。當(dāng)外部信號TRG為低電平時，當(dāng)外部信號RAS下降時，信號TR和TL由控制單元40產(chǎn)生，以表明在那個周期正在執(zhí)行串行存取。當(dāng)TRG為低電平時，行地址信號A8的邏輯狀態(tài)被控制單元40鎖存。如果行地址信號A8是低電平，信號TR升起打開部件26A、26B，同時信號TL保持在低電平保證部件16A、16B處于斷開的位置。如果行地址信號A8是高電平，則信號TL升起，打開元件16A、16B，同時，信號TR保持在低電平保證元件26A、26B處于斷開的位置。
這樣，所選出的位線對被連接到SAM鎖存器100用于串行存取。再有，如圖2所示，鎖存器101連接到四個位線對上，每一個陣列兩對。鎖存器101由構(gòu)成讀出放大器的一對并行N型和P型交叉耦合部件構(gòu)成。這些交叉耦合部件構(gòu)成了讀出放大器。在實(shí)際運(yùn)用中，鎖存器101可以設(shè)計(jì)的此讀出寄存器12和22要小。用解碼器(未畫出)將鎖存器101的不同輸出連接到串行存取線S、SN。解碼元件將鎖存器101聯(lián)接到線路上，這將鎖存器作為由一個地址計(jì)數(shù)器(未示出)所生成的一個接收到的地址函數(shù)連接到線上。線S、SN被直接連接到串行輸出端口60。
這樣，在本發(fā)明的總結(jié)構(gòu)中，可將單個的串行鎖存器有選擇地連接到四對疊合位線上，(每兩對來自相鄰的每一存儲陣列)用第一組位線多路調(diào)制器從四對位線對中選出兩對;用第二組串行/并行多路調(diào)制器控制數(shù)據(jù)信號從余下的兩對位線對中的一對經(jīng)由串行鎖存器送到串行端口，或經(jīng)由數(shù)據(jù)線送到并行端口。從硅的領(lǐng)域立場出發(fā)，本發(fā)明極大地減少芯片實(shí)際所用面積，這是因?yàn)榇墟i存器的數(shù)目與傳統(tǒng)的方法(每一對位線需要一個串行鎖存器)相比減少了四分之一。還有本發(fā)明的結(jié)構(gòu)提供了一個邏輯/物理多路調(diào)制方案，它提供了在一定操作模式下附加的優(yōu)點(diǎn)。
本發(fā)明具有特色的操作模式，將在下面進(jìn)行描述例A-并行端口讀通過并行端口的讀周期與用于傳統(tǒng)DRAM中的讀周期一樣。當(dāng)RAS信號下降時，將地址信號A0-A8鎖存(A0-A8指示行地址)。地址信號A0-A7由字解碼器32、34解碼，以從存儲器單元陣列10、20中的字線中選出一條。同時，行地址信號A8用來操作多路調(diào)制器52，以便從數(shù)據(jù)線對DR、DRN和DL、DLN中選出一對，在讀周期中，當(dāng)RAS下降時，外部信號WE是高電平。
然后，當(dāng)外部信號CAS下降時，地址信號A0-A8(現(xiàn)在指示位地址)被再一次鎖存。信號A0-A7由位解碼器80解碼，結(jié)果，由信號B選擇部件對16A、16B和26A、26B。注意，在并行存取模式中，信號TRG在整個周期過程中都是高電平;作為結(jié)果，部件16C、16D和26C、26D在整個周期的任何一點(diǎn)均不被打開。當(dāng)位線地址信號被解碼時，所選的字線升起。當(dāng)被存取的位線與所選中的單元進(jìn)行電荷傳送時，讀出放大器打開，放大兩位線之間的差值。當(dāng)進(jìn)行這一過程時，S/ASET信號升起，并且作為其結(jié)果，列地址A8由門部件50傳送在每一個位線多路調(diào)制單元14、24中執(zhí)行多路調(diào)制兩位線對。注意，在這一過程中，在兩個所選位線中，僅有一個的數(shù)據(jù)通過元件對16A、16B或26A26B。通過哪一對部件由位解碼器選擇。結(jié)果數(shù)據(jù)通過選出的數(shù)據(jù)線送到并行端口70。換言之，一旦單元14、24完成了位線多路調(diào)制，數(shù)據(jù)便流過選擇/多路調(diào)制電路的其余部分送到并行端口，因?yàn)橄鄳?yīng)的晶體管已經(jīng)事先被打開。
例B-并行端口寫再者，并行端口的寫周期大致與傳統(tǒng)的DRAM寫周期一樣。當(dāng)RAS下降時，如果WE信號是低電平的，則表明為寫周期。這樣，輸入到并行端口70上的數(shù)據(jù)，將通過所選出的數(shù)據(jù)線讀出，并通過所選出的串行/并行多路調(diào)制器送到所選出的位線對上，在這里以相同的方法進(jìn)行前述的選擇。其方式與上面所述的并行端口讀周期的方式一樣。
例C-串行端口讀(圖4)
一般來講，信息是從讀信息串行讀入所有的SAM鎖存器100的，然后，以串行方式訪問鎖存器。同樣，當(dāng)RAS下降時，WE為高電平，則表明為讀周期。當(dāng)RAS下降時，信號TRG為低電平，指明串行存取周期。位線多路調(diào)制操作以上述操作模式一樣的方式進(jìn)行。然而，在這里，從位解碼器80來的信號B不升起;而是，作為行地址A8狀態(tài)的函數(shù)，或是TL或是TR升起，打開部件16C、16D或26C、26D。這樣，從所選位線對來的信號，作為所選信號TR、TL的函數(shù)。由位線多路調(diào)制器14送到串行鎖存器101一地址計(jì)數(shù)器(未示出)提供多個相繼的并與各自的SAM鎖存器對應(yīng)的地址信號。這樣，每次一個地將寄存器100連接到串行端口60。因此，以串行的方式將數(shù)據(jù)提供給端口。
例D-串行端口寫(圖5)串行端口寫與串行端口讀類似。在時間RAS、TGN和WE兩信號均為低電平。將提供給串行端口60的數(shù)據(jù)，以串行方式送到鎖存器101，如上所述，作為從地址計(jì)數(shù)器來的地址的函數(shù)。進(jìn)行高位位和字線解碼操作，這樣，當(dāng)數(shù)據(jù)在一個特定的鎖存器101中準(zhǔn)備好時，它被驅(qū)動，通過選出的串行部件16C、16D或26C、26D送到由位線多路調(diào)制部件14控制送出的位線對上。
上述串行讀和寫周期的一個特點(diǎn)是考貝模式(在這里，從一條字線得到的數(shù)據(jù)可以完全寫入到另一條字線)可僅在兩個存取周期內(nèi)完成。這一點(diǎn)極大地提高了用在視頻應(yīng)用中的存儲器的操作。在視頻應(yīng)用中，數(shù)據(jù)是垂直卷動掃過屏幕。在第一存取周期內(nèi)，從一個陣列中所選取的字線中讀出數(shù)據(jù)，通過所有的與它相連接的位線對，送到與該陣列相連接的所有的鎖存器101;然后，在第二個存取周期，將所有在鎖存器101中的數(shù)據(jù)寫入所有的與要寫入的字線相連的位開關(guān)對。將這一點(diǎn)與每一陣列有自己的讀出放大器和串行鎖存器的情形相比較。由于，在相應(yīng)的兩個陣列之間沒有共用鎖存器，從一個字線考貝到另一個字線上的唯一方法是將一個字線讀到與那一陣列相關(guān)聯(lián)的串行鎖存器之中，串行地讀出所有這些鎖存器，串行地從第一組鎖存器寫到與具有目標(biāo)字線的存儲器陣列相關(guān)聯(lián)的鎖存器中，并從這些鎖存器寫入到字線。這樣的操作是很費(fèi)時間的;實(shí)際上，在那種技術(shù)里，一般并不執(zhí)行考貝模式，因?yàn)槭褂脗鹘y(tǒng)的雙端口DRAM配置來執(zhí)行這種操作所需時間極長。通過使用本發(fā)明的雙端口結(jié)構(gòu)，可以快速、有效地進(jìn)行這種操作，以達(dá)到可以在現(xiàn)在技術(shù)中應(yīng)用這一點(diǎn)。
本發(fā)明另一個優(yōu)點(diǎn)在于可執(zhí)行屏蔽寫操作。在許多DRAM中，被稱作DQ的I/O緩沖器(pads)用以表明哪一個I/O在該特殊的周期里被激活。當(dāng)一給定的DQ緩沖器為高電平時，當(dāng)RAS下降時，我們知道在那一周期將不激活相應(yīng)的串行I/O端口。在本發(fā)明中，DQ輸入被用來做為到門50的控制輸入。列地址信號A8由門50傳送，并用來控制位線多路調(diào)制單元14。這樣，如果在給定的傳送周期內(nèi)，給定的串行I/O為不激活狀態(tài)。則高的DQ信號將防止A8激活位線多路調(diào)制單元14。結(jié)果，端口將不激活。注意，這一點(diǎn)可以實(shí)現(xiàn)，因?yàn)?，只有?dāng)執(zhí)行位線多路調(diào)制時，才有對串行端口的訪問;也就是，訪問可以非常簡單地被拒絕，不需要任何附加的去激活電路。注意，對于并行端口也可以執(zhí)行這種操作;更進(jìn)一步，不用專用的輸入緩沖器，這種屏蔽操作可由已經(jīng)提供給芯片的信號的某種邏輯組合來實(shí)現(xiàn)。再者，串行的配置位線多路調(diào)制及串行/并行存取多路調(diào)制器，原則上提供了這種靈活性。因此，只要簡單地使位線多路調(diào)制器無效，就能使對兩個端口中的任一個的訪問無效。
本發(fā)明的結(jié)構(gòu)實(shí)現(xiàn)了另一個優(yōu)點(diǎn)。因?yàn)槲痪€多路調(diào)制器基本上控制了存取，在開通位線多路調(diào)制器時可計(jì)及所有關(guān)鍵性定時依據(jù)關(guān)系(例如，在執(zhí)行位線多路調(diào)制操作之前，確定讀出放大器已全部打開)。也就是，如前所述，其它串行/并行多路調(diào)制器及數(shù)據(jù)線之間的選擇可以在不考慮與它們相關(guān)聯(lián)的部件精確地在何時被接通的情況上進(jìn)行操作。關(guān)鍵性的定時由位線多路調(diào)制操作控制。這一點(diǎn)排除了在傳統(tǒng)配置中需要控制位線多路調(diào)制和作為關(guān)鍵性定時函數(shù)的通道存取這兩者的作法。消除了這些關(guān)鍵性定時節(jié)省了更多的電路。
有一點(diǎn)應(yīng)當(dāng)認(rèn)識到，即不需要脫離開本發(fā)明的精神及范圍，即可對上述最佳模式的結(jié)構(gòu)及教導(dǎo)進(jìn)行各式各樣的修改。例如，雖然這里用4MB DRAM來描述本發(fā)明，但它可以用任何密度的DRAM來實(shí)施。這里用眾所周知的DRAM控制信號來描述特殊操作模式，但它們使用其它的信號或使用不同的信號，也能工作的一樣好，只要能提供一樣的共同信息。上面描述的外部信號是由芯片外的微處理器產(chǎn)生的，但是進(jìn)一步的集成化，將能使芯片內(nèi)的信號源提供這些信號。本發(fā)明顯示了四位線對連接到一個通用串行鎖存器，在實(shí)際運(yùn)用中，更多的位線也可以這樣連接，只要使用相應(yīng)的信號去控制它們之間的多路調(diào)制操作。最后，雖然串行鎖存器已被描述為一個分離的串行鎖存器系列，可以通過地址計(jì)數(shù)器串行訪問它們，但是，也可以使用傳統(tǒng)的移位寄存器鎖存器系統(tǒng)。(在那里一個串行鎖存器的輸出被送到下一個鎖存器的輸入并以此類推，就這樣通過串行I/O端口串行讀出)。
權(quán)利要求
1.一種雙端口DRAM具有以下特征第一和第二陣列存儲器單元，每一個包括連接到多個存儲單元上的多條字線和多條位線，及連接到上述多條位線上的多個讀出放大器；并行I/O端口；串行I/O端口第一組晶體管部件連接到上述存儲單元的第一陣列中的上述多條位線中的一組，并連接到上述存儲單元的第二陣列中的上述多條位線中的一組，用于從上述存儲單元的第一和第二陣列中的每一個里面選出至少一條上述多元位線；第二組晶體管部件用于將由上述第一組晶體管部件選出的一半數(shù)量的上述多條位線連接到上述并行I/O端口上，以及第三組晶體管部件用于將由上述第一組晶體管部件選出的一半數(shù)量的上述多條位線連接到上述串行輸出端口上。
2.一種運(yùn)行在串行或并行模式下的雙端口DRAM具有以下特點(diǎn)第一和第二陣列的存儲器單元，每一個包括連接到上述單元的多條字線多條位線，以及多個讀出放大器，每一個讀出放大器與上述多條位線中相鄰的一對相接，形成多個位線對;并行I/O端口;串行I/O端口;一個串行鎖存器系列，每一個串行鎖存器至少與上述第一和第二存儲器單元陣列中的每一個的上述多個位線對中的兩個相連;以及一個多路調(diào)制器系列，它既能在DRAM操作并進(jìn)行模式時，有選擇地將上述位線對中的一對由上述存儲單元的第一和第二陣列中的一個上連接到并行I/O端口上;也能在DRAM操作在串行模式時，有選擇地將上述位線對中的一對由上述存儲單元的第一和第二陣列中的一個連接到上述串行鎖存器上。
3.一種雙端口DRAM具有以下特征第一和第二陣列存儲單元，每一個包括連接到上述存儲單元的多條位線和多條字線，以及多個讀出放大器，每一個讀出放大器與上述多條位線中相鄰的一對相接，形成多個位線對;并行I/O端口;串行I/O端口;一個串行存儲器系列，每一個上述串行鎖存器與上述存儲單元的第一和第二陣列中的上述多個位線對中的兩個相連;第一組多個晶體管部件用來有選擇地導(dǎo)通上述多個位線對(它屬于存儲單元每一個第一和第二陣列中的上述兩對中的一對。第二組多元晶體管部件用來有選擇地將已經(jīng)通過上述第一個多元晶體管部件的位線對中的一對，作為外部信號的函數(shù)，(外部信號指明上述DRAM是操作在并行狀態(tài)還是操作在串行狀態(tài))，導(dǎo)通到上述并行I/O端口或上述串行I/O端口。
4.一種操作雙端口DRAM的方法，該DRAM具有帶有多條字線和多條疊合位線對的第一存儲單元陣列;帶有多條字線和多條疊合位線對的第二存儲單元陣列;串行I/O端口;并行I/O端口;用于控制訪問串行和并行I/O端口的多個第一多路調(diào)制器，用于控制訪問多個疊合位線對(它屬于每一個第一和第二存儲單元陣列)與多個第一多路調(diào)制器二者之間的存取多個第二多路調(diào)制器。其特征為下述決定這一雙端口DRAM是否操作在串行寫模式，串行讀模式，并行寫模式，或并行讀模式在上述每一個第一和第二存儲單元陣列中的條字線中，選出一條字線;從上述第一多路調(diào)制部件中選出一個，以允許一對上述多個疊合位線對(它屬于上述第一和第二存儲單元陣列中的一個)，當(dāng)且僅當(dāng)DRAM操作在串行寫模式或串行讀模式時，訪問串行I/O端口;或當(dāng)且僅當(dāng)操作在并行寫模式或并行讀模式時，訪問并行I/O端口以及從上述多個第二多路調(diào)制器中選出一個，以便有選擇性地將上述多個疊合位線對(它們屬于每一個上述第一和第二存儲單元陣列之中)的一對連接到上述多個第一多路調(diào)制器上。
5.一種權(quán)利要求四中所述的操作雙端口DRAM的方法，其特征在于頁考貝模式在兩個操作周期，以下述步驟執(zhí)行從在第一存儲單元陣列中的第一選出字線執(zhí)行串行讀模式;以產(chǎn)生多個讀出位;以及從在第二矩陣存儲單元中第二選出字線執(zhí)行串行寫訪問。以存儲在那里的上述多個讀出位。
6.一種雙通道DRAM具有下述特征具有多條字線和多條疊合位線對的第一存儲單元陣列;具有多條字線和多條疊合位線對的第二存儲單元陣列;串行I/O端口;并行I/O端口;多個第一多路調(diào)制器，用于控制訪問串行和并行I/O端口;多個第二多路調(diào)制器，用于控制多個疊合位線對(它屬于每一個第一和第二存儲單元陣列)與多個第一多路調(diào)制器二者之間的訪問。
全文摘要
雙端口DRAM，在其中，由兩對疊合位線(來自兩個存儲單元陣列)，共用一個單個的串行鎖存器。第一組多路調(diào)制器從每一個陣列中選出兩對疊合位線中的一對，第二組多路調(diào)制器將余下的折疊位線對中之一有選擇地連接到并行端口，也可以為了訪問串行端口的目的而將其連接到串行鎖存器。這種配置極大地減少了占用芯片的實(shí)際面積。同時，通過使用拷貝模式(它可在兩個周期內(nèi)執(zhí)行)使得垂直卷動成為可能，并且提供了屏蔽寫，而同時減少了定時的復(fù)雜性。
文檔編號G11C11/4096GK1062048SQ9010954
公開日1992年6月17日 申請日期1990年11月28日 優(yōu)先權(quán)日1989年12月5日
發(fā)明者納森·R·西爾特貝特爾, 羅伯特·塔姆林, 斯蒂文·W·托馬舒特 申請人:國際商業(yè)機(jī)器公司