專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件，尤其涉及用來將多根信號(hào)線匯集為單根信號(hào)線的半導(dǎo)體集成電路器件。
目前，用來將多根信號(hào)線匯集為單根信號(hào)線的半導(dǎo)體集成電路器件有復(fù)接器。此復(fù)接器從多根信號(hào)線中選擇一根，并使所選的信號(hào)線與上述單根信號(hào)線電氣連接。
作為CMOS型晶體管電路組成的復(fù)接器，已考慮圖23所示的傳輸門型或圖24所示的定時(shí)“非”門型。這兩種類型均在a、Ba、b、Bb、C、Bc、d、Bd(前綴B表示反相信號(hào))中，選擇與高電平對(duì)應(yīng)的數(shù)據(jù)傳送到X。
然而，任何類型在所選數(shù)據(jù)多的情況下，存在的弊病都是結(jié)電容、門電容等X節(jié)點(diǎn)上所帶的寄生電容變大，妨礙高速動(dòng)作。
本發(fā)明是鑒于上述情況而試驗(yàn)成功的，其目的在于提供所選數(shù)據(jù)多時(shí)也能作高速選擇的半導(dǎo)體集成電路器件。
為了達(dá)到上述目的，本發(fā)明具有在第1電源端子與公共節(jié)點(diǎn)之間插入電流通路，相互并聯(lián)且至少兩個(gè)的第1、第2絕緣柵型FET;在第2電源端子與上述公共節(jié)點(diǎn)之間插入電流通路，并對(duì)上述公共節(jié)點(diǎn)的電位預(yù)充電用的預(yù)充電手段;而且，其特征在于上述第1、第2絕緣柵型FET的柵極分別連接不同的第1、第2數(shù)據(jù)信號(hào)線，利用上述第1、第2絕緣柵型FET的導(dǎo)通與非導(dǎo)通，將第1、第2數(shù)據(jù)信號(hào)線提供的第1、第2數(shù)據(jù)傳至上述公共節(jié)點(diǎn)。
本發(fā)明的另一形態(tài)中，還具有選擇手段。其特征在于此選擇手段具有選擇上述第1、第2數(shù)據(jù)信號(hào)線中的任一根，將上述第1數(shù)據(jù)和第2數(shù)據(jù)中的任一個(gè)傳至上述公共節(jié)點(diǎn)的復(fù)接功能，以及同時(shí)全部選擇上述第1、第2數(shù)據(jù)信號(hào)線，運(yùn)算上述第1數(shù)據(jù)與第2數(shù)據(jù)的邏輯和的邏輯和運(yùn)算功能。
本發(fā)明的再一形態(tài)中，特征是進(jìn)一步具有連接公共節(jié)點(diǎn)，且將該節(jié)點(diǎn)的電位固定于規(guī)定電位的電位固定手段。
若為上述結(jié)構(gòu)的半導(dǎo)體集成電路器件，則公共節(jié)點(diǎn)所帶寄生電容，尤其是結(jié)電容，至少可降至第1、第2絕緣柵型FET漏極的結(jié)電容，因而可使寄生電容減小。此外，第1、第2數(shù)據(jù)從第1、第2數(shù)據(jù)信號(hào)線的電位達(dá)到第1、第2絕緣柵型FET的閾值時(shí)起，開始傳至公共節(jié)點(diǎn)。根據(jù)上述，所選數(shù)據(jù)多時(shí)也能進(jìn)行高速選擇動(dòng)作。
根據(jù)另一形態(tài)的半導(dǎo)體集成電路器件，則具有選擇手段，該選擇手段又有選擇上述第1、第2數(shù)據(jù)信號(hào)線中任一根的復(fù)接功能和同時(shí)全部選擇上述第1、第2數(shù)據(jù)信號(hào)線且對(duì)上述第1、第2數(shù)據(jù)進(jìn)行邏輯和運(yùn)算的邏輯和運(yùn)算功能。這樣的結(jié)構(gòu)可并行讀出，而且能作邏輯和運(yùn)算，因而適合諸如具有并行讀出縮短測(cè)試時(shí)間的工作模式的半導(dǎo)體集成電路器件。
根據(jù)再一形態(tài)的半導(dǎo)體集成電路器件，則可固定公共節(jié)點(diǎn)的電位，能防止公共節(jié)點(diǎn)的電漂移狀態(tài)。因此，即使噪聲進(jìn)入公共節(jié)點(diǎn)，該節(jié)點(diǎn)的電位也不會(huì)變動(dòng)，可防止數(shù)據(jù)錯(cuò)讀等差錯(cuò)動(dòng)作。


圖1為有關(guān)本發(fā)明第1實(shí)施例的半導(dǎo)體集成電路器件的電路圖。
圖2為有關(guān)本發(fā)明第2實(shí)施例的DRAM方框圖。
圖3為圖2所示16兆位存儲(chǔ)單元陣的方框圖。
圖4為圖3所示256千位存儲(chǔ)單元陣的方框圖。
圖5為圖2所示復(fù)接器的方框圖。
圖6為圖5所示復(fù)接信號(hào)生成電路的電路圖。
圖7為圖5所示讀出復(fù)接器的方框圖。
圖8為圖7所示第1級(jí)復(fù)接電路的電路圖。
圖9為圖8所示第2級(jí)復(fù)接電路的電路圖。
圖10為表示圖7所示讀出復(fù)接器的動(dòng)作的定時(shí)圖。
圖11為表示圖7所示讀出復(fù)接器的動(dòng)作的定時(shí)圖。
圖12為圖2所示測(cè)試電路的電路圖。
圖13為圖2所示選擇電路的電路圖。
圖14為圖5所示寫入復(fù)接器的電路圖。
圖15為有關(guān)本發(fā)明第3實(shí)施例的DRAM方框圖。
圖16為圖15所示16兆位存儲(chǔ)單元陣的方框圖。
圖17為有關(guān)第3實(shí)施例的DRAM所具有第1級(jí)復(fù)接電路的電路圖。
圖18為有關(guān)本發(fā)明第3實(shí)施例的DRAM所具有第2級(jí)復(fù)接電路的電路圖。
圖19為有關(guān)本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路器件的電路圖。
圖20為有關(guān)本發(fā)明第5實(shí)施例的半導(dǎo)體集成電路器件的電路圖。
圖21為表示有關(guān)本發(fā)明第5實(shí)施例半導(dǎo)體集成電路器件動(dòng)作的定時(shí)圖。
圖22為有關(guān)本發(fā)明第6實(shí)施例的半導(dǎo)體集成電路器件的電路圖。
圖23為以往的復(fù)接器的電路圖。
圖24為另一以往的復(fù)接器的電路圖。
下面通過實(shí)施例說明本發(fā)明。進(jìn)行說明時(shí)，全部附圖在相同的部分標(biāo)注相同的參照符號(hào)，以免重復(fù)說明。
圖1為有關(guān)本發(fā)明第1實(shí)施例的半導(dǎo)體集成電路的電路圖。
如圖1所示，此電路有高電位電源端子VDD和接地端子GND，在該VDD和GND之間配置接線1，并在其中設(shè)公共節(jié)點(diǎn)X。公共節(jié)點(diǎn)X為本實(shí)施例有關(guān)器件的輸出端，可提取輸出信號(hào)BQ(前綴B表示反相信號(hào)。圖中在符號(hào)上方加橫線“-”)。
端子VDD與公共節(jié)點(diǎn)X之間串接2個(gè)P溝道型MOSFET(下文稱為PMOS)2-1和3-1。本實(shí)施例中，此PMOS串聯(lián)電路設(shè)有4組。其他3組PMOS串聯(lián)電路分別由PMOS2-2和3-2、PMOS2-3和3-3、PMOS2-4和3-4組成。PMOS2-1～2-4的控制極分別饋入數(shù)據(jù)信號(hào)A～D。PMOS2-1～2-4在數(shù)據(jù)信號(hào)A～D為低電平時(shí)導(dǎo)通。PMOS3-1～3-4的控制極分別饋入選擇信號(hào)Ba～Bd電位。PMOS3-1～3-4在選擇信號(hào)Ba～Bd電位為低電平時(shí)導(dǎo)通。
端子GND與公共節(jié)點(diǎn)之間連接一個(gè)N溝道型MOSFET(下文稱為NMOS)4。NMOS4的控制極饋入預(yù)充電信號(hào)PRCH。NMOS4在信號(hào)PRCH為低電平的期間阻斷，PRCH為高電平則導(dǎo)通，將公共節(jié)點(diǎn)X預(yù)充電為地電位。
下面說明圖1所示器件的動(dòng)作。
圖1所示器件中，對(duì)應(yīng)于選擇信號(hào)Ba、Bb、Bc、Bd中有低電平的數(shù)據(jù)信號(hào)A、B、C、D傳至公共節(jié)點(diǎn)。也就是說，先將預(yù)充電信號(hào)PRCH設(shè)為高電平，將公共節(jié)點(diǎn)X固定為低電平(地電位)。然后，使預(yù)充電信號(hào)PRCH降為低電平，公共節(jié)點(diǎn)X為浮動(dòng)低電平。假設(shè)選擇信號(hào)Ba、Bb、Bc、Bd中只有Ba為低電平，則根據(jù)數(shù)據(jù)信號(hào)A是否從高電平躍遷到低電平，來決定公共節(jié)點(diǎn)X是充電到高電平，還是保持原來的低電平。復(fù)接的方式是數(shù)據(jù)信號(hào)A～D的預(yù)充電狀態(tài)為高電平(高電平預(yù)充電)，則根據(jù)是否遷移到低電平，將數(shù)據(jù)信號(hào)A～D傳至公共節(jié)點(diǎn)X。
在有關(guān)第1實(shí)施例的器件中，公共接點(diǎn)X所帶的寄生電容僅為控制極輸入選擇信號(hào)Ba、Bb、Bc、Bd的4個(gè)PMOS3-1～3-4的漏極結(jié)電容和控制極輸入預(yù)充電信號(hào)PRCH的1個(gè)NMOS4的漏極結(jié)電容。因此，有關(guān)本實(shí)施例的器件能作為復(fù)接器起作用，從多根數(shù)據(jù)信號(hào)線中選擇一根信號(hào)線，并使所選的這根信號(hào)線與單極接線1電氣連接，同時(shí)與圖23和圖24所示的復(fù)接器相比，寄生電容可大幅度減小。
再者，數(shù)據(jù)信號(hào)A、B、C、D從高電平(預(yù)充電狀態(tài))變化到低電平，因而這些信號(hào)只要從電源電壓VCC下降至PMOS閾電壓Vth的絕對(duì)值，PMOS2(2-1～2-4)就導(dǎo)通，數(shù)據(jù)信號(hào)就傳至公共節(jié)點(diǎn)X。因此，數(shù)據(jù)信號(hào)A、B、C、D非常快地傳送到公共節(jié)點(diǎn)X。
基本結(jié)構(gòu)和動(dòng)作如上文所述。
下面說明本發(fā)明的第2實(shí)施例。
第2實(shí)施例是具體應(yīng)用例，詳細(xì)地說，是本發(fā)明用于動(dòng)態(tài)RAM(DRAM)的數(shù)據(jù)復(fù)接電路。
圖2為有關(guān)本發(fā)明第2實(shí)施例的DRAM的簡(jiǎn)略方框圖，圖3為圖2所示一個(gè)16兆位存儲(chǔ)單元陣的較詳細(xì)說明框圖，圖4為圖3所示一個(gè)256千位存儲(chǔ)單元陣的較詳細(xì)說明框圖。
圖2所示DRAM為64兆位DRAM(結(jié)構(gòu)為64兆字×1位的器件)。如圖2所示，64兆位DRAM由A、B、C、D等4個(gè)16兆位存儲(chǔ)單元陣組成。各16兆位存儲(chǔ)單元陣又如圖3所示，分別在其正中間配置輸入A0R～A12R、BA0R～BA12R等13對(duì)行地址的行譯碼器。各16兆位存儲(chǔ)單元陣再細(xì)分為64個(gè)256千位的存儲(chǔ)單元陣。各16兆位存儲(chǔ)單元陣的端部均配置輸入8對(duì)列地址(A0C～A7C、BA0C～BA7C)的列譯碼器。各256千位存儲(chǔ)單元陣之間配置放大位線BL的數(shù)據(jù)的讀出放大器和DQ門電路，該門電路按列譯碼器輸出信號(hào)CSL(流過列選擇線CSL的信號(hào))，從讀出放大器所放大的數(shù)據(jù)中選擇數(shù)據(jù)傳至數(shù)據(jù)線對(duì)DQ。如圖4所示，一個(gè)256千位存儲(chǔ)單元陣的兩端分別有4對(duì)數(shù)據(jù)線對(duì)DQ在運(yùn)轉(zhuǎn)。
常規(guī)讀出動(dòng)作時(shí)，讀出放大器所放大的讀出數(shù)據(jù)輸入圖2所示4個(gè)DQ緩沖器后再放大，并傳送到讀寫線對(duì)RWD。有關(guān)本實(shí)施例的DRAM中，配置成中間夾有行譯碼器的2個(gè)256千位存儲(chǔ)單元陣同時(shí)激活，利用圖2所示列選擇信號(hào)CSL，選擇性地將數(shù)據(jù)傳送至其兩端各4對(duì)(共8對(duì))DQ線對(duì)上。然后，由8個(gè)DQ緩沖器進(jìn)行放大，再將信號(hào)傳送到8對(duì)RWD線。這種讀出動(dòng)作在全部4個(gè)16兆位存儲(chǔ)單元陣同時(shí)并行進(jìn)行，結(jié)果對(duì)整個(gè)集成電路片相當(dāng)于8×4＝32位的數(shù)據(jù)沿RWD線對(duì)傳送，并輸入到該電路片中央的讀出復(fù)接器和寫入復(fù)接器。此復(fù)接器中，根據(jù)5對(duì)地址(A7C～A12C，BA7C～BA12C)選擇一對(duì)讀寫數(shù)據(jù)線對(duì)RWD的數(shù)據(jù)，并輸出到讀出線對(duì)RD。此數(shù)據(jù)經(jīng)選擇電路輸入到輸出緩沖器，再對(duì)輸出端Dout輸出。
常規(guī)寫入時(shí)，則與上述過程相反，外部寫入的數(shù)據(jù)從輸入端Din輸入到輸入緩沖器，再輸出到寫入數(shù)據(jù)線對(duì)WD、BWD。然后，在讀出復(fù)接器和寫入復(fù)接器中，根據(jù)5對(duì)地址(A7C～A12C、BA7C～BA12C)選擇一對(duì)讀寫數(shù)據(jù)線RWD，并經(jīng)DQ緩沖器通過數(shù)據(jù)線對(duì)DQ和DQ門電路，對(duì)位線對(duì)BL寫入。
后文講述測(cè)試讀出時(shí)的動(dòng)作。
下面說明上述DRAM中應(yīng)用本發(fā)明的讀出復(fù)接器和寫入復(fù)接器。
圖5為圖2所示復(fù)接器的簡(jiǎn)略框圖。
如圖5所示，讀出復(fù)接器和寫入復(fù)接器主要由復(fù)接信號(hào)生成電路10、讀出復(fù)接器11和寫入復(fù)接器12組成。
信號(hào)生成電路10根據(jù)5對(duì)列地址(A8C～A12C、BA8C～BA12C)，共生成12個(gè)復(fù)接信號(hào)(BMUL1～BMUL8、BMULA～BMULD)。
讀出復(fù)接器11在常規(guī)讀出和測(cè)試讀出動(dòng)作時(shí)使用。常規(guī)讀出動(dòng)作時(shí)，用12個(gè)復(fù)接信號(hào)BMUL1～BMUL8、BMULA～BMULD，從32對(duì)讀寫數(shù)據(jù)線對(duì)(RWD1～RWD32、BRWD1～BRWD12)中選擇一對(duì)，并將所選的這一對(duì)電氣連接到一對(duì)讀出數(shù)據(jù)線對(duì)(RD、BRD)。
測(cè)試讀出動(dòng)作時(shí)，選擇全部32對(duì)讀寫數(shù)據(jù)線對(duì)(RWD1～RWD32、BRWD1～BRWD32)，將此32對(duì)全部電氣連接至一對(duì)讀出數(shù)據(jù)線對(duì)(RD、BRD)。而且，取全部讀寫數(shù)據(jù)線對(duì)中信號(hào)的邏輯和。
寫入復(fù)接器12也在常規(guī)寫入和測(cè)試寫入動(dòng)作時(shí)使用。常規(guī)寫入動(dòng)作時(shí)，用12個(gè)復(fù)接信號(hào)BMUL1～BMUL8、BMULA～BMULD，從32對(duì)讀寫數(shù)據(jù)線對(duì)(RWD1～RWD32、BRWD1～BRWD32)中選出一對(duì)，并將所選的這一對(duì)電氣連接一對(duì)寫入數(shù)據(jù)線對(duì)(WD、BWD)。
測(cè)試寫入動(dòng)作時(shí)，選擇全部32對(duì)讀寫數(shù)據(jù)線對(duì)(RWD1～RWD32、BRWD1～BRWD32)，將此32對(duì)全部電氣連接一對(duì)讀出數(shù)據(jù)線對(duì)(WD、BWD)。
下面參照各部分的結(jié)構(gòu)說明其動(dòng)作。
圖6為說明復(fù)接信號(hào)生成電路10內(nèi)部結(jié)構(gòu)的電路圖。
如圖6所示，從電路結(jié)構(gòu)考慮，信號(hào)生成電路10大致可分為8個(gè)復(fù)接信號(hào)生成門電路14-1～14-8和4個(gè)復(fù)接信號(hào)生成門電路14-9～14-12，前8個(gè)門電路根據(jù)3對(duì)列地址A8C～A10C、BA8C～BA10C生成8個(gè)復(fù)接信號(hào)BMUL1～BMUL8，后4個(gè)門電路根據(jù)2對(duì)列地址A11C、A12C、BA11C、BA12C生成4個(gè)復(fù)接信號(hào)BMULA～BMULD。上述12個(gè)門電路14-1～14-12的結(jié)構(gòu)均相同，因而僅就生成復(fù)接信號(hào)BMUL1的門電路14-1說明其結(jié)構(gòu)。
門電路14-1包含以3個(gè)列地址BA8C、BA9C、BA10C為輸入的“與”門15和將“與”門15的輸出作為一個(gè)輸入，而其輸出為復(fù)接信號(hào)BMUL1的“或非”門16。
“或非”門16的另一輸入端輸入測(cè)試工作模式信號(hào)TEST。此信號(hào)TEST在常規(guī)工作模式時(shí)為低電平，測(cè)試工作模式時(shí)為高電平。因此，常規(guī)工作模式時(shí)，“或非”門16將“與”門15的輸出反相后輸出，復(fù)接信號(hào)BMUL1的輸出電平取決于“與”門15的輸出電平。反之，測(cè)試工作模式時(shí)，“或非”門16和“與”門15的輸出電平無關(guān)，總是使復(fù)接信號(hào)BMUL1為低電平。
如上生成的12個(gè)復(fù)接信號(hào)BMUL1～BMUL8、BMULA～BMULD分別提供給讀出復(fù)接器11和寫入復(fù)接器12。
圖7為概略說明讀出復(fù)接器11內(nèi)部結(jié)構(gòu)的方框圖。
如圖7所示，讀出復(fù)接器11包含4個(gè)第1級(jí)復(fù)接電路17-1、17-2、17-3、17-4，用來將存儲(chǔ)單元陣A、B、C、D的各8對(duì)讀寫數(shù)據(jù)線對(duì)分別復(fù)接一對(duì)內(nèi)部讀出線對(duì)，共得RDA、BRDA、RDB、BRDB、RDC、BRDC、RDD、BRDD等4對(duì)內(nèi)部讀出線對(duì)。此外，還包含第2級(jí)復(fù)接電路18，用來將4對(duì)內(nèi)部讀出線對(duì)RDA～RDD、BRDA～BRDD復(fù)接成一對(duì)讀出數(shù)據(jù)線對(duì)RD、BRD。
圖8為第1級(jí)復(fù)接電路17-1的電路圖。
第1級(jí)復(fù)接電路17-1～17-4僅輸入的讀寫數(shù)據(jù)線對(duì)不同，其他電路結(jié)構(gòu)均相同。因此，僅就復(fù)接電路17-1說明此電路的結(jié)構(gòu)。
復(fù)接電路17-1包含將8根讀寫數(shù)據(jù)線RWD1～RWD8匯總為一根內(nèi)部讀出數(shù)據(jù)線RDA的正相信號(hào)復(fù)接電路19，以及將8根反相讀寫數(shù)據(jù)線BRWD1～BRWD8匯總為一根反相內(nèi)部讀出數(shù)據(jù)線BRDA的反相信號(hào)復(fù)接電路20。
正相信號(hào)復(fù)接電路19具有與圖1所示器件相同的結(jié)構(gòu)。突出的不同點(diǎn)有傳送數(shù)據(jù)信號(hào)的PMOS群2與選擇輸出的PMOS群3串聯(lián)的電路從4組并接變?yōu)?組并接;數(shù)據(jù)信號(hào)A～D變?yōu)樽x寫數(shù)據(jù)信號(hào)RWD1～RWD8;選擇信號(hào)Ba～Bd變?yōu)閺?fù)接信號(hào)BMUL1～BMUL8。此外，其公共節(jié)點(diǎn)X0連接“非”門21的輸入端，該“非”門21輸出內(nèi)部讀出數(shù)據(jù)信號(hào)RDA作為輸出信號(hào)。
再者，圖8中，標(biāo)號(hào)VD表示集成電路內(nèi)的高電位電源(本實(shí)施例中為VDD電位)，標(biāo)號(hào)VS表示集成電路內(nèi)的低電位電源(本實(shí)施例中為地電位)。
反相信號(hào)復(fù)接電路20與正相信號(hào)復(fù)接電路19結(jié)構(gòu)相同。但用于反相信號(hào)，所以數(shù)據(jù)信號(hào)A～D變?yōu)榉聪嘧x寫數(shù)據(jù)信號(hào)BRWD1～BRWD8。反相信號(hào)復(fù)接電路20的電路元件中，還分別將數(shù)據(jù)信號(hào)傳送用PMOS群標(biāo)為2'-1～2'-8，將輸出選擇用PMOS群標(biāo)為3'-1～3'-8，將對(duì)公共節(jié)點(diǎn)BX0預(yù)充電用NMOS標(biāo)為4’，進(jìn)而將輸入端連接公共節(jié)點(diǎn)的“非”門標(biāo)為21’。因此，這些元件與正相信號(hào)復(fù)接電路19的電路元件相對(duì)應(yīng)，省略其說明。
圖9為第2復(fù)接電路18的電路圖。
第2級(jí)復(fù)接電路18與第1級(jí)復(fù)接電路群17-1～17-4相同，也包含將4根內(nèi)部讀出數(shù)據(jù)線RDA～RDD匯總為一根讀出數(shù)據(jù)線RD的正相信號(hào)復(fù)接電路22，以及將4根反向內(nèi)部讀出數(shù)據(jù)線BR-DA～BRDD匯總為一根反相讀出數(shù)據(jù)線BRD的反相信號(hào)復(fù)接電路23。
正相信號(hào)復(fù)接電路22具有與圖1所示器件相同的結(jié)構(gòu)。突出的不同點(diǎn)是數(shù)據(jù)信號(hào)傳送用PMOS群2(2-9～2-12)分別饋入內(nèi)部讀出數(shù)據(jù)信號(hào)RDA～RDD;輸出選擇用PMOS群3(3-9～3-12)分別饋入復(fù)接信號(hào)BMULA～BMULD。此外，其公共節(jié)點(diǎn)X1連接“非”門24的輸入端，而“非”門24輸出讀出數(shù)據(jù)信號(hào)RD作為輸出信號(hào)。
反相信號(hào)復(fù)接電路23與正相信號(hào)復(fù)接電路22結(jié)構(gòu)相同。但用于反相信號(hào)，所以數(shù)據(jù)信號(hào)傳送用PMOS2-9～2-12的控制極上分別饋入反相內(nèi)部讀出數(shù)據(jù)信號(hào)BRDA～BRDD。此外，反相信號(hào)復(fù)接電路23的電路元件中，還分別將數(shù)據(jù)信號(hào)傳送用PMOS群標(biāo)為2'-9～2'-12，將輸出選擇用PMOS群標(biāo)為3'-9～3'-12，將對(duì)公共節(jié)點(diǎn)BX1預(yù)充電用的NMOS標(biāo)為4’，進(jìn)而將輸入端連接公共節(jié)點(diǎn)的“非”門標(biāo)為21'。因此，這些元件與正相信號(hào)復(fù)接電路22的電路元件相對(duì)應(yīng)，省略其說明。
上述讀出復(fù)接器中，復(fù)接電路分為多級(jí)進(jìn)行設(shè)置。這種結(jié)構(gòu)與用一級(jí)復(fù)接電路將32對(duì)讀寫數(shù)據(jù)線RWD選擇到一對(duì)讀出數(shù)據(jù)線對(duì)RD的結(jié)構(gòu)相比，可進(jìn)一步減小讀出數(shù)據(jù)線對(duì)RD所附加的寄生電容。
又做成將第1級(jí)復(fù)接電路17-1～17-4的輸出信號(hào)線(即讀出數(shù)據(jù)線對(duì)RDA～RDD)分別連接4個(gè)輸出緩沖器。然后，如果使第2級(jí)復(fù)接電路18為非激活狀態(tài)，上述4個(gè)輸出緩沖器代替第2級(jí)復(fù)接電路18，分別接受讀出數(shù)據(jù)(RDA～RDD)的輸入，則可組成×4位結(jié)構(gòu)的DRAM。若借助DRAM片所附加×1位結(jié)構(gòu)、×4位結(jié)構(gòu)切換功能選擇或改變布線圖案做成上述結(jié)構(gòu)，則一塊DRAM片可得多種DRAM。
下面說明讀出復(fù)接器的常規(guī)動(dòng)作。
圖10和圖11分別為說明讀出復(fù)接器11的動(dòng)作用的定時(shí)圖。
如圖10所示，開始時(shí)，讀寫數(shù)據(jù)線對(duì)RWD1～RWD8全為高(H)電平。其原因在于讀寫數(shù)據(jù)線對(duì)RWD1～RWD8全由未圖示的預(yù)充電電路預(yù)先充電到高電位VCC(高電平預(yù)充電)。使讀出復(fù)接器預(yù)先充好電的預(yù)充電信號(hào)PRCH也為高電平。復(fù)接信號(hào)BMUL1～BMUL8只有BMUL2為低(L)電平，其他7個(gè)全為高電平。
上述狀態(tài)之后，預(yù)充電信號(hào)PRCH從高電平轉(zhuǎn)變?yōu)榈碗娖健＿@時(shí)，讀出復(fù)接器11激活。接著，在讀寫數(shù)據(jù)線對(duì)RWD1～RWD8上讀出存儲(chǔ)單元的數(shù)據(jù)。于是，線對(duì)中只有某一方的電位降至低電平。例如，圖10中，讀寫數(shù)據(jù)線對(duì)RWD1保持原來的高電平，僅其反相讀寫數(shù)據(jù)線對(duì)BRWD1降為低電平，而讀寫數(shù)據(jù)線對(duì)RWD2的電位降為低電平，其反相讀寫數(shù)據(jù)線對(duì)BRWD2卻保持原來的高電平。
這樣，讀寫數(shù)據(jù)線對(duì)RWD出現(xiàn)電位差，因而數(shù)據(jù)可讀出到讀寫數(shù)據(jù)線對(duì)RWD。
一讀出到讀寫數(shù)據(jù)線對(duì)RWD上，就將數(shù)據(jù)輸入讀出復(fù)接器11中的第1級(jí)復(fù)接電路群17-1～17-4。這里若僅就讀寫數(shù)據(jù)線對(duì)RWD1、RWD2這兩對(duì)進(jìn)行說明，則圖8所示第1級(jí)復(fù)接電路群17-1的PMOS2-1因數(shù)據(jù)信號(hào)RWD1為高電平而阻斷，反之，PMOS2’-1因數(shù)據(jù)信號(hào)BRWD1為低電平而導(dǎo)通。PMOS2-2因數(shù)據(jù)信號(hào)RWD2為低電平而導(dǎo)通，反之，PMOS2'-2因數(shù)據(jù)信號(hào)BRWD2為高電平而阻斷。又，第1級(jí)復(fù)接信號(hào)BMUL1～BMUL8輸入到第1級(jí)復(fù)接電路群17-1。這里若僅說明復(fù)接信號(hào)BMUL1、BMUL2，則PMOS3-1和3'-1因信號(hào)BMUL1為高電平而阻斷，反之，PMOS3-2和3'-2因信號(hào)BMUL2為低電平而導(dǎo)通。因此，8對(duì)讀寫數(shù)據(jù)線對(duì)RWD中，只選擇RWD2-對(duì)電氣連接到內(nèi)部讀出數(shù)據(jù)線對(duì)RDA。
讀寫數(shù)據(jù)線對(duì)RWD2的數(shù)據(jù)根據(jù)公共節(jié)點(diǎn)X0和BX0中之一是否充電，傳送到內(nèi)部讀出數(shù)據(jù)線對(duì)RDA。若為圖10所示的情況，則讀寫數(shù)據(jù)線對(duì)RWD2為低電平，反相讀寫數(shù)據(jù)線對(duì)BRWD2為高電平，所以公共節(jié)點(diǎn)X0充電為高電平，公共節(jié)點(diǎn)BX0保持原來的低電平。此二公共節(jié)點(diǎn)X0、BX0的電位分別輸入到“非”門21和21'。僅“非”門21使輸出信號(hào)的電位反相，所以如圖11所示，僅內(nèi)部讀出數(shù)據(jù)線對(duì)RDA降至低電平，反相內(nèi)部讀出數(shù)據(jù)線對(duì)BRDA的電位保持原來的高電平。
其他三組復(fù)接電路17-2～17-4也并行進(jìn)行上述動(dòng)作，因而內(nèi)部讀出數(shù)據(jù)線對(duì)RDA～RDD分別出現(xiàn)電位差。這時(shí)，將數(shù)據(jù)讀出到內(nèi)部讀出數(shù)據(jù)線對(duì)RDA～RDD。
數(shù)據(jù)一讀出到內(nèi)部讀出數(shù)據(jù)線對(duì)RDA～RDD，則讀出復(fù)接器11中的第2級(jí)復(fù)接電路18輸入數(shù)據(jù)。第2級(jí)復(fù)接電路18已輸入有第2級(jí)復(fù)接信號(hào)BMULA～BMULD。如圖11所示，上述4個(gè)復(fù)接信號(hào)中僅信號(hào)BMULA為低電平，其他均為高電平。也就是說，圖9所示PMOS3-9和3'-9分別導(dǎo)通，其他輸出選擇用PMOS群3全部阻斷。因此，4對(duì)內(nèi)部讀出數(shù)據(jù)線對(duì)中，只選擇一對(duì)RDA電氣連接到讀出數(shù)據(jù)線對(duì)RD。
內(nèi)部讀出數(shù)據(jù)線對(duì)RDA的數(shù)據(jù)也根據(jù)公共節(jié)點(diǎn)X1和BX1中之一是否充電，傳送到讀出數(shù)據(jù)線對(duì)RD。若為圖11所示的情況，則內(nèi)部讀出數(shù)據(jù)線對(duì)RDA為低電平，反相內(nèi)部讀出數(shù)據(jù)線對(duì)BRDA為高電平，所以公共節(jié)點(diǎn)X1充電到高電平，公共節(jié)點(diǎn)BX1保持原來的低電平。此二公共節(jié)點(diǎn)X1、BX1的電位分別輸入“非”門24、24’。僅“非”門24使輸出信號(hào)的電位反相，因而如圖11所示，僅讀出數(shù)據(jù)線RD降至低電平，另一讀出數(shù)據(jù)線BRD保持原來的高電平。
這樣一來，讀出數(shù)據(jù)線對(duì)RD上出現(xiàn)電位差，將數(shù)據(jù)讀出到讀出數(shù)據(jù)線對(duì)RD上。
下面說明測(cè)試電路。
首先，如圖2所示，測(cè)試電路(T.C)置于“讀出復(fù)接器和寫入復(fù)接器”與輸出緩沖器之間。又，在測(cè)試電路(T.C)和輸出緩沖器之間配置選擇電路(S.C)。常規(guī)讀出動(dòng)作時(shí)，選擇電路(S.C)將讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD分別直接電氣連接到輸出緩沖器的輸入端。測(cè)試讀出動(dòng)作時(shí)，讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD分別輸入到測(cè)試電路(T.C)，并使表示測(cè)試電路(T.C)測(cè)試結(jié)果的輸出結(jié)果電氣連接到輸出緩沖器的輸入端。
圖12為測(cè)試電路(T.C)的電路圖。
如圖12所示，測(cè)試電路包括分別輸入讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD的雙輸入型“與非”門25、分別輸入讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD的雙輸入型“或非”門26、分別輸入“與非”門25的輸出和“或非”門26的輸出的“異”門27?！爱悺遍T27的輸出接至測(cè)試讀出數(shù)據(jù)線TRD，同時(shí)又經(jīng)“非”門28接至反相測(cè)試讀出數(shù)據(jù)線BTRD。圖13為選擇電路(S.C)的電路圖。
如圖13所示，選擇電路包括輸入端連接讀出數(shù)據(jù)線RD的CMOS型傳輸門29、輸入端連接反相讀出數(shù)據(jù)線BRD的CMOS型傳輸門29'、輸入端連接測(cè)試讀出數(shù)據(jù)線TRD的CMOS型傳輸門30、輸入端連接反相測(cè)試讀出數(shù)據(jù)線BTRD的CMOS型傳輸門30'。傳輸門29的PMOS控制極和傳輸門29'的PMOS控制極分別輸入測(cè)試信號(hào)TEST，傳輸門29的NMOS控制極和傳輸門29'的NMOS控制極分別輸入反相測(cè)試信號(hào)BTEST。反之，傳輸門30的PMOS控制極和傳輸門30'的PMOS控制極分別輸入反相測(cè)試信號(hào)BTEST，傳輸門30的NMOS控制極和傳輸門30'的NMOS控制極分別輸入測(cè)試信號(hào)TEST。傳輸門29和29'僅在常規(guī)動(dòng)作時(shí)(即測(cè)試信號(hào)TEST為低電平時(shí))導(dǎo)通。傳輸門30和30'只在測(cè)試動(dòng)作時(shí)(即測(cè)試信號(hào)TEST為高電平時(shí))導(dǎo)通。因此，選擇電路在常規(guī)動(dòng)作時(shí)，將讀出數(shù)據(jù)線RD電氣連接輸出線對(duì)OUT，在測(cè)試動(dòng)作時(shí)，將測(cè)試讀出數(shù)據(jù)線對(duì)TRD電氣連接測(cè)試讀出數(shù)據(jù)線對(duì)OUT。
下面說明測(cè)試模式時(shí)的動(dòng)作。
測(cè)試讀出時(shí)，32位輸?shù)阶x寫數(shù)據(jù)線對(duì)RWD后，第1級(jí)復(fù)接電路17-1～17-4，進(jìn)而第2級(jí)復(fù)接電路18分別取邏輯和運(yùn)算。其原因在于如圖6所示，12個(gè)復(fù)接信號(hào)BMUL1～BMUL8、BMULA～BMULD因TEST信號(hào)為高電平而全部處于低電平(全選擇狀態(tài))。于是，數(shù)據(jù)輸出到測(cè)試讀出數(shù)據(jù)線對(duì)TRD和反相測(cè)試讀出數(shù)據(jù)線對(duì)BTRD。上述32位中寫入同一數(shù)據(jù)，因而若無差錯(cuò)，則讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD中，一種線為高電平，另一種線為低電平，測(cè)試讀出數(shù)據(jù)線TRD為高電平，反向測(cè)試讀出數(shù)據(jù)線BTRD為低電平，最后經(jīng)選擇電路從輸出端Dout輸出高電平數(shù)據(jù)。反之，即便存在一差錯(cuò)，讀出數(shù)據(jù)線RD和反相讀出數(shù)據(jù)線BRD也會(huì)同時(shí)變成低電平，所以測(cè)試讀出數(shù)據(jù)線TRD為低電平，反相測(cè)試讀出數(shù)據(jù)線BTRD為高電平，最后從輸出端Dout輸出低電平數(shù)據(jù)。
下面說明寫入復(fù)接器。
圖14為寫入復(fù)接器的電路圖。
如圖14所示，寫入復(fù)接器12包括設(shè)于各讀寫數(shù)據(jù)線對(duì)的讀寫數(shù)據(jù)線對(duì)選擇電路群31。在有關(guān)本實(shí)施例的DRAM中，設(shè)置有32對(duì)讀寫數(shù)據(jù)線對(duì)RWD1～RWD32，所以集成有選擇電路31-1～31-32共32組。這里僅就選擇電路31-1，說明其主要部分。選擇電路31-1包括由分別輸入復(fù)接信號(hào)BMUL1、BMULA和寫入定時(shí)信號(hào)WRT的三輸入型“或”門33、分別輸入“或”門33的輸出和反相測(cè)試信號(hào)的雙輸入型“與非”門34等邏輯門組成的驅(qū)動(dòng)電路選擇門電路32-1?！芭c非”門34的輸出就是門電路32-1的輸出，連接到接于后級(jí)的讀寫數(shù)據(jù)線對(duì)驅(qū)動(dòng)電路35-1的輸入端。
常規(guī)模式時(shí)，反相測(cè)試信號(hào)BTEST為高電平，因而“或”門33的輸出由“與非”門34加以反相作為門電路32-1的輸出，其輸出電平取決于“或”門33的輸出電平。反之，測(cè)試模式時(shí)，反相測(cè)試信號(hào)BTEST為低電平，所以“與非”門34和“或”門33的輸出電平無關(guān)，其輸出總為高電平。也就是說，門電路32-1具有與圖6所示門電路14-1～14-12相同的功能。
下面說明寫入動(dòng)作。
常規(guī)寫入時(shí)，門電路群32-1～32-32中的任一組輸出高電平的電位，激活驅(qū)動(dòng)電路群35-1～35-32中的一組。因此，一對(duì)寫入數(shù)據(jù)線對(duì)WD與一對(duì)讀寫數(shù)據(jù)線對(duì)RWD電氣連接。于是，輸入數(shù)據(jù)經(jīng)上述所選的一對(duì)讀寫數(shù)據(jù)線對(duì)RWD和DQ緩沖器，通過數(shù)據(jù)線對(duì)DQ和DQ門電路，傳送到位線對(duì)BL。這樣就將數(shù)據(jù)寫入對(duì)應(yīng)的存儲(chǔ)單元。
測(cè)試寫入時(shí)，門電路群32-1～32-32全部輸出高電平的電位，激活所有的驅(qū)動(dòng)電路群35-1～35-32。因此，一對(duì)寫入數(shù)據(jù)線對(duì)WD與全部讀寫數(shù)據(jù)線對(duì)RWD電氣連接。于是，由輸入端Din輸入的數(shù)據(jù)傳送到所有的讀寫數(shù)據(jù)線對(duì)RWD后，經(jīng)DQ緩沖器，通過32對(duì)的數(shù)據(jù)線對(duì)DQ和DQ門電路，又傳送到32對(duì)的位線對(duì)BL。這樣就將同一數(shù)據(jù)寫入對(duì)應(yīng)的所有存儲(chǔ)單元。
下面說明有關(guān)本發(fā)明第3實(shí)施例的64兆位DRAM(結(jié)構(gòu)為64兆字×1位的器件)。
圖15為有關(guān)本發(fā)明第3實(shí)施例的DRAM的簡(jiǎn)略方框圖，圖16為圖15所示的一個(gè)16兆位存儲(chǔ)單元陣的較詳細(xì)說明框圖。
有關(guān)第3實(shí)施例的DRAM基本上與第2實(shí)施例的DRAM相同，但不同點(diǎn)是第2實(shí)施例的DRAM中輸入到復(fù)接器的5對(duì)列地址(A8C～A12C、BA8C-BA12C)，在第3實(shí)施例的DRAM中不是輸入到復(fù)接器，而是輸入到存儲(chǔ)單元陣和DQ緩沖器，而且測(cè)試模式時(shí)為高電平的測(cè)試信號(hào)TEST也輸入到DQ緩沖器。
第3實(shí)施例DRAM在讀出時(shí)，DQ緩沖器僅所選的一個(gè)動(dòng)作，其余31個(gè)連接在RWD線對(duì)上的DQ緩沖器不動(dòng)作，非所選的讀寫數(shù)據(jù)線對(duì)RWD、反相讀寫數(shù)據(jù)線對(duì)BRWD均保持高電平。因此，如圖17和圖18所示的復(fù)接電路那樣，與圖8、圖9所示的復(fù)接電路不同，第3實(shí)施例中不需要輸入按地址譯碼的信號(hào)MULi。于是，并接1個(gè)個(gè)PMOS即可，在電路規(guī)模和選擇速度方面都有利。測(cè)試模式時(shí)的運(yùn)算功能也能與第2實(shí)施例中相同。也就是做成測(cè)試模式時(shí)32個(gè)DQ緩沖器同時(shí)動(dòng)作，在32對(duì)讀寫數(shù)據(jù)線RWD上全部出現(xiàn)數(shù)據(jù)，可進(jìn)行運(yùn)算。寫入時(shí)的動(dòng)作與第2實(shí)施例沒有差別，寫入復(fù)接器12的結(jié)構(gòu)也不變。
根據(jù)上述第2、第3實(shí)施例的DRAM，可獲得如下效果。
首先，與第1實(shí)施例相同，僅借助使數(shù)據(jù)信號(hào)傳送用PMOS群導(dǎo)通或阻斷，就可獲得帶有復(fù)接電路功能的半導(dǎo)體集成電路，因而能減小復(fù)接電路公共節(jié)點(diǎn)X0、X1、BX0、BX1等所帶的寄生電容，數(shù)據(jù)可從讀寫數(shù)據(jù)線對(duì)RWD高速傳至讀出數(shù)據(jù)線對(duì)RD。
此外，借助使讀寫數(shù)據(jù)線對(duì)RWD的預(yù)充電電平為高電位VCC，上述高速數(shù)據(jù)信號(hào)傳送還能進(jìn)一步加快。其原因可從下列的角度來看。讀寫數(shù)據(jù)線對(duì)RWD一般是沿存儲(chǔ)單元陣布線很長(zhǎng)的信號(hào)線。這些讀寫數(shù)據(jù)線對(duì)因?yàn)檫M(jìn)行數(shù)據(jù)讀出的DQ緩沖器的晶體管的結(jié)電容，所以帶有非常大的寄生電容，電位變化非常慢，要將這些線對(duì)中的數(shù)據(jù)信號(hào)高速傳至讀出數(shù)據(jù)線對(duì)RD，圖23、圖24所示的復(fù)接器(以往示于圖1、圖2)是困難的。
這方面，在圖8、圖9、圖17、圖18所示的器件中，數(shù)據(jù)信號(hào)傳送用PMOS群2在其控制極電位僅下降VCC-｜Vthp｜時(shí)就導(dǎo)通，可縮短從數(shù)據(jù)信號(hào)輸入到充電開始的時(shí)間。因此，從數(shù)據(jù)信號(hào)輸入到公共節(jié)點(diǎn)X0、X1、BX0、BX1充電完畢所需的時(shí)間可縮短。
此外，上述器件還具有測(cè)試時(shí)本身兼?zhèn)溥\(yùn)算操作的優(yōu)點(diǎn)。DRAM的測(cè)試模式裝有標(biāo)準(zhǔn)并行讀出的測(cè)試時(shí)間縮短模塊。
有關(guān)上述實(shí)施例的器件中，同時(shí)測(cè)試各存儲(chǔ)單元陣所對(duì)應(yīng)的32位。在測(cè)試寫入時(shí)，將同一數(shù)據(jù)分別寫入上述的32位。然后，將這些數(shù)據(jù)全部并行讀出來，如果這些數(shù)據(jù)一致，就在輸出端輸出“1”，如果不一致，就輸出“0”。這樣，測(cè)試時(shí)間比通常逐位進(jìn)行的方式可縮短至1/32。此測(cè)試模式在讀出時(shí)，復(fù)接信號(hào)BMUL1～BMUL8、BMULA～BMULD全部均為低電平。于是，可將所有讀寫數(shù)據(jù)線對(duì)WRD上讀出的信號(hào)都以線“或”的形式運(yùn)算，并把運(yùn)算結(jié)果傳送到讀出數(shù)據(jù)線對(duì)RD。
也就是說，如果32位數(shù)據(jù)完全一致，則可象通常動(dòng)作模式那樣，將一致的數(shù)據(jù)傳送到讀出數(shù)據(jù)線對(duì)RD;如果發(fā)生差錯(cuò)而數(shù)據(jù)不一致，則讀出數(shù)據(jù)線對(duì)RD同時(shí)變?yōu)楦唠娖?，從而與無差錯(cuò)時(shí)有區(qū)別，可將信息傳至輸出電路。
這樣，第2、第3實(shí)施例的DRAM中，不僅在常規(guī)動(dòng)作模式時(shí)具有高速數(shù)據(jù)選擇能力，而且在測(cè)試動(dòng)作模式時(shí)，不改變電路，只增加選擇信號(hào)控制方法，就能簡(jiǎn)便地與之對(duì)應(yīng)。
下面說明有關(guān)本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路器件。圖19為該器件的電路圖。
圖19所示第4實(shí)施例的器件，其結(jié)構(gòu)和動(dòng)作原理基本上與第1實(shí)施例中相同，但在公共節(jié)點(diǎn)X上增加微閂鎖(小さなラツチ)電路36。
公共節(jié)點(diǎn)X在預(yù)充電信號(hào)PRCH切入，使預(yù)充電用NMOS4阻斷時(shí)，變成浮動(dòng)低電平。在公共節(jié)點(diǎn)X為浮動(dòng)低電平的期間，微閂鎖電路36將X點(diǎn)的電位固定為低電平(本實(shí)施例中為地電位)，使該電位不因噪聲等而變動(dòng)。
圖19等有關(guān)本發(fā)明的電路中，在從數(shù)據(jù)信號(hào)A、B、C、D中選擇的信號(hào)為高電平時(shí)，數(shù)據(jù)信號(hào)傳輸后還必須使公共節(jié)點(diǎn)X長(zhǎng)時(shí)間保持低電平。因此，從動(dòng)作穩(wěn)定和防止數(shù)據(jù)讀出差錯(cuò)等差錯(cuò)動(dòng)作的角度來看，上述在公共節(jié)點(diǎn)X連接微閂鎖電路36的方法是有用的。
又，微閂鎖電路意指微弱敏感的閂鎖電路，即閂鎖電路36的輸出電平可快速反相。也就是說，若公共接點(diǎn)X的電位因PMOS群2、PMOS群3分別導(dǎo)通而開始上升，則閂鎖電路36快速檢測(cè)出此情況，使其輸出電平反相。
將固定上述公共節(jié)點(diǎn)X的電位的閂鎖(鎖存)電路36做成上述微閂鎖電路，因而數(shù)據(jù)一提供給公共節(jié)點(diǎn)X，就可立即使輸出電平反相，無損于高速數(shù)據(jù)傳送。
下面說明有關(guān)本發(fā)明第5實(shí)施例的半導(dǎo)體集成電路器件。圖20為該器件的電路圖。
圖20所示第5實(shí)施例的器件是將圖1所示器件的MOSFET導(dǎo)電型結(jié)構(gòu)完全倒置的。圖20中還將數(shù)據(jù)傳送NMOS群標(biāo)為2N-1～2N-4，將輸出選擇PMOS群標(biāo)為3P-1～3P-4，將公共節(jié)點(diǎn)X預(yù)充電用的PMOS標(biāo)為4P，因而與圖1所示的器件對(duì)應(yīng)，省略其說明。
此第5實(shí)施例的器件，其動(dòng)作原理和優(yōu)點(diǎn)同第1實(shí)施例。圖21為說明第5實(shí)施例器件動(dòng)作的定時(shí)圖。
下面說明有關(guān)本發(fā)明第6實(shí)施例的半導(dǎo)體集成電路器件。圖22為該器件的電路圖。
圖22所示第6實(shí)施例的器件是在圖20所示器件的公共節(jié)點(diǎn)X上增加圖19所示的微閂鎖電路36的。
此第6實(shí)施例的器件，其動(dòng)作原理和優(yōu)點(diǎn)同第1實(shí)施例，而且可獲得圖19所示第4實(shí)施例器件所具有的動(dòng)作穩(wěn)定和防止誤動(dòng)作的效果。
由上述各實(shí)施例說明的本發(fā)明，可選擇多個(gè)數(shù)據(jù)，傳送到下一級(jí)，從而減小寄生電容，又能將傳送閾值設(shè)得較低，從而可高速傳送。尤其是所選數(shù)據(jù)越多，上述效果越大。
此外，在DRAM等測(cè)試動(dòng)作模式中，常規(guī)動(dòng)作模式時(shí)的選擇電路不做任何改變，就可判定多個(gè)讀出數(shù)據(jù)的一致或不一致，因而還具有能實(shí)現(xiàn)理想測(cè)試電路的效果，該電路體積緊湊，而且常規(guī)動(dòng)作和測(cè)試動(dòng)作時(shí)的訪問時(shí)間無差別。
綜上所述，根據(jù)本發(fā)明，可提供選擇數(shù)據(jù)多時(shí)也能作高速選擇的半導(dǎo)體集成電路器件。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，其特征在于該器件具有在第1電源端子與公共節(jié)點(diǎn)之間插入電流通路且至少2個(gè)相互并接的第1、第2絕緣柵型FET；在第2電源端子與上述公節(jié)點(diǎn)之間插入電流通路且對(duì)上述公共節(jié)點(diǎn)的電位預(yù)充電用的預(yù)充電手段；上述第1、第2絕緣柵型FET各自的控制極分別連接互不相同的第1、第2數(shù)據(jù)信號(hào)線，并利用上述第1、第2絕緣柵型FET的導(dǎo)通和非導(dǎo)通，將第1、第2數(shù)據(jù)信號(hào)線中所提供的第1、第2數(shù)據(jù)傳送到上述公共節(jié)點(diǎn)。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于該器件還具有從上述第1、第2數(shù)據(jù)信號(hào)線選擇應(yīng)傳送數(shù)據(jù)的信號(hào)線的選擇手段。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于上述選擇手段為分別在上述公共節(jié)點(diǎn)與上述第1絕緣柵型FET之間、上述公共節(jié)點(diǎn)與上述第2絕緣柵型FET之間插入電流通路的第3、第4絕緣柵型FET。
4.如權(quán)利要求2或3所述的半導(dǎo)體集成電路器件，其特征在于上述選擇手段具有選擇上述第1、第2數(shù)據(jù)信號(hào)線中的任一根，將上述第1數(shù)據(jù)和第2數(shù)據(jù)中的任一個(gè)傳送到上述公共節(jié)點(diǎn)的復(fù)接功能;同時(shí)全部選擇上述第1、第2數(shù)據(jù)信號(hào)線，并對(duì)上述第1數(shù)據(jù)和第2數(shù)據(jù)進(jìn)行邏輯和運(yùn)算的邏輯和運(yùn)算功能。
5.如權(quán)利要求1至4中任一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于該器件還具有連接上述公共節(jié)點(diǎn)且將上述公共節(jié)點(diǎn)的電位固定于規(guī)定電位的電位固定手段。
6.如權(quán)利要求5所述的半導(dǎo)體集成電路器件，其特征在于上述電位固定手段為鎖存電路。
7.如權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于上述第1數(shù)據(jù)和上述第2數(shù)據(jù)分別具有預(yù)充電電位電平，該電平為二值邏輯電平之一。
8.如權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于上述第1、第2數(shù)據(jù)信號(hào)線的另一端分別電氣連接動(dòng)態(tài)型隨機(jī)存取存儲(chǔ)器的存儲(chǔ)單元，上述第1、第2數(shù)據(jù)分別為從上述存儲(chǔ)單元讀出的數(shù)據(jù)。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路器件，其特征在于上述選擇手段具有選擇上述第1、第2數(shù)據(jù)信號(hào)線中的任一根，將上述第1數(shù)據(jù)和第2數(shù)據(jù)中的任一個(gè)傳送到上述公共節(jié)點(diǎn)的復(fù)接功能;還具有同時(shí)全部選擇上述第1、第2數(shù)據(jù)信號(hào)線，對(duì)上述第1數(shù)據(jù)和第2數(shù)據(jù)進(jìn)行邏輯和運(yùn)算的邏輯和運(yùn)算功能;常規(guī)動(dòng)作時(shí)，利用上述復(fù)接功能選擇上述存儲(chǔ)單元讀出數(shù)據(jù)中的任一個(gè);測(cè)試動(dòng)作時(shí)，利用上述邏輯和運(yùn)算功能并行讀出上述存儲(chǔ)單元的讀出數(shù)據(jù)。
全文摘要
本發(fā)明提供一種即使選擇數(shù)據(jù)多也能高速選擇的半導(dǎo)體集成電路器件。該器件具有并接在電源端子VDD與公共節(jié)點(diǎn)X之間的數(shù)據(jù)傳送PMOS2-1、2-2，以及接在接地端子GND與公共節(jié)點(diǎn)X之間的預(yù)充電用NMOS4。PMOM2-1、2-2的控制極分別連接讀寫數(shù)據(jù)線RWD1、RWD2，利用PMOS2-1、2-2的通斷將上述數(shù)據(jù)線所提供的數(shù)據(jù)傳送到公共節(jié)點(diǎn)X。此結(jié)構(gòu)可使公共節(jié)點(diǎn)X所帶寄生電容中的結(jié)電容僅為PMOS2-1、2-2和NMOS4的漏極結(jié)電容，因而能減小寄生電容。
文檔編號(hào)G11C7/00GK1113038SQ9510081
公開日1995年12月6日 申請(qǐng)日期1995年2月25日 優(yōu)先權(quán)日1994年2月25日
發(fā)明者大澤隆 申請(qǐng)人:東芝株式會(huì)社