專利名稱：Pmos只讀存儲(chǔ)器地址線解碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種PMOS只讀存儲(chǔ)器地址線解碼裝置，尤指一種克服只讀存儲(chǔ)器因擊穿電壓過低而無法適用于較高電壓場合的缺點(diǎn)，并能解決地址線解碼裝置過度占用芯片空間問題的解碼裝置，是一種用以制出適于高密度只讀存儲(chǔ)器的半導(dǎo)體型式的地址線解碼電路。
目前的高密度只讀存儲(chǔ)器，已發(fā)展至次微米制造階段，其結(jié)構(gòu)為如

圖1的局部俯視圖及圖2的等效電路圖所示，以位于下方的各縱向排列的隱埋式位線(BURIED N+ BIT LINE)BL1～BL4及橫跨在各隱埋式位線上方的多晶硅字線(WORD LINE)WL1～WL3構(gòu)成高密度只讀存儲(chǔ)器，而在對應(yīng)于各字線WL1～WL3的兩相鄰位線BL1～BL4間分別形成存儲(chǔ)單元T1～T9(CELL)，可通過寫碼掩模植入寫碼離子至特定存儲(chǔ)單元(CELL)通道區(qū)內(nèi)，借以切斷相應(yīng)存儲(chǔ)單元的通路狀態(tài)(提高各存儲(chǔ)單元的臨界電壓Vt至高于供應(yīng)電壓，使其無法正常導(dǎo)通)，達(dá)到使植入有離子的存儲(chǔ)單元區(qū)域轉(zhuǎn)變?yōu)椤癘FF”狀態(tài)，達(dá)到只讀存儲(chǔ)器的寫碼效果，而由于前述隱埋式N+位線與該寫碼離子的濃度相對關(guān)系，致使各存儲(chǔ)單元本身的擊穿電壓(BREAKDOWN VOLTAGE)較低(約在3～4V)，因而在對位于存儲(chǔ)器外圍的地址線解碼器進(jìn)行設(shè)計(jì)時(shí)，便需相當(dāng)注意其電壓問題，以免造成元件擊穿漏電，為解決地址線解碼器可能衍生的問題，有一種運(yùn)用與非門/或非門及反相器等靜態(tài)結(jié)構(gòu)的邏輯門構(gòu)成的前述解碼器裝置，其型態(tài)上如圖3所示，亦即在存儲(chǔ)區(qū)域10向兩側(cè)外伸的各多晶硅字線W/L上分別連接有與非門20及反相器30等結(jié)構(gòu)，借以形成可對各地址線A0～A2的解碼效果，然而此種設(shè)計(jì)，導(dǎo)致需占用相當(dāng)大的芯片面積，就以圖3中間位置的存儲(chǔ)區(qū)域10的占用面積來看(如圖4所示)，該種由中央向兩側(cè)外伸的各個(gè)多晶硅字線W/L是以不同長度外伸一適當(dāng)長度，然后再與縱向排列的金屬線M連接，而在各個(gè)縱向金屬線M的下端，即為供外接如圖3所示的各組反相器30與與非門20等邏輯電路構(gòu)成的地址解碼裝置，由圖4看出，不僅在介于各金屬線M間的多余空間及在各多晶硅字線W/L間的空間被浪費(fèi)，且該種以反相器30及與非門20構(gòu)成的解碼裝置，當(dāng)?shù)刂肪€增加時(shí)，需大幅增加，若以六條地址線A0～A5為例，多晶硅字線的數(shù)量為64條，亦即相當(dāng)于圖3該存儲(chǔ)區(qū)域10兩側(cè)分別外伸有32條字線W/L，因此，反相器30及與非門20均需六十四組，這種極為龐大的邏輯門，導(dǎo)致解碼器過度占用芯片空間并導(dǎo)致裝置極為復(fù)雜，因此，鑒于傳統(tǒng)高密度只讀存儲(chǔ)器的擊穿電壓問題、通過邏輯門形成地址線解碼器結(jié)構(gòu)異常復(fù)雜與過于占用空間的問題，該傳統(tǒng)高密度只讀存儲(chǔ)器有予以改進(jìn)的必要。
本發(fā)明的主要目的在于提供一種PMOS只讀存儲(chǔ)器地址線解碼裝置，其是在存儲(chǔ)區(qū)域兩側(cè)的多余空間直接形成PMOS存儲(chǔ)區(qū)域的結(jié)構(gòu)，利用選擇性寫碼而形成不同的開關(guān)回路狀態(tài)，達(dá)到與形成解碼器相同的效果，并且在多地址線狀態(tài)下，僅需較少的外圍邏輯門即可構(gòu)成，具有降低空間占用面積及簡化結(jié)構(gòu)的優(yōu)點(diǎn)，在地址解碼電路的對應(yīng)于存儲(chǔ)器的各字線上形成有放電晶體管，在一般情況下，以一預(yù)先放電的使能信號(hào)經(jīng)各放電晶體管，使各字線放電維持在低電平，以免漏電，當(dāng)欲進(jìn)行數(shù)據(jù)讀取時(shí)，才使選定的字線轉(zhuǎn)變?yōu)楦唠娖?，以達(dá)到選取的效果，并解決接面擊穿漏電問題。
本發(fā)明是一種PMOS只讀存儲(chǔ)器地址線解碼裝置，其包括兩組分別位于存儲(chǔ)區(qū)域兩側(cè)的解碼區(qū)域，此解碼區(qū)域是以陣列結(jié)構(gòu)形成數(shù)個(gè)PMOS晶體管，并通過離子植入使特定位置的晶體管導(dǎo)通，以合成出地址解碼線路，而在PMOS通道區(qū)域植入P型碼，可避免接面擊穿漏電；在各解碼區(qū)域的內(nèi)、外側(cè)位置分別形成有對應(yīng)于存儲(chǔ)區(qū)域各字線位置的接地晶體管與電源晶體管，各接地晶體管及電源晶體管的柵極與一使能信號(hào)連接，利用使能信號(hào)的高低電平變化，使存儲(chǔ)區(qū)各字線在未動(dòng)作時(shí)，均呈低電平狀態(tài)，而在欲進(jìn)行讀取時(shí)，經(jīng)解碼區(qū)域送入一高電平信號(hào)至選定的字線，以確實(shí)防止漏電。
前述的PMOS只讀存儲(chǔ)器地址線解碼裝置中，各解碼區(qū)域的各晶體管恰好位于存儲(chǔ)區(qū)域兩側(cè)的各外伸字線之間的間隙中，以達(dá)到高密度。
前述的PMOS只讀存儲(chǔ)器地址線解碼裝置中，各解碼區(qū)域分別對應(yīng)于各字線以多數(shù)晶體管互相串聯(lián)連接，構(gòu)成正電源與存儲(chǔ)區(qū)域各字線間的開關(guān)回路。
本發(fā)明有效運(yùn)用存儲(chǔ)區(qū)域兩側(cè)的空間，形成PMOS陣列晶體管，并通過離子寫碼以合成為解碼電路，使空間運(yùn)用更有效，且在形成的解碼電路中還形成可在未使用狀態(tài)令存儲(chǔ)區(qū)各字線放電，而僅在讀取時(shí)才使選定的字線為高電平的裝置，能有效地解決擊穿漏電問題，為一新穎實(shí)用的只讀存儲(chǔ)器地址解碼裝置。
以下結(jié)合附圖進(jìn)一步說明本發(fā)明的具體裝置特征及目的。
附圖簡要說明圖1是高密度只讀存儲(chǔ)器的俯視示意圖。
圖2是圖1只讀存儲(chǔ)器的等效電路圖。
圖3是運(yùn)用靜態(tài)邏輯門構(gòu)成解碼電路的電路示意圖。
圖4是傳統(tǒng)解碼裝置存儲(chǔ)區(qū)域的布局示意圖。
圖5是本發(fā)明的解碼電路結(jié)構(gòu)示意圖。
圖6是本發(fā)明的存儲(chǔ)區(qū)域的布局示意圖。
如圖5所示，整個(gè)以虛線框出的區(qū)域即為本發(fā)明的存儲(chǔ)區(qū)域10，而其不同于傳統(tǒng)裝置之處在于在由存儲(chǔ)區(qū)域10中央位置的存儲(chǔ)區(qū)11兩側(cè)向外延伸的各字線W/L之間的空間中，形成有類似于中央存儲(chǔ)區(qū)11的以橫向P+擴(kuò)散層(DIFFUSION)與縱向多晶硅構(gòu)成的陣列(ARRAY)型態(tài)的PMOS解碼區(qū)域40，而在該兩解碼區(qū)域40中以圓圈標(biāo)示的晶體管部份是表示通過硼離子寫碼的區(qū)域，以使該種區(qū)域轉(zhuǎn)變?yōu)椤癘N”狀態(tài)，而其余晶體管則如正常晶體管一樣可正常導(dǎo)通或截止，且各解碼區(qū)域40均以多個(gè)晶體管與各字線及正電源VCC串聯(lián)，而利用前述離子植入的寫碼作用，使該兩解碼區(qū)域40具有地址線解碼器的解碼作用，而在兩解碼區(qū)域40的最內(nèi)側(cè)及最外側(cè)位置，分別對應(yīng)于各字線W/L串接有受控于使能信號(hào)A的接地NMOS晶體管45～48與連接正電源VCC的PMOS晶體管41～44。(在該P(yáng)MOS通道區(qū)域植入P型碼(P-TYPE CODE)，可避免接面擊穿漏電(JUNCTIONBREAKDOWN LEAKAGE)問題。)上述虛線方框位置的芯片電路布局如圖6所示，亦即前述該兩組解碼區(qū)域40相鄰排列在中央存儲(chǔ)區(qū)11的兩側(cè)，并以極短的金屬線M相互搭接，而其中涂黑的各個(gè)矩形區(qū)域便為植入有寫碼離子的區(qū)域(即令晶體管呈“ON”狀態(tài))，由此形成解碼電路，而在兩解碼電路40的內(nèi)側(cè)及外側(cè)位置即為與接地點(diǎn)GND及與正電源VCC串聯(lián)連接的各組晶體管45～48、41～44，以此圖6的結(jié)構(gòu)可知，將存儲(chǔ)區(qū)的解碼回路部份通過額外存儲(chǔ)區(qū)以寫碼方式合成，具有有效利用芯片面積及提高布局密度的優(yōu)點(diǎn)。
而供連接在圖6下方的外圍電路，如圖5虛線框出的存儲(chǔ)區(qū)域10以外的區(qū)域，與圖3的傳統(tǒng)結(jié)構(gòu)相同，各個(gè)外部輸入地址線A0～A2分別連接兩反相器，因此，本發(fā)明該兩組位于存儲(chǔ)區(qū)11兩側(cè)的解碼區(qū)域40取代了傳統(tǒng)的地址線解碼器，工作時(shí)，在正常情況下，該使能信號(hào)A均呈現(xiàn)高電平，亦即令位于兩解碼區(qū)域40內(nèi)側(cè)的各接地晶體管45～48均為導(dǎo)通接地，使存儲(chǔ)區(qū)11的各字線W/L維持在低電平狀態(tài)，而在欲讀取存儲(chǔ)內(nèi)容時(shí)，才將該使能信號(hào)A轉(zhuǎn)變?yōu)榈碗娖綘顟B(tài)ACTIVE，使各接地晶體管45～48切斷，以利用外部的地址線A0～A2的信號(hào)，經(jīng)解碼區(qū)40解碼使欲選定的字線W/L為高電平，達(dá)到正常讀取存儲(chǔ)區(qū)11內(nèi)特定位置數(shù)據(jù)內(nèi)容的目的。
由上述讀取存儲(chǔ)區(qū)11數(shù)據(jù)的方式可知，在一般未進(jìn)行讀取存儲(chǔ)內(nèi)容的情況下，均使存儲(chǔ)區(qū)11的各字線維持在低電平狀態(tài)，而僅在讀取時(shí)，使選取的字線為高電平，而讀取動(dòng)作消失后，又恢復(fù)至前述完全放電的狀態(tài)，由此可避免擊穿漏電衍生的相關(guān)問題。
由本發(fā)明各組解碼區(qū)域40與各地址線A0～A2的關(guān)系還可看出，僅需在各地址線的正相及反相信號(hào)與存儲(chǔ)區(qū)的各字線縱、橫交錯(cuò)的交點(diǎn)位置分別形成晶體管，其離子植入作業(yè)也可與存儲(chǔ)區(qū)11的寫碼作業(yè)同時(shí)進(jìn)行，故而在實(shí)施上相當(dāng)簡便。以前述僅有三條地址線的只讀存儲(chǔ)器為例，與傳統(tǒng)裝置相比并未見簡化，然而一般存儲(chǔ)器均為多地址線，則可顯示其間有著極大差別，在圖5中，若采用六條地址線A0～A5，兩側(cè)僅需擴(kuò)充該解碼區(qū)域40的縱向、橫向線路數(shù)量即可，且以圖6的布局來看，其高度更是完全配合中央存儲(chǔ)區(qū)11，其與圖3傳統(tǒng)裝置中其外圍邏輯部分是在存儲(chǔ)區(qū)域10兩側(cè)分別以32組邏輯門組成的裝置相比，可節(jié)省相當(dāng)大的空間，而在更多地址線的場合，其間的差距更為明顯，由此足以證明本發(fā)明具有簡化結(jié)構(gòu)的功效。
權(quán)利要求
1.一種PMOS只讀存儲(chǔ)器地址線解碼裝置，其特征在于包括兩組分別位于存儲(chǔ)區(qū)域兩側(cè)的解碼區(qū)域，所述解碼區(qū)域是以陣列結(jié)構(gòu)形成數(shù)個(gè)PMOS晶體管，并通過離子植入使特定位置的晶體管導(dǎo)通，以合成出地址解碼線路，而在PMOS通道區(qū)域植入P型碼，可避免接面擊穿漏電；在所述各解碼區(qū)域的內(nèi)、外側(cè)位置分別形成有對應(yīng)于存儲(chǔ)區(qū)域各字線位置的接地晶體管與電源晶體管，所述各接地晶體管及電源晶體管的柵極與一使能信號(hào)連接，利用所述使能信號(hào)的高低電平變化，使所述存儲(chǔ)區(qū)各字線在未動(dòng)作時(shí)，均呈低電平狀態(tài)，而在欲進(jìn)行讀取時(shí)，經(jīng)所述解碼區(qū)域送入一高電平信號(hào)至選定的所述字線，以確實(shí)防止漏電。
2.根據(jù)權(quán)利要求1所述的PMOS只讀存儲(chǔ)器地址線解碼裝置，其特征在于所述各解碼區(qū)域的所述各晶體管恰好位于所述存儲(chǔ)區(qū)域兩側(cè)的各外伸的所述字線之間的間隙中，以達(dá)到高密度。
3.根據(jù)權(quán)利要求1所述的PMOS只讀存儲(chǔ)器地址線解碼裝置，其特征在于所述各解碼區(qū)域分別對應(yīng)于所述各字線以多數(shù)晶體管互相串聯(lián)連接，構(gòu)成正電源與所述存儲(chǔ)區(qū)域各字線間的開關(guān)回路。
全文摘要
本發(fā)明涉及一種PMOS只讀存儲(chǔ)器地址線解碼裝置，主要是在位于存儲(chǔ)區(qū)域兩側(cè)的各字線間的間隙內(nèi)分別形成PMOS存儲(chǔ)區(qū)域，經(jīng)選擇性寫碼步驟，使植入的特定區(qū)域轉(zhuǎn)變?yōu)橥?，由此?gòu)成地址線解碼電路，能夠大幅減少外圍邏輯門與縮小占用面積，在正常情況下，是通過一使能信號(hào)使存儲(chǔ)器所有字線均放電為低電平，僅在讀取時(shí)，通過地址線解碼電路解碼，使特定字線為高電平，由此解決接面擊穿問題。
文檔編號(hào)G11C17/00GK1143252SQ9510096
公開日1997年2月19日 申請日期1995年3月6日 優(yōu)先權(quán)日1995年3月6日
發(fā)明者曹興誠 申請人:聯(lián)華電子股份有限公司