專利名稱：存儲器存取之接口電路及存儲器存取的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種接口電路及存取方法，尤其涉及一種存儲器存取的接口電路及存儲器存取的方法。
傳統(tǒng)的用以讀取存儲器數(shù)據(jù)的方式有二種，一種是串行式，另一種為并行式。
請參閱

圖1，其為傳統(tǒng)的以串行方式讀取存儲器數(shù)據(jù)的電路方塊圖，包括移位寄存器2、解碼存儲器單元3以及輸出寄存器4。其中，我們想要讀取的數(shù)據(jù)儲存于解碼記憶單元3內(nèi)，而移位寄存器2、解碼存儲器單元3以及輸出寄存器4位于同一個IC包裝1之內(nèi)，該包裝1具有引腳(pin)AIN、DOUT、CLK，以及CS。
圖2為圖1的時序信號圖，以下配合圖1、2來說明串行式的讀取動作；當(dāng)CS為低時，位于IC1內(nèi)的電路被使能，CLK引腳則用以接收時鐘脈沖信號，而AIN引腳則用以接收地址信號，假設(shè)解碼存儲器單元3每一地址為14位，則AIN引腳以每次一位的串行方式依次接收14位的地址信號A0-A13，而移位寄存器2亦依序接收A0-A13，待A0-A13已完全接收完畢后，再輸出A0-A13至解碼存儲器單元3，而解碼存儲器單元3接收地址A0-A13后，便將其解碼并同時輸出對應(yīng)位于地址A0-A13的數(shù)據(jù)D0-D7給輸出寄存器4，而輸出寄存器4再將D0-D7以一次一位的串行方式由引腳DOUT輸出。
串行式讀取方式的優(yōu)點在于，讀取解碼存儲器單元3的接口電路僅需一個地址引腳及一個數(shù)據(jù)輸出引腳，因此，當(dāng)解碼存儲器單元3的存儲器容量被擴(kuò)充時，只要增加輸入地址的位數(shù)即可，不須更動IC包裝1的引腳數(shù)，因此，不必變更外界與之配合的系統(tǒng)結(jié)構(gòu)。此外，可節(jié)省包裝成本，并可減少控制此存儲器IC所需之信號數(shù)。
然而串行式的讀取速率極為緩慢，每寫入一個地址位或讀取一數(shù)據(jù)位就需耗去一個鐘率信號(clock)的時間，極費時間，故通常用于低速的應(yīng)用。
此外，當(dāng)前后二個地址信號的位差異不大時，例如前后二個32位的地址信號之間只有8位不同，串行式的讀取方法仍需將后一個地址信號的32位全部輸入，才可讀取到后一個地址信號所指的數(shù)據(jù)，無法僅輸入改變的8位。這是因為，地址信號的輸入及數(shù)據(jù)信號的輸出是以單一固定的時鐘脈沖信號(圖二的CLK)控制，令外部的外圍控制電路無法依據(jù)地址信號位的變化來調(diào)整地址寫入及數(shù)據(jù)讀出的時機(jī)。
依據(jù)存儲器數(shù)據(jù)讀取的特性，通常被讀取的數(shù)據(jù)都是屬于解碼存儲器單元內(nèi)連續(xù)地址的數(shù)據(jù)，即使前后的地址信號非為連續(xù)，通常也只有少數(shù)個位會有變化，在這種情況下，持續(xù)輸入連續(xù)的地址信號或是地址位差異甚少的地址信號的需求，將更降低串行式讀取方式的讀取速率。
請參閱圖3，圖3為傳統(tǒng)的以并行式讀取存儲器數(shù)據(jù)的電路方塊圖。
圖3表示了解碼存儲器單元5，與圖1不同之處在于，圖三將14個位的地址信號同時輸入解碼存儲器單元5的引腳A0-A13，14個位的地址信號由解碼存儲器單元5解碼后再同時輸出對應(yīng)該地址信號的數(shù)據(jù)，因此，解碼存儲器單元5必須具備14個地址接收引腳A0-A13，以及8個數(shù)據(jù)輸出引腳D0-D7，另外，解碼存儲器單元5還包括了晶片選擇引腳CS以及輸出使能引腳OE。圖4則表示了圖3電路之各引腳的時序信號。
并行式讀取的優(yōu)點在于每一個位的地址及數(shù)據(jù)皆由相對應(yīng)的引腳接收或輸出，因此讀取一次即可得一筆完整的數(shù)據(jù)，讀取速率快。
然而其缺點在于，引腳過多，包裝成本大；此外，外部用以控制解碼存儲器單元5的控制器必需提供相等數(shù)目的引腳來控制該等地址及數(shù)據(jù)引腳，占用了過多的控制器的控制引腳；另外，一旦解碼存儲器單元5被擴(kuò)充時，整個解碼存儲器單元5的引腳數(shù)增加，其外部外圍之控制系統(tǒng)的布局必需重新設(shè)計。
本發(fā)明的主要目的在于提供一種存儲器存取的接口電路及存儲器存取的方法，可有效提高存儲器數(shù)據(jù)的存取速率。
本發(fā)明的另一目的在于提供一種存儲器存取的接口電路及存儲器存取的方法，可有效地降低存儲器的引腳數(shù)目與包裝成本。
本發(fā)明提供一種存儲器讀取的接口電路，其用以讀取一解碼存儲器單元的數(shù)據(jù)，該解碼存儲器單元具有復(fù)數(shù)個地址，而每一地址對應(yīng)一數(shù)據(jù)；該接口電路包括一地址儲存電路，用以儲存外界分次串行輸入的該解碼存儲器單元的一地址信號，并于同一時間輸出該地址信號至該解碼存儲器單元；一數(shù)據(jù)緩沖電路，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)；一位選擇電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以設(shè)定該地址儲存電路于同一時刻所能接收的位數(shù)，以及該數(shù)據(jù)緩沖電路于同一時刻所能輸出的位數(shù)；以及一控制電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以提供該地址儲存電路以及該數(shù)據(jù)緩沖電路所需要的使能信號，以及該解碼存儲器單元所需的讀寫信號。其中該解碼存儲器單元為一只讀存儲器。
較佳者，該地址儲存電路包括一地址計數(shù)寄存器，電連接于該控制電路以及該解碼存儲器單元，用以儲存該地址信號；以及一地址指針器，電連接于該位選擇電路、該地址計數(shù)寄存器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而產(chǎn)生復(fù)數(shù)個地址指針信號，并于外界每次輸入該解碼存儲器單元之地址信號時提供一該地址指針信號，作為該地址計數(shù)寄存器儲存該地址所需的地址指針。
較佳者，該數(shù)據(jù)緩沖電路包括一單向數(shù)據(jù)緩沖器，電連接于該控制電路以及該解碼存儲器單元，用以寄存由該解碼存儲器單元所輸出對應(yīng)于該一地址信號的數(shù)據(jù)，并分次串行輸出該解碼存儲器單元地址所對應(yīng)的數(shù)據(jù)；以及一數(shù)據(jù)指針器，電連接于該位選擇電路、該數(shù)據(jù)緩沖器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，產(chǎn)生復(fù)數(shù)個數(shù)據(jù)輸出指針，該數(shù)據(jù)緩沖器可依該復(fù)數(shù)個數(shù)據(jù)輸出指針決定該數(shù)據(jù)緩沖器每次所應(yīng)輸出的數(shù)據(jù)位。
該地址儲存電路每次所接收之地址的位數(shù)小于每一該解碼存儲器單元之地址的位數(shù)。該數(shù)據(jù)緩沖電路每次所輸出數(shù)據(jù)之位數(shù)小于每一該解碼存儲器單元之地址所對應(yīng)之?dāng)?shù)據(jù)的位數(shù)。
本發(fā)明提供一種存儲器存取的接口電路，其用以存取一解碼存儲器單元的數(shù)據(jù)，該接口電路包括讀取及寫入二種狀態(tài)；該接口電路包括一地址儲存電路，用以儲存外界分次輸入的該解碼存儲器單元的一地址信號，并于同一時間輸出該地址信號至該解碼存儲器單元；一數(shù)據(jù)緩沖電路，當(dāng)該接口電路處于讀取狀態(tài)時，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)，而當(dāng)該接口電路處于寫入狀態(tài)時，用以寄存一外界所輸入的數(shù)據(jù)；一位選擇電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，以設(shè)定該位址儲存電路于同一時刻所能接收的位數(shù)，以及該數(shù)據(jù)緩沖電路于同一時刻所能輸出的位數(shù)；以及一控制電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以提供該地址儲存電路以及該數(shù)據(jù)緩沖電路所需要的使能信號以及該解碼存儲器單元所需的讀寫信號，并產(chǎn)生控制該接口電路狀態(tài)的信號。其中該解碼存儲器單元為一隨機(jī)存取解碼存儲器單元。
其中該地址儲存電路包括一地址計數(shù)寄存器，電連接于該控制電路以及該解碼存儲器單元，用以儲存該地址信號；以及一地址指針器，電連接于該位選擇電路、該地址計數(shù)寄存器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而產(chǎn)生復(fù)數(shù)個地址指針信號，并于外界每次輸入該解碼存儲器單元的地址信號時提供一該地址指針信號，作為該地址計數(shù)寄存器儲存該地址所需的地址指針。
其中該數(shù)據(jù)緩沖電路包括一雙向數(shù)據(jù)緩沖器，電連接于該控制電路以及該解碼存儲器單元，當(dāng)該接口電路處于被讀取狀態(tài)時，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)，并分次串行輸出該解碼存儲器單元地址所對應(yīng)的數(shù)據(jù)，而當(dāng)該接口電路處于寫入狀態(tài)時，用以寄存一由外界分次輸入的數(shù)據(jù)，該數(shù)據(jù)可被寫入該地址信號對應(yīng)于該解碼存儲器單元的位置；以及一數(shù)據(jù)指針器，電連接于該位選擇電路、該雙向數(shù)據(jù)緩沖器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而提供一數(shù)據(jù)輸出指針信號至該雙向數(shù)據(jù)緩沖器，以決定該雙向數(shù)據(jù)緩沖器每次所應(yīng)輸出/輸入的數(shù)據(jù)位。
其中該地址儲存電路每次所接收之地址的位數(shù)小于每一該解碼存儲器單元之地址的位數(shù)。其中該數(shù)據(jù)緩沖電路每次所輸出/輸入數(shù)據(jù)的位數(shù)小于每一該解碼存儲器單元之地址所對應(yīng)之?dāng)?shù)據(jù)的位數(shù)。
當(dāng)然，本發(fā)明提供一種存儲器讀取的方法，該方法用以讀取一解碼存儲器單元內(nèi)所儲存的數(shù)據(jù)，包括依序接收并儲存該解碼存儲器單元之一地址信號的一部分，直至該一地址信號完全被儲存；同時輸出該一地址信號；同時接收并儲存對應(yīng)該一地址信號的數(shù)據(jù)；以及，依序輸出該一地址信號所對應(yīng)的該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)的數(shù)據(jù)完全被輸出。
此外，本發(fā)明還提供一種解碼存儲器單元寫入的方法，該方法用以寫入一數(shù)據(jù)至一解碼存儲器單元，包括依序接收并儲存該解碼存儲器單元之一地址信號的一部分，直至該一地址信號完全被儲存；依序接收并儲存該一地址信號所對應(yīng)之該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)之?dāng)?shù)據(jù)完全儲存；以及，同時寫入該地址信號所對應(yīng)的該數(shù)據(jù)至該解碼存儲器單元。
以下將結(jié)合附圖和實施例對本發(fā)明的存儲器存取的接口電路及存儲器存取的方法作進(jìn)一步的詳細(xì)描述。
圖1為傳統(tǒng)的以串行方式讀取存儲器數(shù)據(jù)的電路方塊圖；圖2為圖1電路之接口引腳的時序圖；圖3為傳統(tǒng)的以并行方式讀取存儲器數(shù)據(jù)的電路方塊圖；圖4為圖3電路之接口引腳的時序圖；圖5為本發(fā)明存儲器讀取之接口電路的一較佳實施例的方塊示意圖；圖6為圖5電路之接口引腳的時序圖；圖7為圖5電路具有8個地址/數(shù)據(jù)引腳時的各接口引腳的時序信號；圖8為圖5電路具有4個地址/數(shù)據(jù)引腳時的各接口引腳的時序信號；圖9為圖5電路具有1個地址/數(shù)據(jù)引腳時的各接口引腳的時序信號；圖10為本發(fā)明存儲器存取的接口電路之一較佳實施例示意圖；圖11為本發(fā)明存儲器讀取的方法的流程圖；圖12為本發(fā)明存儲器寫入的方法的流程圖。
請參閱圖5，它為本發(fā)明存儲器讀取的接口電路之一較佳實施例的方塊示意圖，該接口電路6用以讀取解碼存儲器單元11之?dāng)?shù)據(jù)，該接口電路6包括一控制電路7，一地址儲存電路8，一位選擇電路9，以及一數(shù)據(jù)緩沖電路10；其中該地址儲存電路8包括一地址計數(shù)寄存器13，電連接于該控制電路7以及該解碼存儲器單元11，以及一地址指針器12，電連接于該位選擇電路9、該地址計數(shù)寄存器13以及該控制電路7；而該數(shù)據(jù)緩沖電路10包括一單向數(shù)據(jù)緩沖器14，電連接于該控制電路7以及該解碼存儲器單元11，以及一數(shù)據(jù)指針器15，電連接于該位選擇電路9、該單向數(shù)據(jù)緩沖器14以及該控制電路7；在圖5的實施例中，解碼存儲器單元11為一只讀存儲器(ROM)。
其中，解碼存儲器單元11、控制電路7，地址儲存電路8，位選擇電路9，以及數(shù)據(jù)緩沖電路10位于同一個IC包裝61內(nèi)，該IC61包括引腳WR、RD、CS，以及地址/數(shù)據(jù)引腳AD0-ADn。
圖5電路之動作說明如下以n＝7，而解碼存儲器單元11每一地址為32位，且每一地址對應(yīng)16位的數(shù)據(jù)而言，假設(shè)AD0-ADn完全被使用，則外界一次最多可輸入8位的地址信號，必須輸入4次8位的信號才能完成32位的地址信號的輸入，此時，位選擇電路9即依該n值使地址指針器12產(chǎn)生復(fù)數(shù)個地址指針，當(dāng)?shù)谝唤M8位的地址被輸入AD0-AD7時，控制電路7使地址指針器12輸送第一個地址指針給地址計數(shù)寄存器13，以便地址計數(shù)寄存器13能依第一個地址指針?biāo)甘局刂穼⒌谝唤M8位的地址存入其中，當(dāng)?shù)诙M8位的地址被輸入AD0-AD7時，地址指針器12輸送第二個地址指針給地址計數(shù)寄存器13，以便地址計數(shù)寄存器13能依第二個地址指針?biāo)甘局刂穼⒌诙M8位的地址存入其中，依此類推，當(dāng)32位的地址信號完全被儲存在地址計數(shù)寄存器13之內(nèi)時，控制電路7使地址計數(shù)寄存器13將該32位的地址信號傳送給解碼存儲器單元11，并使能解碼存儲器單元11，使其解碼該等地址信號，而解碼存儲器單元11同時平行輸出對應(yīng)該一地址信號的16位數(shù)據(jù)給單向數(shù)據(jù)緩沖器14，而位選擇電路9亦依n值使數(shù)據(jù)指針器15產(chǎn)生復(fù)數(shù)個數(shù)據(jù)輸出指針，控制電路7使數(shù)據(jù)指針器15輸送第一個數(shù)據(jù)輸出指針給單向數(shù)據(jù)緩沖器14，以控制該單向數(shù)據(jù)緩沖器14每次所應(yīng)輸出之?dāng)?shù)據(jù)位，由于n＝7，因此，雖然單向數(shù)據(jù)緩沖器14內(nèi)具有16位的數(shù)據(jù)，但該16位的數(shù)據(jù)被分為先后2次由AD0-AD7輸出，如此完成了一個地址的數(shù)據(jù)的讀取。
請再參閱圖6，圖6為圖5之各引腳的時序圖，其中，當(dāng)CS為低時，IC61之電路被使能，WR為低時，表示允許外界輸入地址信號，而RD為低時，表示允許數(shù)據(jù)的輸出；A0-A2n+1表示地址位，而D0-D2n+1表示數(shù)據(jù)位。
本發(fā)明提供了WR及RD二信號，以分別控制地址信號的寫入及數(shù)據(jù)信號的讀取時序，這使得外部外圍的控制電路能夠依據(jù)實際的地址變化，而適時地調(diào)整地址信號的寫入及數(shù)據(jù)讀取的時序，而這將產(chǎn)生下列的優(yōu)點。
當(dāng)一個地址信號的數(shù)據(jù)被讀取完后，地址計數(shù)寄存器13自動遞增，而指向下一個解碼存儲器單元11的地址；因此，如果外部的外圍控制器所要讀取的數(shù)據(jù)是連續(xù)地址的數(shù)據(jù)，則從第一個地址所指的數(shù)據(jù)被讀取后，外部的外圍控制器可重復(fù)使能RD，直接讀取該等連續(xù)地址所指的數(shù)據(jù)，而不必再寫入以后的地址信號，如此一來，就可以節(jié)省大量的地址寫入時間。
每次當(dāng)一地址信號被完全寫入后，WR變?yōu)楦?，此時地址指針器12將被控制電路7清除為0，而當(dāng)一地址信號所指的數(shù)據(jù)被讀取后，RD變?yōu)楦?，且?shù)據(jù)指針器15被控制電路7清除為0；因此，當(dāng)IC 61外部的控制器所要輸入的前后地址信號的位只有低位組的位有差異時，外部的控制器所輸入的該不同的低位組地址信號將被寫入地址計數(shù)寄存器13的低位組的位置(因為地址指針器12已歸0)，而此時存在于地址計數(shù)寄存器13內(nèi)的地址就已經(jīng)是想要的次一個地址信號了，而不必再寫入其余不變的高位組位的地址信號，再由外部控制器令RD為低，開始讀取動作。
圖7表示圖5中n＝7時各引腳的時序圖，其中A0-A13表示地址位，而D0-D15表示對應(yīng)A0-A31的第一部分?jǐn)?shù)據(jù)與第二部分?jǐn)?shù)據(jù)。而圖8、9則分別表示了圖5中n＝3，0時，各引腳的時序圖。
實際上，也可以設(shè)置8個地址/數(shù)據(jù)引腳，但是只將其中的一部分引腳，例如4個或1個，與外部的控制電路連接，如此即可等效于只有4個或1個地址/數(shù)據(jù)引腳的情況。
請參閱圖10，它為本發(fā)明存儲器存取的接口電路的一較佳實施例示意圖，該接口電路25用以存取解碼存儲器單元20的數(shù)據(jù)，該接口電路25包括一控制電路16，一地址儲存電路17，一位選擇電路18，以及一數(shù)據(jù)緩沖電路19；其中該地址儲存電路17包括一地址計數(shù)寄存器21以及一地址指針器22；而該數(shù)據(jù)緩沖電路19包括一雙向數(shù)據(jù)緩沖器23以及一數(shù)據(jù)指針器24；與圖5的實施例不同之處在于，圖5之解碼存儲器單元11為一只讀存儲器(ROM)，而圖10之解碼存儲器單元20為一隨機(jī)存取存儲器(RAM)，因此，本實施例中的接口電路25將具有讀取及寫入二種狀態(tài)。此外，圖5之實施例所使用的為一單向數(shù)據(jù)緩沖器，而圖10則需要使用一雙向數(shù)據(jù)緩沖器。
為了符合寫入狀態(tài)的需求，圖10之控制電路16比圖5之實施例多了一個引腳SAD，當(dāng)接口電路25為讀取狀態(tài)時，SAD不動作，IC 26內(nèi)的各個電路的動作同圖5的實施例相同。
而當(dāng)接口電路25處于寫入狀態(tài)時，SAD具有二種狀態(tài)(高，低)，以便區(qū)分寫入的信號是地址信號還是數(shù)據(jù)信號。例如，當(dāng)SAD為高，外部所輸入的信號為地址信號，其地址信號的輸入過程同圖5之實施例相同，由地址計數(shù)寄存器21儲存；而當(dāng)SAD為低，外部輸入的信號為數(shù)據(jù)信號，控制電路16改變雙向數(shù)據(jù)緩沖器23的信號傳輸方向，使得雙向數(shù)據(jù)緩沖器23能將外界自AD0-ADn所輸入而儲存于其中的數(shù)據(jù)傳輸給解碼記憶單元20，并儲存于地址寄存計數(shù)器所輸出的地址信號所指之解碼存儲器單元20的地址。
當(dāng)然，本發(fā)明實際上也提供了一種存儲器讀取的方法，其流程請參照圖11它包括以下步驟a)依序接收并儲存一解碼存儲器單元的一地址信號的一部分，直至該一地址信號完全被儲存；
例如，將一32位的地址信號分為4次串行輸送，每次輸送8位。
b)同時輸出該一地址信號；C)同時接收并儲存對應(yīng)該一地址信號的數(shù)據(jù)；d)依序輸出該一地址信號所對應(yīng)的該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)的數(shù)據(jù)完全被輸出。
例如，將16位的數(shù)據(jù)分為2次串行輸出，每次輸出8位。
配合圖5，將可更了解圖11所表示的流程。
依據(jù)圖10所示之實施例，本發(fā)明實際上也提供了一種存儲器寫入的方法，它包括以下步驟a)依序接收并儲存該解碼存儲器單元之一地址信號的一部分，直至該一地址信號完全被儲存；例如，將一32位的地址信號分為4次串行輸送，每次輸送8位。
b)依序接收并儲存該一地址信號所對應(yīng)的該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)的數(shù)據(jù)完全儲存；例如，將16位的數(shù)據(jù)分為2次串行接收，每次接收8位。
c)同時寫入該一地址信號所對應(yīng)的該數(shù)據(jù)至該解碼存儲器單元。
當(dāng)然，配合圖10的實施例，將可對圖12的流程有一更深入的了解。
由以上的描述可知，本發(fā)明的裝置及方法實際上是取串行式及并行式之優(yōu)點而成，可以依照實際所需之讀取速度的要求來調(diào)整所要使用的接口電路之引腳數(shù)，增加了選擇的彈性。
此外，如前所述，在讀取連續(xù)地址信號所指之?dāng)?shù)據(jù)時，可以省略該等連續(xù)地址之寫入動作，可有效地提高數(shù)據(jù)讀取速率。
再者，如前所述，如果各個地址信號之間只有較低的位產(chǎn)生變化，則只要寫入變化的地址位，就可以讀出數(shù)據(jù)，亦可有效地提高數(shù)據(jù)讀取速率。
根據(jù)本發(fā)明的構(gòu)思，本領(lǐng)域的熟練人員還可對此作出種種變換和修改，但它們均屬于本發(fā)明的范圍。
權(quán)利要求
1.一種存儲器讀取之接口電路，其用以讀取一解碼存儲器單元的數(shù)據(jù)，該解碼存儲器單元具有復(fù)數(shù)個地址，而每一地址對應(yīng)一數(shù)據(jù)；其特征在于該接口電路包括一地址儲存電路，用以儲存外界分批串行輸入之該解碼存儲器單元的一地址信號，并于同一時間輸出該地址信號至該解碼存儲器單元；一數(shù)據(jù)緩沖電路，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)；一位選擇電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以設(shè)定該地址儲存電路于同一時刻所能接收的位數(shù)，以及該數(shù)據(jù)緩沖電路于同一時刻所能輸出的位數(shù)；一控制電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以提供該地址儲存電路以及該數(shù)據(jù)緩沖電路所需要的使能信號，以及該解碼存儲器單元所需的讀寫信號。
2.如權(quán)利要求1所述的存儲器讀取之接口電路，其特征在于該解碼存儲器單元為只讀存儲器。
3.如權(quán)利要求2所述的存儲器讀取之接口電路，其特征在于該地址儲存電路包括一地址計數(shù)寄存器，電連接于該控制電路以及該解碼存儲器單元，用以儲存該地址信號；一地址指針器，電連接于該位選擇電路、該地址計數(shù)寄存器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而產(chǎn)生復(fù)數(shù)個地址指針信號，并于外界每次輸入該解碼存儲器單元之地址信號時提供一該地址指針信號，作為該地址計數(shù)寄存器儲存該地址所需之地址指針。
4.如權(quán)利要求2所述的存儲器讀取之接口電路，其特征在于該數(shù)據(jù)緩沖電路包括一單向數(shù)據(jù)緩沖器，電連接于該控制電路以及該解碼存儲器單元，用以暫存由該解碼存儲器單元所輸出對應(yīng)于該一地址信號的數(shù)據(jù)，并分次串行輸出該解碼存儲器單元地址所對應(yīng)的數(shù)據(jù)；一數(shù)據(jù)指針器，電連接于該位選擇電路、該數(shù)據(jù)緩沖器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，產(chǎn)生復(fù)數(shù)個數(shù)據(jù)輸出指針，該數(shù)據(jù)緩沖器可依該復(fù)數(shù)個數(shù)據(jù)輸出指針決定該數(shù)據(jù)緩沖器每次所應(yīng)輸出的數(shù)據(jù)位。
5.如權(quán)利要求1所述的存儲器讀取之接口電路，其特征在于該地址儲存電路每次所接收之地址的位數(shù)小于每一該解碼存儲器單元之地址的位數(shù)。
6.如權(quán)利要求1所述的存儲器讀取之接口電路，其特征在于該數(shù)據(jù)緩中電路每次所輸出數(shù)據(jù)之位數(shù)小于每一該解碼存儲器單元之地址所對應(yīng)之?dāng)?shù)據(jù)的位數(shù)。
7.一種存儲器存取之接口電路，其用以存取一解碼存儲器單元的數(shù)據(jù)，該接口電路包括讀取及寫入二種狀態(tài)；其特征在于該接口電路包括一地址儲存電路，用以儲存外界分批輸入的該解碼存儲器單元的一地址信號，并于同一時間輸出該地址信號至該解碼存儲器單元；一數(shù)據(jù)緩沖電路，當(dāng)該接口電路處于讀取狀態(tài)時，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)，而當(dāng)該接口電路處于寫入狀態(tài)時，用以寄存一外界所輸入的數(shù)據(jù)；一位選擇電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以設(shè)定該地址儲存電路于同一時刻所能接收的位數(shù)，以及該數(shù)據(jù)緩沖電路于同一時刻所能輸出的位數(shù)；一控制電路，電連接于該地址儲存電路以及該數(shù)據(jù)緩沖電路，用以提供該地址儲存電路以及該數(shù)據(jù)緩沖電路所需要的使能信號以及該解碼存儲器單元所需的讀寫信號，并產(chǎn)生控制該接口電路狀態(tài)的信號。
8.如權(quán)利要求7所述的存儲器存取之接口電路，其特征在于該解碼存儲器單元為一隨機(jī)存取解碼存儲器單元。
9.如權(quán)利要求8所述的存儲器存取之接口電路，其特征在于該地址儲存電路包括一地址計數(shù)寄存器，電連接于該控制電路以及該解碼存儲器單元，用以儲存該地址信號；一地址指針器，電連接于該位選擇電路、該地址計數(shù)寄存器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而產(chǎn)生復(fù)數(shù)個地址指針信號，并于外界每次輸入該解碼存儲器單元的地址信號時提供一該地址指針信號，作為該地址計數(shù)寄存器儲存該地址所需的地址指針。
10.如權(quán)利要求8所述的存儲器存取之接口電路，其特征在于其該數(shù)據(jù)緩沖電路包括一雙向數(shù)據(jù)緩沖器，電連接于該控制電路以及該解碼存儲器單元，當(dāng)該接口電路處于被讀取狀態(tài)時，用以寄存該一地址信號對應(yīng)于該解碼存儲器單元的數(shù)據(jù)，并分批串行輸出該解碼存儲器單元地址所對應(yīng)的數(shù)據(jù)，而當(dāng)該接口電路處于寫入狀態(tài)時，用以寄存一由外界分批輸入的數(shù)據(jù)，該數(shù)據(jù)可被寫入該地址信號對應(yīng)于該解碼存儲器單元的位置；一數(shù)據(jù)指針器，電連接于該位選擇電路、該雙向數(shù)據(jù)緩沖器以及該控制電路，依據(jù)設(shè)定于該位選擇電路內(nèi)的該位數(shù)，而提供一數(shù)據(jù)輸出指針信號至該雙向數(shù)據(jù)緩沖器，以決定該雙向數(shù)據(jù)緩沖器每次所應(yīng)輸出/輸入的數(shù)據(jù)位。
11.如權(quán)利要求7所述的存儲器存取之接口電路，其特征在于該地址儲存電路每次所接收之地址的位數(shù)小于每一該解碼存儲器單元之地址的位數(shù)。
12.如權(quán)利要求7所述的存儲器存取之接口電路，其特征在于該數(shù)據(jù)緩沖電路每次所輸出/輸入數(shù)據(jù)的位數(shù)小于每一該解碼存儲器單元之地址所對應(yīng)的數(shù)據(jù)的位數(shù)。
13.一種存儲器讀取之方法，該方法用以讀取一解碼存儲器單元內(nèi)所儲存的數(shù)據(jù)，其特征在于包括以下步驟依序接收并儲存該解碼存儲器單元之一地址信號的一部分，直至該一地址信號完全被儲存；同時輸出該一地址信號；同時接收并儲存對應(yīng)該一地址信號的數(shù)據(jù)；依序輸出該一地址信號所對應(yīng)的該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)的數(shù)據(jù)完全被輸出。
14.一種解碼存儲器單元寫入之方法，該方法用以寫入一數(shù)據(jù)至一解碼存儲器單元，其特征在于包括以下步驟依序接收并儲存該解碼存儲器單元之一地址信號的一部分，直至該一地址信號完全被儲存；依序接收并儲存該一地址信號所對應(yīng)之該解碼存儲器單元之?dāng)?shù)據(jù)的一部分，直至該一地址信號所對應(yīng)之?dāng)?shù)據(jù)完全儲存；同時寫入該一地址信號所對應(yīng)的該數(shù)據(jù)至該解碼存儲器單元。
全文摘要
本發(fā)明提供一種存儲器存取之接口電路及存儲器存取的方法，本發(fā)明的裝置及方法同時采用了串行式及并行式的存儲器讀取之特性，提供一種可有效提高存取速率且降低引腳數(shù)目與包裝成本的存儲器存取接口電路及存儲器的存取方法。
文檔編號G11C7/00GK1149186SQ9511677
公開日1997年5月7日 申請日期1995年10月13日 優(yōu)先權(quán)日1995年10月13日
發(fā)明者吳啟勇, 余國成 申請人:合泰半導(dǎo)體股份有限公司