專利名稱：零功率高速可編程電路器件設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及永久性低功率可編程半導體電路器件。
許多可編程電路器件已為人們所熟知。這些可編程電路器件的特點是具有一個或多個用于接收待存貯或處理信息的輸入端。信息處理可以包括進行選定的邏輯操作以便在選定的比特線處產(chǎn)生輸出?？删幊屉娐菲骷梢赃M行互聯(lián)而作為具有多個輸入線和輸出比特線的陣列。決定待完成的邏輯功能的互聯(lián)可以是提前硬布線，或者在較遲的操作時間而確定。
受邏輯操作支配的信息被存貯在選定的單元之中，這些單元是精通這項技術(shù)的人們所熟知的。存貯待處理信息的單元可以是非永久性的，或者是永久性的。如果該單元是非永久性的，則在斷電的情況下，其狀態(tài)或信息內(nèi)容易遭受無可挽回的損失。這些單元中的信息可以根據(jù)眾所周知的檢測技術(shù)檢測或檢索出來。但不幸的是，由于完成檢測操作所需的電流，這些眾所周知的技術(shù)耗費了過多的電力。
因此，本發(fā)明的目的之一就是開發(fā)一種高速、低功率或零功率操作的電路設(shè)計，它依靠能產(chǎn)生邏輯信息的自檢單元，而無需進行耗費過多電力的常規(guī)單元的檢測操作。
本發(fā)明的另一個目的是增加可編程電路器件的速度和降低其功率消耗，其中可編程電路器件包括(但并不局限于)可編程存貯器和可編程邏輯器件及其陣列。
本發(fā)明還有一個目的，就是開發(fā)一種與單元電流容量無關(guān)的可編程器件。
根據(jù)本發(fā)明，利用自檢、永久性單元設(shè)計實現(xiàn)了上述目的。根據(jù)本發(fā)明的一種設(shè)計，每個自檢單元包含一個交叉耦合閉鎖器，該閉鎖器具有作為負載器件的第一和第二交叉耦合(例如P-溝道)自鎖晶體管以及第一和第二永久性拖拽子單元。該自檢單元的永久性子單元用于存貯由輸入比特線提供的輸入信息。該信息特定存放于每個子單元的浮動柵極晶體管之上。如果該拖拽子單元的浮動柵極晶體管為n溝道耗盡型器件，則該永久性子單元還要包含一個拖拽選擇晶體管，用以與連接其上的交叉耦合閉鎖器的相應負載晶體管相連。相反，如果該浮動柵極晶體管為n溝道增強型器件，則在拖拽子單元中不需要獨立的拖拽晶體管。
該永久性子單元分別通過交叉耦合閉鎖器的第一和第二連接端與交叉耦合自鎖晶體管相連。自鎖晶體管的交叉耦合是通過將第二交叉耦合晶體管的柵極連接于第一連接端而完成的。另外，第一交叉耦合晶體管的柵極連接于第二交叉耦合晶體管與第二永久性子單元之間的第二連接端。
本發(fā)明的永久性自檢單元至少與一根用于接收輸入信息或產(chǎn)生輸出信息的比特線相連。借助特定的永久性單元接收信息定義為該單元被編程。永久性單元可以交替地與兩條比特線相連，用以被任意一條比特線讀取或進行編程。換句話說，一條比特線可用于編程，而另一條比特線用于讀取特定的永久性單元。當兩條比特線均用于讀取一個特定的單元時，一條比特線可存取某個特定的子單元的信息內(nèi)容，而另一條比特線則存取其他子單元。負載晶體管的交叉閉鎖保證了子單元被相反地編程。因此，有可能利用兩條比特線接收差動輸出。
根據(jù)本發(fā)明的另一種設(shè)計，在根據(jù)本發(fā)明的一對永久性自檢單元中選定的一個可有效地驅(qū)動比特線晶體管的柵極，從而又有效地控制了選定輸出比特線的狀態(tài)。兩個永久性單元分別連接于第一和第二輸入線，以便能在該組永久性單元中任選一個。當多個這種自檢單元對連接于一條比特線時，便有效地建立了或門聯(lián)結(jié)。
附圖簡要說明

圖1a描述了根據(jù)本發(fā)明的包含交叉耦合閉鎖器的永久性單元的第一種設(shè)計；圖1b描述了根據(jù)本發(fā)明的包含交叉耦合閉鎖器的永久性單元的第二種設(shè)計；圖2描述了根據(jù)本發(fā)明的永久性單元的一種變型，它具有一條比特線聯(lián)結(jié)并具有較少數(shù)目的晶體管；圖3描述了根據(jù)本發(fā)明的永久性單元的另外一種變型；圖4描述了根據(jù)本發(fā)明的永久性單元的多單元布局；圖5描述了圖4的布局，它進一步包含了晶體管，以便進行本發(fā)明選定單元的編程；圖6描述了圖5布局的一種變型，它允許對本發(fā)明可編程電路器件的選定單元進行編程。
圖1a描述了根據(jù)本發(fā)明的自檢永久性單元10，它包含第一和第二閉鎖(例如P溝道增強型)負載晶體管12和14，這兩個晶體管在其各自源極接有復式電壓VM作為源電壓。VM可以設(shè)定為選定的電壓，包括VCC或更高的電平(例如VPP)，以便進行編程。負載晶體管12和14交叉耦合而成為閉鎖器，其耦合方式是將其各自控制柵與對方的漏極分別在端結(jié)點A和B進行電氣連接，如圖1a所示。根據(jù)圖1a所示的本發(fā)明的一種設(shè)計，端結(jié)點A和B又分別與各自包含的(例如n溝道增強型)拖拽晶體管16和18的永久性子單元15a和15b相連接。正如參考圖1b中可以看到的那樣，端結(jié)點A和B可各自直接與單個晶體管單元連接，不需要拖拽晶體管16和18。
圖1a還描述了自檢永久性單元10，它包含第一和第二增強型晶體管20和21，該晶體管分別與端結(jié)點A和B以及各自的比特線BL1和BL2相連。增強型晶體管20和21由字線W/L進行計時。永久性子單元15a和15b各自包含第一和第二浮動柵極n溝道耗盡型晶體管24和25，而該晶體管分別與拖拽晶體管16和18相串聯(lián)。特別地，浮動柵極晶體管24的漏極連接于拖拽晶體管16的源極。另外，浮動柵極晶體管25的漏極連接于拖拽晶體管18的源極。拖拽晶體管16和18的漏極分別與端結(jié)點A和B相連。隨著計時，永久性單元10可以在各自的比特線BL1和BL2、各自的端結(jié)點A和B被讀取或編程。
永久性子單元15a利用將字線W/L和比特線BL1的電壓電平設(shè)置為VCC而將比特線BL2置零來進行編程。來自比特線BL1信息的鎖定，是利用將編程字線PWL置為5伏電平的VCC而實現(xiàn)的。一旦來自比特線BL1的信息被存貯于子單元15a(準確地說是在浮動柵極晶體管24中)中，源電壓VM便被提升至較高電壓電平VPP。編程字線PWL亦被置為高電平VPP。因此，端結(jié)點A處于VPP，而端結(jié)點B則仍然接地。總之，根據(jù)這種編程方法，永久性單元15a被編程，而另一永久性單元15b則由于交叉鎖定負載晶體管12和14的作用被置為其互補狀態(tài)。因此，當浮動柵極晶體管24置為高電平時，浮動柵極晶體管25將被鎖定在低電平。
借助將編程字線PWL置為低于VCC和REF的給定電壓電平(該電平足夠激活操作)可以對永久性子單元15a進行讀取。因此，存取永久性子單元15a的實現(xiàn)是將字線W/L置為5伏，使得數(shù)據(jù)可以從比特線BL1和BL2上進行讀取以產(chǎn)生差動輸出。
圖1b描述了本發(fā)明的另一種設(shè)計，其中省去了拖拽晶體管16和18。這可以通過采用n溝道增強型浮動柵極晶體管24和25而不采用n溝道耗盡型晶體管來實現(xiàn)。這樣，浮動柵極晶體管24和25可以在其各自柵極由編程字線PWL直接進行驅(qū)動。在其它方面，圖1b的電路及其一般工作原理與圖1a相同。
圖2描述了根據(jù)本發(fā)明的永久性單元10的一種變型，它具有一條比特線B/L聯(lián)結(jié)和較少數(shù)量的晶體管以及包含拖拽晶體管16和浮動柵極晶體管24的單個永久性子單元15。具體來說，圖2描述了各自包含第一和第二P溝道增強型負載晶體管12和14的永久性單元10，其中晶體管12和14各自的源極與VM相連。另一方面，也可以采用耗盡型溝道晶體管。負載晶體管12和14交叉耦合形成閉鎖器，其方式是將各自的控制柵極分別與對方的漏極在端結(jié)點A和B電氣相連。端結(jié)點A又與拖拽晶體管16相連。端結(jié)點B與拖拽增強型晶體管18的漏極相連。
另外，圖2還描述了包含連接于端結(jié)點A的單個增強型晶體管20的永久性單元。永久性單元10還包含接于拖拽晶體管16的n溝道耗盡型浮動柵極晶體管24。再有，浮動柵極晶體管24的漏極連接于拖拽晶體管16的源極，而拖拽晶體管16的漏極又接于端結(jié)點A。拖拽晶體管18的控制柵極接于端結(jié)點A，而其源極接地。增強型晶體管20由字線W/L計時。隨著計時的進行，永久性單元10與比特線B/L在端結(jié)點A相連。利用將字線W/L和比特線B/L選定具有電壓值VCC可使永久性子單元15成為可編程。將編程字線PWL的電壓設(shè)置為5伏的VCC值可以實現(xiàn)對來自比特線B/L的數(shù)據(jù)鎖定在永久性子單元15上。一旦來自比特線B/L的數(shù)據(jù)被鎖定于拖拽晶體管16上，VM便被提升至VCC。編程字線PWL也設(shè)置成高電平VPP。因此，端結(jié)點A電壓變?yōu)閂PP?？傊鶕?jù)這種編程方法，浮動柵極晶體管24被編程。將正向字線PWL的電壓設(shè)置為低于VCC和REF的給定電平可以對永久性子單元15進行讀取。利用將字線W/L設(shè)置為5伏可實現(xiàn)對永久性子單元15的存取，使得可通過比特線B/L讀取數(shù)據(jù)。在不需要沿兩條比特線的差動輸出的條件下，圖2的布局是有利的。
圖3描述了根據(jù)本發(fā)明的自檢永久性單元10的第二種變型，它具有字線W/L，該字線用以控制拖拽晶體管16和18。負載晶體管12和14的連接與圖1a和圖1b相同，而拖拽晶體管16和18如前述與各個負載晶體管12和14相連。另外，浮動柵極晶體管24與拖拽晶體管16的源極相連。在這種永久性單元10的設(shè)計中，晶體管16與18的柵極相連并由字線W/L驅(qū)動。拖拽晶體管18的源極再接地。比特線B/L與浮動柵極晶體管24相連以便按照字線W/L的控制信號進行讀取和編程。
圖示的浮動柵極晶體管24的形式為n溝道耗盡型晶體管。另一方面，拖拽晶體管16可通過采用P溝道增強型浮動柵極晶體管24而省去。負載晶體管12和14的鎖定功能減少了讀取及編程操作的功率消耗。如圖2所示，利用在晶體管12導通時關(guān)閉晶體管14(或相反)，即將負載晶體管14的控制柵極與拖拽晶體管18相連，可以進一步降低功耗而產(chǎn)生零功率布局。
圖4描述了永久性多單元布局40，它由八個根據(jù)本發(fā)明的永久性自檢單元10組成。多單元布局40為零功率或低功率完全依賴于是否采用了零功率單元。永久性單元10進行配對或多路復用，且在給定時間只有自檢單元SSC1和SSC2中的一個被選用。多路復用單元的其它單元對包括SSC3和SSC4、SSC5和SSC6以及SSC7和8SC8。圖4所示的多單元布局包含了這樣的單元10的組對。每一組多路復用SSC單元又包括一對帶有單根比特線BL的輸入線。在任意給定時間，只有這兩根輸入線中的一個被選用，以便選擇兩組配對單元10中的一組。例如，多路復用布局40中的第一組單元10包括輸入線，IT1和IT1％，比特線BL1，第一和第二自檢永久性單元10，SSC1和SSC2，第一和第二輸入線選擇晶體管43和44，以及比特線晶體管45。
因此，圖4的八單元布局提供了用于在給定時間選擇使用每對單元10中某一個的兩對輸入線，以及兩根輸出比特線BL1和BL2。輸入組包括IT1、IT1％、IT2和IT2％。IT1和IT1％組成第一對輸入線，該輸入線傳送互補信號以保證在任意給定時間只有輸入線選擇晶體管43和44中的一個被選用。IT2和IT2％構(gòu)成第二對輸入線，它們有效地控制著從另一個單元組對中選擇一個自檢單元10。當IT1為高電平時，來自SSC1的數(shù)據(jù)將依據(jù)單元SSC1的邏輯狀態(tài)接通或關(guān)斷其組內(nèi)的晶體管45。在圖4所示的布局40中，比特線BL1和BL2上的乘積項依據(jù)來自西單元10的輸入項而相應地執(zhí)行第一和第二邏輯或功能，其中西單元10由選擇輸入線對IT1和IT1％及IT2和IT2％進行控制。另外，布局40可連接成為零功率邏輯門的CMOS邏輯陣列的一部分，其中的邏輯門包括AND、NAND、OR、NOR、XOR、XNOR、XAND、XNAND、或其它種類的邏輯門，包括復雜的門布局。比特線45最好為高速單聚晶晶體管以便使速度達到最大。盡管單元10確實決定著各個晶體管45的邏輯狀態(tài)，但自檢單元SSC1至SSC8不與多單元布局40的高速通道相連。
圖5描述了圖4的布局，它進一步包含了編程晶體管50和51，該晶體管用以使多單布局40中選定自檢單元10能夠進行編程。例如，晶體管50接于自檢單元SSC1，使得能夠在輸入編程信號P(a1)的柵極控制下在比特線BL1與自檢單元SSC1之間進行通訊。類似地，晶體管51接于自檢單元SSC2，使得能夠在第二輸入編程信號P(a2)的柵極控制下在比特線BL1與自檢單元SSC2之間進行通訊，其中該控制信號在晶體管的控制柵極對其進行控制。圖6給出了圖4布局的另一種變型，它允許對本發(fā)明多單元布局40的選定自檢單元10進行編程。此時，晶體管60和61接于比特線BL1，用以在各自柵極編程信號P(a1)和P(a2)的控制下進行編程，而讀取操作通過輸入線選擇晶體管43和44、以及比特線晶體管45參考比特線BL2而進行。
綜上所述，根據(jù)本發(fā)明的設(shè)計，實現(xiàn)了對可編程電路器件在零功率消耗條件下的高速編程和讀取操作，其中該電路器件具有基于與永久性拖拽子單元相連的交叉耦合負載自鎖晶體管的永久性自檢單元。零功率消耗的實現(xiàn)依賴于零直流功率條件以及在應用的單元或子單元中不存在直流電流的狀態(tài)。在接有零功率單元或子單元的整個電路中，無論如何可能會處于低功耗，這是由于考慮到存在一些直流電流。此處所描述的自檢單元10，之所以被認為是自檢的，是由于不需要用檢測放大器對該單元記憶狀態(tài)的信息進行通訊。相反，自檢單元10能夠直接為比特線提供邏輯輸出。
權(quán)利要求書按照條約第19條的修改1.永久性可編程電路包括(a)鎖定裝置，它用于控制比特線信息的應用，該鎖定裝置包含第一、第二、第三和第四終端；(b)第一和第二永久性單元，其各自具有分別與該鎖定裝置的第一和第二終端相連的第一終端，該第一和第二永久性單元各自具有與參考電位相連的第二終端；(c)第一和第二裝置，用于分別有選擇地將該鎖定裝置的第一和第二終端連接于第一和第二比特線，從而比特線信息可進行通訊和保存在該第一和第二永久性單元之中；(d)電壓終端裝置，它用于提供一組相對于該參考電位的可選擇電壓電平，該組可選擇電壓電平具有零值以外的任何值，該鎖定裝置的第三和第四終端與該電壓終端裝置存在電氣連接。該鎖定裝置包含第一和第二晶體管，該晶體管各自具有第一終端、第二終端和控制柵極，該第一和第二晶體管的第一終端分別與該鎖定裝置的第一和第二終端相耦合，該控制柵極與該第一和第二晶體管的第一終端交叉耦合，該第一和第二晶體管的第二終端分別與該鎖定裝置的第三和第四終端相耦合。
2.根據(jù)權(quán)利要求1的永久性可編程電路，其中該鎖定裝置的第一和第二晶體管為P溝道場效應器件。
3.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二永久性單元包括n溝道晶體管。
4.根據(jù)權(quán)利要求1的永久性可編程電路，其中用于各自進行選擇性連接的該第一和第二裝置分別包括第一和第二柵極驅(qū)動晶體管，該第一和第二柵極驅(qū)動晶體管根據(jù)施加于其上的柵極信號而有效地將該第一和第二終端連接于相應的第一和第二比特線之上。
5.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二永久性單元包含場效應管，場效應管又包含控制柵極終端，
13.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該永久性可編程邏輯電路是以零功率邏輯門陣列的方式而實現(xiàn)的。
14.永久性可編程電路包括(a)用于存貯邏輯信息的第一和第二永久性單元裝置，該第一和第二永久性單元裝置分別包含各自與第一和第二自鎖晶體管相連的第一和第二永久性拖拽晶體管，該第一和第二自鎖晶體管分別包括各自與該第一和第二永久性拖拽晶體管電氣相連的第一和第二終端，該第一和第二自鎖晶體管各自具有控制柵極，而該第一和第二自鎖晶體管的控制柵極分別與該第二和第一終端相連，該第一和第二自鎖晶體管具有第三和第四終端，該第三和第四終端與電壓源相接；(b)用于將該第一和第二永久性單元裝置接于單根檢測比特線的比特線晶體管裝置，該比特線晶體管裝置包含與第一和第二永久性單元裝置同時相連的控制柵極；(c)用于可間歇連接比特線晶體管裝置的控制柵極和該各個第一和第二永久性單元裝置的選擇裝置，該選擇裝置有效地選擇該第一和第二永久性單元裝置中的任一個以便與比特線晶體管裝置的控制柵極進行通訊。
15.永久性可編程電路包括(a)用于存貯和通訊信息的第一和第二永久性自檢可編程單元裝置；(b)用于接收來自第一和第二永久性自檢可編程單元裝置的信息的單比特線裝置；(c)用于選擇該第一和第二永久性自檢可編程單元裝置中任一個的選擇裝置；(d)用于檢測存貯于該第一和第二永久性自檢可編程單元裝置中任一個之中信息的開關(guān)裝置，該開關(guān)裝置包含第一和第二終端以及控制柵極，該控制柵極與該選擇裝置相連，而該單比特線裝置與該第一終端相連，該第一和第二永久性自檢可編程單元裝置中選定的一個由該單比特線裝置進行檢測。
16.根據(jù)權(quán)利要求15的永久性可編程電路，其中進一步包含用于編程該第一和第二永久性單元裝置的裝置。
17.根據(jù)權(quán)利要求16的永久性可編程電路，其中該編程裝置與該比特線裝置相連。
18.根據(jù)權(quán)利要求15的永久性可編程電路，其中進一步包含用于向該第一和第二永久性自檢可編程單元裝置通訊信息的第二比特線裝置。
19.根據(jù)權(quán)利要求18的永久性可編程電路，其中該第一和第二永久性自檢可編程單元裝置由該第二比特線裝置通過接于該第二比特線裝置的編程裝置進行編程。
20.根據(jù)權(quán)利要求15的永久性可編程電路，其中該永久性可編程電路是以零功率邏輯門陣列的方式而實現(xiàn)的。
按照第19項條款的聲明根據(jù)國際檢索報告的要求，對權(quán)利要求2、15、18和19進行了修正，以指出所聲明的閉鎖器具有連接于該閉鎖器不同終端的永久性單元和電壓源。另外，該永久性單元相互耦合為閉鎖器形成接地通道，其方式為該永久性單元與閉鎖器形成分享公共電源的單個有源電路。再有，權(quán)利要求說明該閉鎖器的功率源具有一組可供選擇的非零電壓電平。該權(quán)利要求還列舉了一種裝置，它用于從單比特線向永久性單元來回傳送信息。也就是說，該永久性單元成為該閉鎖器的一個組成部分，且在該閉鎖器正常操作期間不與該閉鎖器斷絕聯(lián)系。此外，該權(quán)利要求揭示了一個比特線晶體管裝置，它允許單比特線檢測兩個永久性單元裝置中選定的一個。
Herdf等人提出了一種永久性RAM，它包括電壓源VCCF以及兩個耦合于觸發(fā)器公共終端的永久性單元。該電壓源VCCF制成具有可供選擇的電壓值，即地電位或VCCF。Herdf的永久性RAM需要兩條比特線，該比特線只與觸發(fā)器進行通訊而不與該永久性單元進行通訊。另外，該永久性單元包含可編程電壓閾器件，該器件接于兩開關(guān)器件之間。因此，該永久性單元用于在電源移除或重新施加于該永久性RAM期間而并非在該永久性RAM正常操作期間從觸發(fā)器存貯數(shù)據(jù)或向觸發(fā)器恢復數(shù)據(jù)。
Guterman等人提出了一種永久性RAM，它包含直接接地的SRAM和兩個僅當電源從該永久性RAM移除或重新施加其上時使用的永久性單元。該SRAM包含構(gòu)成兩個交叉耦合的反相器的四個晶體管，其中一個反相器的輸出端與另一個反相器的輸入端相連。Guterman的永久性單元具有兩個浮動柵極，該浮動柵極需要應用高低互補電壓而實現(xiàn)正常工作。因而，Guterman的永久性單元具有四個電極兩個控制柵極電極，一個漏極電極和一個源極電極。Guterman還要求兩條比特線，該比特線只同SRAM進行通訊而與該永久性單元相隔離。另外，Guterman的永久性單元在SRAM正常工作期間完全與該SRAM相隔離，而僅在該永久性RAM經(jīng)歷電源變化時與該SRAM產(chǎn)生耦合。
相信本申請人所提出的結(jié)構(gòu)比上述參考文獻所給出的結(jié)構(gòu)更優(yōu)越而取得專利權(quán)。
權(quán)利要求
1.永久性可編程電路包括(a)鎖定裝置，它用于控制比特線信息的應用，該鎖定裝置包含第一、第二、第三和第四終端；(b)第一和第二永久性單元，其各自具有分別與該鎖定裝置的第一和第二終端相連的第一終端，該第一和第二永久性單元各自具有與參考電位相連的第二終端；(c)第一和第二裝置，用于分別有選擇地將該鎖定裝置的第一和第二終端連接于第一和第二比特線，從而比特線信息可進行通訊和保存在該第一和第二永久性單元之中；(d)電壓終端裝置，它用于提供一組相對于該參考電位的可選擇電壓電平，該組可選擇電壓電平具有零值以外的任何值，該鎖定裝置的第三和第四終端與該電壓終端裝置存在電氣連接。該鎖定裝置包含第一和第二晶體管，該晶體管各自具有第一終端、第二終端和控制柵極，該第一和第二晶體管的第一終端分別與該鎖定裝置的第一和第二終端相耦合，該控制柵極與該第一和第二晶體管的第一終端交叉耦合，該第一和第二晶體管的第二終端分別與該鎖定裝置的第三和第四終端相耦合。
2.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二交叉耦合負載晶體管為P溝道場效應器件。
3.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二永久性單元包括n溝道晶體管。
4.根據(jù)權(quán)利要求1的永久性可編程電路，其中用于各自進行選擇性連接的該第一和第二裝置分別包括第一和第二柵極驅(qū)動晶體管，該第一和第二柵極驅(qū)動晶體管根據(jù)施加于其上的柵極信號而有效地將該第一和第二終端連接于相應的第一和第二比特線之上。
5.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二永久性單元包含場效應管，場效應管又包含控制柵極終端，而控制柵極終端被連接用于接收公共控制信號。
6.根據(jù)權(quán)利要求1的永久性可編程電路，其中該第一和第二永久性單元各自包含第一和第二浮動柵極晶體管。
7.根據(jù)權(quán)利要求1的永久性可編程電路，其中該永久性可編程電路是以零功率邏輯門陣列的方式而實現(xiàn)的。
8.永久性可編程邏輯電路包括(a)各自具有第一和第二終端的第一和第二自鎖晶體管，該第一和第二終端連接于電壓源；(b)分別與該第一和第二自鎖晶體管連接的第一和第二永久性拖拽單元，該第一和第二自鎖晶體管分別包含第三和第四終端，該第二和第四終端分別與該第一和第二永久性單元電氣相連，該第一和第二自鎖晶體管為場效應管且各自具有控制柵極，該第一和第二自鎖晶體管的控制柵極分別與該第三和第四終端相連，而該第二永久性拖拽單元接地；(c)用于有選擇地將該第三終端連接于輸入比特線的裝置，從而使比特線信息可以進行通訊并被保存在該第一永久性拖拽單元之中。
9.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該第一和第二自鎖晶體管為P溝道器件。
10.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該第一和第二永久性拖拽單元各自依次包含選擇晶體管和浮動柵極晶體管。
11.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該用于有選擇地連接該第三終端的裝置包含柵極驅(qū)動晶體管，該晶體管根據(jù)施加其上的柵極信號有效地將該第三終端連接于比特線之上。
12.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該第二永久性拖拽單元為含有控制柵極終端的場效應晶體管，而該控制柵極終端接于該第三終端，從而減少了該邏輯電路的功率消耗。
13.根據(jù)權(quán)利要求8的永久性可編程邏輯電路，其中該永久性可編程邏輯電路是以零功率邏輯門陣列的方式而實現(xiàn)的。
14.永久性可編程電路包括(a)用于存貯邏輯信息的第一和第二永久性單元裝置，該第一和第二永久性單元裝置分別包含各自與第一和第二自鎖晶體管相連的第一和第二永久性拖拽晶體管，該第一和第二自鎖晶體管分別包括各自與該第一和第二永久性拖拽晶體管電氣相連的第一和第二終端，該第一和第二自鎖晶體管各自具有控制柵極，而該第一和第二自鎖晶體管的控制柵極分別與該第二和第一終端相連，該第一和第二自鎖晶體管具有第三和第四終端，該第三和第四終端與電壓源相接；(b)用于將該第一和第二永久性單元裝置接于單根檢測比特線的比特線晶體管裝置，該比特線晶體管裝置包含與第一和第二永久性單元裝置同時相連的控制柵極；(c)用于可間歇連接比特線晶體管裝置的控制柵極和該各個第一和第二永久性單元裝置的選擇裝置，該選擇裝置有效地選擇該第一和第二永久性單元裝置中的任一個以便與比特線晶體管裝置的控制柵極進行通訊。
15.永久性可編程電路包括(a)用于存貯和通訊信息的第一和第二永久性自檢單元裝置；(b)用于從該第一和第二永久性單元裝置接收信息的單比特線裝置；(c)用于選擇該第一和第二永久性自檢可編程單元裝置中任一個的選擇裝置；(d)用于檢測存貯于該第一和第二永久性自檢可編程單元裝置中任一個之中的信息的開關(guān)裝置，該開關(guān)裝置包含第一和第二終端以及控制柵極，該控制柵極與該選擇裝置相連，而該單比特線裝置與該第一終端相連，因而該第一和第二永久性自檢可編程單元裝置中選定的一個由該單比特線裝置進行檢測。
16.根據(jù)權(quán)利要求15的永久性可編程電路，其中進一步包含用于編程該第一和第二永久性單元裝置的裝置。
17.根據(jù)權(quán)利要求16的永久性可編程電路，其中該編程裝置與該比特線裝置相連。
18.根據(jù)權(quán)利要求15的永久性可編程電路，其中該比特線裝置包含第一和第二比特線。
19.根據(jù)權(quán)利要求18的永久性可編程電路，其中該第一和第二永久性單元裝置由該第一比特線進行編程，而由該第二比特線進行讀取。
20.根據(jù)權(quán)利要求15的永久性可編程電路，其中該永久性可編程電路是以零功率邏輯門陣列的方式而實現(xiàn)的。
全文摘要
一種永久性低和零功率高速自檢可編程設(shè)備和永久性自檢單元設(shè)計。永久性自檢單元(10)實現(xiàn)了對可編程器件的高速編程和讀取操作。根據(jù)本發(fā)明的一種設(shè)計，通過對編程或讀取操作單元進行選擇可產(chǎn)生兩個自檢單元。每個永久性自檢單元包括一個交叉耦合負載晶體管(12和14)和永久性拖拽晶體管(16和18)。交叉耦合負載晶體管(12和14)是具有柵極的場效應晶體管，柵極連接于交叉耦合負載晶體管的負極。
文檔編號G11C14/00GK1123062SQ95190071
公開日1996年5月22日 申請日期1995年2月2日 優(yōu)先權(quán)日1994年2月9日
發(fā)明者薩羅杰·帕塔克, 詹姆斯·E·佩恩 申請人:愛特梅爾股份有限公司