專利名稱：每個非易失存儲單元可存儲和檢索多數(shù)字位的集成電路的制作方法
技術領域：
本發(fā)明一般涉及半導體存儲器，特別涉及每個存儲單元能存儲多數(shù)字位的非易失半導體存儲器。
非易失半導體存儲器如EEPROM、EPROM和FLASH集成電路等一般每個存儲單元用于存儲單數(shù)字位。這可以通過在存儲單元的浮柵上保留一定量的電荷從而改變單元的閾值電壓(電導)特性來實現(xiàn)。閾值電壓范圍通常分為兩種(導通與不導通)，代表每個單元的一個數(shù)字位的存儲。
存儲在浮柵上的寬的電荷變化范圍可以可靠地代表閾值電壓的范圍?？梢詣澐指派纤Ａ舻碾姾梢源矶鄠€閾值電壓范圍，將閾值電壓范圍劃分多個范圍以代表每個存儲單元存儲一個以上位的數(shù)據(jù)。例如，四個閾值電壓范圍可以用來代表每個存儲位置存儲兩個數(shù)字位，而十六個閾值范圍則代表每個存儲位置存儲四個數(shù)字位。另外，閾值電壓范圍可以精細劃分以在每個存儲單元直接存儲模擬信號。
每個存儲單元存儲多個數(shù)字位的能力增加了單位面積的有效存儲密度、降低了每個數(shù)字位的存儲成本。而且，在半導體存儲器領域，先進的制造設備的成本通常超過十億美元。在已有存儲器制造工藝和設備的基礎上使用每單元存儲多位的技術，可以用相同的制造設備生產(chǎn)下一代高密度存儲器件，由此提高了設備的利用率和投資的回收。
然而，對于每個存儲單元有多個位的器件，操作速率問題即讀寫操作已令人滿意。相關問題是功耗問題。由于更多的功率用來提高操作速率，仍不希望地增加功耗。還一個問題是可靠性。存儲單元浮柵上的電荷可以存儲很長時間，擦除和重寫電荷會導致存儲在存儲單元上的位的可靠性問題長期存在。當然還有集成電路的空間問題。在每個單元有多個位的集成電路中，必須提供附加電路以滿足新的要求。這部分地抵消了每個存儲單元增加位所帶來的好處。
本發(fā)明解決了或基本減輕了這些問題。本發(fā)明加快了多位存儲單元的讀寫操作。讀操作的功耗降低。本發(fā)明還允許長期可靠確定存儲單元的位，并節(jié)省了集成電路的空間。
本發(fā)明提供一種具有存儲單元陣列的集成電路，每個存儲單元存儲多個位的信息，且至少有一個數(shù)據(jù)端。集成電路還有多個連接到存儲單元陣列的鎖存器，將鎖存器排列成第一組和第二組。為了進行從存儲單元陣列的讀和向存儲單元陣列的寫操作，控制鎖存器和存儲單元陣列，使第一組與存儲單元陣列連接，而第二組連接到數(shù)據(jù)端?；蛘呤沟诙M與存儲單元陣列連接，而第一組連接到所說數(shù)據(jù)端。這一交替的連接可以讓數(shù)據(jù)在一組鎖存器與存儲單元陣列之間、和另一組鎖存器與數(shù)據(jù)端之間同時傳輸，以加快讀寫操作。
為了降低功耗，陣列的存儲單元通過電壓方式操作來讀取。而且，在寫操作過程中，將對應所選存儲單元上所存儲電荷量的電壓與基準電壓進行比較，以決定是否繼續(xù)進行存儲單元的高壓編程操作。當相應電壓與基準電壓匹配時停止存儲單元的編程。
對于讀操作，將對應所選存儲單元上所存儲電荷量的電壓與與一系列對半檢索圖形中的基準電壓比較，以確定存儲單元所存儲的多個位。


圖1是表示根據(jù)本發(fā)明實現(xiàn)于單個集成電路芯片上的主電路塊的框圖；圖2A一般表示用電流方式讀取圖1所示存儲單元的電路；圖2B一般表示用電壓方式讀取圖1所示存儲單元的電路；圖3表示一塊電路中基準單元與陣列單元的排列以及閾值劃分電壓基準產(chǎn)生塊與其相應陣列的連接。
圖4是圖1中多級對偶移位寄存器的框圖；圖5表示圖1中兩個Y驅(qū)動器的一般排列；圖6是圖4中多級對偶移位寄存器的細節(jié)以及在讀寫操作中所用對偶移位寄存器的電路；圖7表示圖5中用于每個Y驅(qū)動器的基準多路轉(zhuǎn)換電路；圖8A表示對于每個Y驅(qū)動器都一樣的電壓比較器、鎖存器、編程和讀取控制塊和高壓開關的電路電平細節(jié)；圖8B表示基準Y驅(qū)動器的電壓比較器、鎖存器、編序和讀控制塊、高壓開關以及讀取模式通道的電路電平細節(jié)，還有容許塊中的所有基準單元能并行被讀取的附加電路；圖8C表示Y驅(qū)動器和Y多路轉(zhuǎn)換器的Y多路轉(zhuǎn)換電路的細節(jié)；圖9A表示對所有Y驅(qū)動器都一樣的Y多路轉(zhuǎn)換電路、X譯碼器塊、對每個X譯碼器塊都相同的X多路轉(zhuǎn)換器電路、和對一個Y驅(qū)動器和一個X譯碼器相同且連接到基準Y多路轉(zhuǎn)換器與基準單元陣列的存儲單元的細節(jié)；圖9B表示根據(jù)本發(fā)明一個實施例的單個晶體管存儲單元的電路；圖10是給基準存儲單元和數(shù)據(jù)存儲單元的不同程序閾值劃分電壓從0伏到Vmax伏的電壓范圍；圖11是閾值劃分電壓基準產(chǎn)生塊的細節(jié)；圖12A代表為確定存儲于所選存儲單元的數(shù)位、在讀操作中按對半檢索算法的樹狀譯碼；圖12B是讀操作中對半檢索算法的流程圖。
應該注意圖中相同元件用相同的數(shù)字表示。這強調(diào)了元件結(jié)構(gòu)或操作的相同之處。而且，MOS晶體管的符號有一點變化，直線表示晶體管的源和漏，平行于源/漏線的短線代表晶體管的柵。
圖1示出本發(fā)明優(yōu)選實施例的主框圖。非易失存儲陣列1和基準存儲陣列2有按行和列排列的二維陣列連接的存儲單元。存儲單元可以是已有技術中任何已有器件的組成，如EPROM、EEPROM、FLASH，或者是已有的單元結(jié)構(gòu)，如單一晶體管、雙晶體管、劈柵、NAND、AND、和DINOR單元結(jié)構(gòu)，或接地陣列組成，包括標準和虛擬接地。根據(jù)所選的器件組成、單元結(jié)構(gòu)、或接地陣列組成，可以容易開發(fā)具體的編程、擦除和讀取算法，包括為使每個非易失存儲單元能存儲一個以上數(shù)字位單元的每個電端子所需的具體電壓。一個單元可以有一個以上的非易失器件，如已有技術中的NAND、DINOR或AND單元結(jié)構(gòu)。器件、陣列結(jié)構(gòu)或單元結(jié)構(gòu)以及算法的說明不在本發(fā)明范圍內(nèi)。
還可將每個存儲陣列1和2排列成有單個或多個行的塊。每塊包括陣列1和2的所有列或部分列。在圖1中，展示了在單一行中存儲塊具有所有列。每個存儲塊包括基準陣列2的單元和存儲陣列元1的單元。
糾錯陣列3有與存儲器1和基準陣列2中所用的存儲單元相同的非易失存儲單元。在一個實施例中，糾錯陣列3包括芯片上糾錯碼(ECC)裝置所需的附加編碼信息，這和已有技術中實現(xiàn)ECC一樣。在另一實施例中，糾錯陣列3包含故障單元的全部地址，在寫或讀操作中應該避開這些故障單元。糾錯陣列3的大小取決于要糾正的故障單元的最大數(shù)量。在產(chǎn)品校驗階段，測試存儲陣列1以確定故障單元。在芯片從工廠運出之前，將這些故障單元的地址編程到糾錯陣列3中?？梢杂妹總€存儲單元一個以上的位或者用每個存儲單元一個位來編程糾錯陣列3。如果實行ECC糾正，芯片上ECC電路自動給糾錯陣列3加載編碼位。糾錯控制和邏輯塊16包含所有實現(xiàn)上述任一個糾錯實施例所需的尋址、譯碼、和時序電路。
存儲管理陣列4包含能在一定時間進一步進行寫操作的塊的地址信息、和對多塊進行順序?qū)懟蜃x的過程中塊的實際地址信息，這些塊在存儲陣列中不需物理連續(xù)但要邏輯連續(xù)。陣列的存儲管理改進了產(chǎn)品的長期可靠性、在可變長度的串行數(shù)據(jù)經(jīng)常擦除和重寫的情況下能更有效地使用存儲器。在這種操作中，僅提供起始和終止塊地址，通過時鐘控制存取數(shù)據(jù)。代替提供終止塊地址，也可以用停止信號表明可變塊串行數(shù)據(jù)的終點。該模式稱為“串行寫和讀存取”模式，通常用于數(shù)字音頻記錄和回放系統(tǒng)，還用于代替機械盤的半導體存儲系統(tǒng)。具有糾錯和存儲管理的串行寫讀存取模式可以使本發(fā)明替代數(shù)字音頻記錄和回放系統(tǒng)、及普通數(shù)字數(shù)據(jù)存儲系統(tǒng)的集成電路存儲器。存儲管理邏輯塊24包含實現(xiàn)存儲管理功能所需的時序電路和存儲管理陣列4。存儲管理陣列4中的數(shù)據(jù)可以僅是每個存儲單元單個位或者如陣列1和2那樣每個單元一個以上數(shù)字位。
冗余塊5有能整塊修復不能使用的單元的附加存儲單元塊。這類塊冗余對存儲器集成電路的設計者是已知的。冗余塊5的塊的數(shù)量限定可以修復塊的最大數(shù)量，不管是在產(chǎn)品校驗階段還是在嵌入式修復階段。
由連接到串行接口塊14的地址譯碼器13提供陣列1的存儲單元的尋址，該接口塊14連接到外部世界。經(jīng)過譯碼的地址被從譯碼器13傳輸?shù)結(jié)計數(shù)器塊12和X計數(shù)器塊11。Y計數(shù)器塊12的輸出傳輸?shù)結(jié)多路轉(zhuǎn)換器塊8，它選擇陣列1中存儲單元的所需塊。X計數(shù)器塊11的輸出在X譯碼器塊7和X多路轉(zhuǎn)換塊6中譯碼，以選擇存儲陣列1中所選塊中所需的行。
地址譯碼器塊13產(chǎn)生所選行的起始地址。在一定長度的數(shù)據(jù)流的每個新存取操作的開始，將譯碼的地址送入X計數(shù)器11和Y計數(shù)器12。提供起始地址后，通過時鐘輸入向芯片存取數(shù)據(jù)。串行接口塊14包含完成與其他外部芯片合適的串行約定所需的電路。該串行約定可以是任何工廠標準串行約定或者專有約定。一般串行接口信號如圖1所示進入和流出串行接口塊14。
X計數(shù)器塊11包含數(shù)字計數(shù)器，通過線27上的時鐘信號YOUT即Y計數(shù)器塊12的輸出來遞增其計數(shù)。Y計數(shù)器塊12通過輸入線28上的信號CLCK被計數(shù)，并在線29上產(chǎn)生時鐘信號SHFT CLK，到達Y驅(qū)動器的不同部分。順序地，Y計數(shù)器塊12又在線27上提供到X計數(shù)器塊11的時鐘信號YOUT。
X多路轉(zhuǎn)換器塊6將X譯碼器塊7的一個X譯碼器級的輸出根據(jù)選擇送到陣列的多行上。它采用的X譯碼器電路在其集成電路設計中不需有非常大的高寬比。X多路轉(zhuǎn)換器及其使用在已有技術中是已知的。X譯碼器塊7包含用于選擇存儲陣列1和2的行的X譯碼器。下面提供X譯碼器塊7和X多路轉(zhuǎn)換塊6的細節(jié)，并示于圖9A中。和X多路轉(zhuǎn)換器塊6相似，Y多路轉(zhuǎn)換器塊8選擇一個Y驅(qū)動器的輸出，并根據(jù)選擇將它提供到存儲陣列的大量列的任一列上，下面更詳細地進行說明。根據(jù)Y驅(qū)動和列方向上的存儲陣列的間隔重復。
讀寫電路塊9包含向和從陣列1進行高壓寫入和低壓讀取數(shù)據(jù)操作所需的電路。下面詳細說明讀寫塊9。
有串行連接鎖存器的多級對偶移位寄存器塊10置于數(shù)據(jù)輸入和輸出端存儲陣列1和2之間。要寫進存儲陣列1的數(shù)據(jù)串行通過DATA IN25線移動到塊10，進而到達存儲陣列1。要從陣列1讀取的數(shù)據(jù)從存儲陣列1移動到塊10，然后通過DATA OUT 26線串行傳送出塊10。下面作詳細說明。系統(tǒng)控制邏輯塊15包含進行合適的系統(tǒng)操作所需的控制和時序電路。測試模式控制和邏輯塊17包含允許對芯片進行全面功能測試的電路。通過使用測試模式，將芯片重構(gòu)成各種測試構(gòu)形，使芯片的校驗更快更有效。通常在工廠校驗階段存取這些測試模式，但是例如在使用如冗余塊5的陣列修復測試模式領域中也可以存取某些測試模式。
編程/擦除/讀取算法塊18提供所有控制和時序信號，以從存儲陣列1對數(shù)字數(shù)據(jù)進行智能編程、擦除和讀取操作。
振蕩器塊19為高壓發(fā)生器產(chǎn)生時鐘信號，還給編程/擦除/讀取算法塊18及其他系統(tǒng)時鐘和同步等提供時鐘信號?；蛘撸绻袷幤鲏K19不放在芯片內(nèi)，其輸出信號必須從外部提供到集成電路。
電荷泵塊20在芯片上產(chǎn)生高壓。高壓成形和控制塊21接收電荷泵塊20的輸出信號，將它適當成形為有預定上升和下降時間的高壓脈沖。高壓脈沖成形對集成電路操作的長期可靠性非常重要。也可以從外部提供高壓成形脈沖?；蛘邚耐怆娫床刻峁┪闯尚蔚母邏?，然后用芯片上電路將它成形為有合適上升和下降時間的脈沖。
非易失暫時存儲器(scratch pad memory)和寄存器塊22有和非易失存儲陣列1相似的存儲單元。合適排列這些存儲單元，通常用于外部系統(tǒng)的內(nèi)部處理、和外部系統(tǒng)特性需求。例如在音頻記錄和回放系統(tǒng)中，非易失暫時存儲器和寄存器塊22包含用于信息數(shù)量和記錄這些信息的時間的信息。暫時存儲器和寄存器中的數(shù)據(jù)可以按每個存儲單元單個或多個位來存儲。
芯片上帶隙(bandgap)基準塊23產(chǎn)生集成電路操作所需的必要模擬電壓和電流基準。這些電壓和電流基準用來提供基準電壓和電流，以補償溫度和電源的變化。使系統(tǒng)性能在很大溫度范圍和電源范圍都穩(wěn)定。存儲單元的普通讀取操作到此，一般性討論了每個存儲單元讀取多位的電流方式操作。電流方式讀取的優(yōu)點是存取時間快。圖2A表示利用單晶體管存儲單元在電流方式讀取的普通電路設置。該普通設置也適用于其他單元結(jié)構(gòu)。
通常按反相模式連接非易失存儲單元30。形成單元30的晶體管的源31處的電壓Vs連接到地。存儲單元30的控制柵36連接到合適的電壓Vg，或轉(zhuǎn)換到電源電壓。形成存儲單元30也是它的一部分的存儲陣列的部分列線32的存儲單元30的漏通常連接到電流讀出放大器33。非易失存儲單元30通過一些選擇電路(為簡化未示出)連接到列線32。電流讀出放大器33通常也連接到基準電流輸入線34以進行比較。非易失存儲單元30的列線32的電流與基準電流線34之間的比較結(jié)果作為邏輯輸出線35的邏輯電平。
對于每個單元一個位，只需確定存儲單元30存在或不存在電流。對于每個存儲單元多個位的情況，改變輸入線34上的基準電流，從而比較單元35上的電流量與一組基準電流。然后譯碼邏輯輸出35的信號以確定所存儲的位。例如Mehrotra等人的美國專利5,172,338公開了用電流方式的多位讀取方案，并示出不同的實施例。但是，盡管本發(fā)明可以用電流方式讀取，但用電壓方式讀取存儲單元更好。和電流方式技術相比，它降低了功耗，使每個單元存儲器多位的集成電路更適合于低功耗、相對較慢存取的應用，如音頻記錄和回放系統(tǒng)和機械磁盤替換系統(tǒng)。
在電壓方式讀取中，非易失存儲單元30按源跟隨模式連接，如圖2B所示，采用單個晶體管存儲單元。普通電壓方式布局也適用于其他單元結(jié)構(gòu)。形成單元30的晶體管的源31連接到從穩(wěn)定電壓基準如帶隙基準的電壓Vs的穩(wěn)壓電源上。控制柵36連接到和源31一樣的電源電壓上，或連接到能精確讀取單元30的漏處的最高希望電壓Vd的足夠高的電壓。穩(wěn)定固定偏置電流電路37連接于地和晶體管的漏之間，如圖2A所示，它也形成存儲陣列的部分列線32。固定偏置電流量很小，在0.5微安培到5.0微安培之間。該小電流防止在多次讀取循環(huán)過程中電子的過分聚集，由此防止存儲單元30的錯誤讀取。通過選擇電路(未示出)連接到列線32的漏處的電壓等于Vg-Vgd，這里Vgd是存儲單元30的提供被偏置電流電路37抽取的電流所需的柵漏電壓。列線32的部分晶體管的漏連接到電壓讀出放大器38的輸入端。電壓讀出放大器38還有基準電壓輸入線39和邏輯輸出線40。比較晶體管漏、列線32、和基準電壓線39上的電壓，所得邏輯輸出信號提供到邏輯輸出線40。電壓方式讀取所需電流比電流方式小得多。這樣電壓方式讀取有更低的功耗。
線32上讀出的電壓取決于非易失存儲單元30的浮柵36上的負電荷(電子)的量。浮柵上的大量電荷增加了單元30的閾值電壓。較高的閾值電壓增加了單元30的柵漏電壓Vgd。線32上的電壓比地低。相反，如果浮柵上的電荷量低，單元30的閾值電壓降低，Vgd降低。使線32上的電壓比地高。通過控制浮柵上的電荷量，在線32上產(chǎn)生合適的回讀電壓。向浮柵上注入負電荷(電子)的過程稱為“擦除”，從浮柵上去除電荷的過程稱為對浮柵或存儲單元“編程”。
在從單個存儲單元多位讀取的過程中，將晶體管漏處的電壓與基準電壓線39上的不同電壓進行比較。然后對線40上的邏輯輸出進行譯碼，以提供合適的位。對存儲單元30的源跟隨連接，由于必須通過小的存儲單元將整個列線32的電壓上拉，所以數(shù)據(jù)存取很慢。對某些應用，這種慢存取速率是可以接受的。如下面所說的，多級對偶移位寄存器有效改進了讀取時間。存儲陣列的排列圖3表示非易失存儲陣列1和非易失基準陣列2的排列?；鶞蚀鎯﹃嚵?中的存儲單元用來給電壓讀出放大器產(chǎn)生比較基準電壓，以確定陣列1中所選存儲單元中所存儲的位。在優(yōu)選實施例中，陣列1和2的每個存儲單元中存儲四個位。如前面談到的，優(yōu)選實施例的每塊包含一行。每行包含基準存儲單元和陣列存儲單元。行中所有單元同時擦除，根據(jù)Y多路轉(zhuǎn)換器多路轉(zhuǎn)換方案，僅部分行被編程且同時讀取。由于每個存儲單元存儲四個位，所以每行有十六個基準存儲單元。在該實施例中，每個Y驅(qū)動器驅(qū)動八個存儲單元，所以在基準陣列2的十六個單元的行中有兩個Y驅(qū)動器42。這些Y驅(qū)動器42標為REFY-DRIVERs。在圖3中，僅示出存儲陣列1的三個Y驅(qū)動器41。有M個Y驅(qū)動器41。所示出的三個存儲陣列Y驅(qū)動器標為Y-DRIVER0到Y(jié)-DRIVER2?；鶞书撝祫澐蛛妷寒a(chǎn)生塊44是圖1的帶隙基準塊23的一部分，它驅(qū)動十六個基準線嵌入到REFY-DRIVER42，每線的基準電壓為REFB0到REFB15中的一個；而陣列閾值劃分電壓產(chǎn)生塊43也是圖1的塊23的一部分，它驅(qū)動十六個基準線嵌入到陣列Y驅(qū)動器41，每線的基準電壓為REFA0到REFA15中的一個。REFA0-15與REFB0-15信號之間的電壓關系如圖10所示。
在寫操作過程中，在WR線46上的WRITE信號為高電平，它開啟一系列N溝晶體管45(用虛框標出)。塊43上的十六個REFA0-15基準電壓傳到Y(jié)驅(qū)動器基準電壓線RFL015。這些從塊43來的基準電平電壓REFA0-REFA15選擇地編程到存儲陣列1的單元中。同樣，從塊44來的基準電壓REFB0-REFB15選擇地編程到陣列2的基準單元中。
在讀操作過程中，在WR線46上的WRITE信號為低電平，它關閉晶體管45?；蛘?，一系列晶體管47(也用虛框標出)開啟，將存儲于陣列2的基準單元上的基準電壓REFB0-15傳到Y(jié)驅(qū)動器41基準電壓線RFL015。存儲的REFB0-REFB15電壓和從基準陣列2的單元的回讀用作基準電壓，以通過下面說明的對半檢索技術確認出存儲于存儲陣列1的單元上的數(shù)字位。利用每個塊或優(yōu)選實施例的行的基準單元，通過按普通模式設置這種變化可以抵消電源和溫度的變化。陣列1和2中的存儲單元都進行相同的改變。陣列2中的基準單元也進行和陣列1中存儲單元相同數(shù)量的編程和擦除循環(huán)，由此按普通模式設置塊或列中單元的長期老化效應。和前面說明的技術相比，該基準裝置的優(yōu)點在于低電流回讀模式，有更長更好的長期可靠性和數(shù)字位的精確回讀。和該領域的已有技術相比，芯片內(nèi)閾值電壓產(chǎn)生(溫度和電源補償)塊44和43也產(chǎn)生較高的可靠性。塊44和43不用非易失存儲單元來產(chǎn)生閾值劃分電壓，但取決于更加穩(wěn)定可靠的元件，如電阻、運算放大器和帶隙電壓源。這樣本發(fā)明有改進的長期可靠性和精確性、以及對溫度和電源變化的穩(wěn)定性。
在本發(fā)明的另一實施例中，首先編程基準陣列2的單元。然后用陣列2的編程的基準單元的輸出，借助將編程電平置于編程基準電平中間的偏差(offset)，選擇編程存儲陣列1的單元，如圖10所示。該方法不需塊43，但是需要額外的時間來先編程基準單元。數(shù)據(jù)的對偶移位寄存器圖4是圖1所示多級對偶移位寄存器塊10以及圖3所示每個Y驅(qū)動器41的一部分的框圖表示。多級對偶移位寄存器塊10有排列成兩組A和B的鎖存器。每組鎖存器串行連接以形成大的移位寄存器。每組關于每個Y驅(qū)動器41有四個鎖存器。在圖5中，對于每個Y驅(qū)動器41，在寫操作中，數(shù)據(jù)通過塊10的對偶移位寄存器串行輸入，在讀操作過程中，數(shù)據(jù)通過塊10的對偶移位寄存器串行輸出。在寫操作過程中，數(shù)據(jù)信息在每個Y驅(qū)動器41中從頂部移動到底部，而在讀操作過程中，數(shù)據(jù)從底部到頂部。通常，到所有Y驅(qū)動器41的信號水平傳輸。
當然，Y驅(qū)動器鎖存器的深度取決于一個存儲單元所存儲的位數(shù)。在優(yōu)選實施例中，每個單元存儲四個位。由此每個Y驅(qū)動器41有四個鎖存器。例如在圖4中，Y驅(qū)動器0有四個串行連接的鎖存器60-63，Y驅(qū)動器1有四個鎖存器65-67。進而，Y驅(qū)動器M-1有最后四個串行連接的鎖存器。M是Y驅(qū)動器的數(shù)量，所以鎖存器的總數(shù)量為4×M。重要的是，所有鎖存器與組中的所有Y驅(qū)動器41以長串行的方式連接，以形成移位寄存器。如下面要參照圖6說明的，每個鎖存器的真值與補碼輸出是并行的。
兩個移位寄存器，組A和組B通過傳輸開關145和146分別連接到DATA IN線25和DATA OUT線26。當REGSEL控制線147為高電平時，DATA IN線25和DATA OUT線26通過開關145連接到組A移位寄存器。當REGSEL控制線147為低電平時，DATA IN線25和DATA OUT線26通過開關146連接到組B移位寄存器。線29上的SHFTCLK信號給移位寄存器計時。隨著SHFT CLK信號的每個循環(huán)，數(shù)據(jù)位移動到下一個鎖存器。例如鎖存器60中的位移動到鎖存器61，而原來在鎖存器61的位移動到鎖存器62并依此類推。在對偶移位寄存器的通常操作中，一組總按串行模式工作，另一組按并行模式工作。按串行模式工作的組從串行連接到DATA IN和DATA OUT線25和26的數(shù)據(jù)端接收數(shù)據(jù)或讀取數(shù)據(jù)。同時，按并行模式工作的另一組從或向并聯(lián)的陣列1的存儲單元接收數(shù)據(jù)或輸入數(shù)據(jù)。串行連接模式的組完成它的數(shù)據(jù)串行操作的同時，另一組同時完成它到和從陣列1的數(shù)據(jù)并行操作。然后通過改變REGSEL線147的狀態(tài)，串行轉(zhuǎn)換到并行模式、并且并行轉(zhuǎn)換到串行模式。在向存儲陣列1的寫入和從存儲陣列1的讀取過程中，從串行到并行和從并行到串行的同步轉(zhuǎn)換連續(xù)地進行。由于有M個Y驅(qū)動器，所以并行寫M個存儲單元。由于每個單元寫四個位，共并行寫4×M個位。和單個位的操作相比，實際提供4×M倍更快的寫速率。同樣，并行讀4×M個位，移出提供4×M倍更快讀速率。實際上，給移位寄存器以更高的時鐘速率計時，可以使讀速率更快。最大時鐘速率受串行移位操作時將并行數(shù)據(jù)送入鎖存器所需時間的限制。因此，如上所述，多級對偶移位寄存器塊10可以用更快的讀寫時間存取存儲單元陣列1。
讀寫操作中的組A和組B之間的轉(zhuǎn)換也可以不同步。例如，在寫操作過程中，如果在并行模式中另一組的鎖存器用多位對存儲單元編程之前給串行模式中組的鎖存器加載，那么兩個移位寄存器之間的串并行模式轉(zhuǎn)換必須等到并行模式行部分完成編程操作才進行。相反，如果在第一組完成串行操作之前就并行模式編程操作，則并行模式組必須等到串行模式組裝入數(shù)據(jù)之后。對讀操作也是一樣。在系統(tǒng)控制邏輯塊15(圖1所示)中采用合適的電路，可以實現(xiàn)對偶移位寄存器操作的同步和不同步操作。Y-DRIVER0的鎖存器60-63和Y-DRIVER1的鎖存器64-67的細節(jié)示于圖6。對偶移位寄存器與存儲陣列之間的數(shù)據(jù)圖5表示有多級對偶移位寄存器塊10、讀寫塊9、和Y多路轉(zhuǎn)換器塊8的Y驅(qū)動器41的排列。每個Y驅(qū)動器41的工作和電路細節(jié)都相同。圖中只示出Y驅(qū)動器0和Y驅(qū)動器1。其他到Y(jié)驅(qū)動器M-1的Y驅(qū)動器用虛線表示。
圖7表示Y驅(qū)動器41中每個讀寫塊9的基準多路轉(zhuǎn)換器50的電路細節(jié)。Y驅(qū)動器41內(nèi)的每個鎖存器的真值和補碼輸出信號傳送到基準多路轉(zhuǎn)換器50。根據(jù)Y驅(qū)動器41(此時為Y-DRIVER0)內(nèi)四個鎖存器的具體位，基準多路轉(zhuǎn)換器50將RFL0-RFL15中的一個基準電壓線連接到基準多路轉(zhuǎn)換器50的RFLOUT輸出端。線60A、61A、62A、63A和60B、61B、62B、63B上的信號分別載送從每個Y驅(qū)動器41的四個鎖存器來的真值和補碼輸出信號AA、AB、BA、BB、CA、CB、DA和DB，如圖6所示。
在已有技術中，基準多路轉(zhuǎn)換器50一般主要為16到1多路轉(zhuǎn)換器。如圖7所示，根據(jù)鎖存器的輸出端60A-63B來的信號60A到63B，RFL0-15信號中只有一個表示為輸出信號RFLOUT。晶體管T11到T164為N型晶體管，并應該明白多路轉(zhuǎn)換器50的工作。多路轉(zhuǎn)換器的大小取決于一個存儲單元所存儲的位數(shù)。例如，每個存儲單元6個位的存儲系統(tǒng)需要64到1的多路轉(zhuǎn)換器。
圖8A表示電壓比較器51、鎖存器52、編程/讀取控制電路53和讀寫塊9的高壓開關54的細節(jié)。圖8A的電路對每個Y驅(qū)動器41都相同。電壓比較器51有晶體管70-76。晶體管70和71為P溝晶體管，其余為N溝晶體管。從圖1的塊23來的線198上的VBIAS電壓給電壓比較器51提供合適的電流偏置。電壓比較器51的電路在已有技術是公知的。當?shù)骄w管73的柵的信號線200上的電壓高于到晶體管72的柵的信號線上的電壓RFLOUT時，哪怕只高一點，那么電壓比較器輸出線199上的SET輸出也為高電平，反之亦然。晶體管73的柵通常稱為非反向輸入，而晶體管72的柵稱為反向輸入。下面要說明的信號線200和信號線206將非反向輸入連接到Y(jié)多路轉(zhuǎn)換器55。線200和線206形成讀取陣列1單元上存儲的多位的通道。反向輸入接收RFLOUT信號，即如前所述即基準多路轉(zhuǎn)換器50的輸出。電壓比較器51的SET輸出線199連接到鎖存器52的輸入端，即晶體管80的柵。
鎖存器52有晶體管80到85。晶體管82和83為P溝晶體管，其余為N溝晶體管。鎖存器52為傳統(tǒng)的交叉耦合反相器型，帶有連接到SET輸出線199的輸入節(jié)點即晶體管80的柵、和連接到RESET輸入線202的另一輸入節(jié)點即晶體管85的柵。該鎖存器電路及其工作對集成電路設計人員是已知的。晶體管81和82形成一個反相器，晶體管83和84形成另一個反相器。鎖存器52的輸出節(jié)點用信號線201連接到編程/讀取控制電路53。當SET線199上的信號為高電平或高脈沖時，輸出線201上的鎖存器輸出為高電平。當RESET線202為高電平或高脈沖時，鎖存器輸出線201上的信號為低電平。SET線199和RESET線202上的信號不可能同時為高電平。
編程/讀取控制電路53有兩個AND門88和89及兩個反相器86和87。PROG(編程)線204為該電路的輸入。當激活寫模式即進行寫操作時，PROG線204上的信號為高電平，當激活讀模式即進行讀操作時，PROG線204上的信號為低電平。當PROG為高電平時(寫模式激活)，AND門88的輸出取決于從鎖存器52來的輸出線201的狀態(tài)。如果鎖存器輸出線201為低電平，那么當線204上的PROG信號為高電平時，線205上的AND門88的輸出為高電平，反之亦然。當PROG線204上的信號為高電平(寫模式激活)時，則AND門89的輸出為低電平。AND門89的輸出線203連接到晶體管100的柵。在寫操作過程中，晶體管100截止，不讓信號從連接到Y(jié)多路轉(zhuǎn)換器55的線206傳到線200。線200和206形成部分讀取通道。
高壓開關54有反相器90、兩個N溝晶體管91和94、電容92和高壓晶體管93。高壓開關54作為傳輸門工作，當線205為高電平時，它讓從高壓成形和控制塊21(圖1)來的HV線209上的高壓傳到線206，或當線205為低電平時，它讓HV線209上的塊(blocks)高壓通到線206。
晶體管101和102連接到由信號線200和206形成的讀取通道上，在讀操作過程中它們給所選的非易失存儲單元提供電流負載。VB線208是由帶隙基準塊23(圖1)到晶體管102的柵產(chǎn)生的電流偏置線。在讀模式中，晶體管102起負載電流源的作用。其控制柵連接到VCTL線207的晶體管101起導通和截止負載電流的開關作用。反相器103和104緩沖從電壓比較器51來的線199上的SET輸出，并僅在讀操作過程中向READ DATA線210上提供輸出信號。線210連接到它對應的鎖存器(圖6)，線206連接到對應的Y多路轉(zhuǎn)換器55。這樣晶體管101和102作為偏置電流電路37使用，電壓比較器51用作電壓方式讀操作時的電壓讀出放大器38(圖2B)。
圖8B表示基準Y驅(qū)動器42的讀寫塊9。其電壓比較器51、鎖存器52、編程讀取控制塊53和高壓開關54與存儲陣列1的Y驅(qū)動器41相同，但是在一次讀取八個基準存儲單元時有變化。在讀操作過程中，基準Y驅(qū)動器42讀取與之連接的所有基準單元。由于在本實施例中每個基準Y驅(qū)動器42有八個基準單元，所以有八個由晶體管111和112形成的電流負載，虛線框表示的每組晶體管的輸出。使8個VCTL0-VCTL07線為高電平，以將電流負載連接到各自的讀取線220-227。
在寫操作過程中，如圖8C所示，在基準Y驅(qū)動器42中只有一個基準單元被寫入，即REF Y多路轉(zhuǎn)換器56所選的單元。只要控制線MCTL0-MCTL7中一個為高電平，位線側(cè)RVD(圖9A)就連接到圖8B的讀取通道線260-267。
在讀操作過程中，所有的VCTL0-VCTL07和MCTL0-MCTL7控制線為高電平；這允許所有基準單元并行讀取。所有VCTL0-VCTL07控制線為高電平還可將電流負載置于基準單元的各讀取通道上。在讀操作中，READ信號219也為高電平，以讓基準單元來的讀電壓傳到RFL線。從基準單元0-7回讀的八個基準電壓通過基準Y-DRIVER0分別傳到RFL0-7信號線，從基準單元8-15并行回讀的八個基準電壓通過基準Y-DRIVER1分別傳到RFL8-15信號線。在本實施例中，假設電壓REFB0-15(圖10)分別被編程分到基準單元0-15。當線219上的READ信號為高電平時，晶體管211為OFF狀態(tài)，回讀電壓信號不傳到比較器輸入線200。注意晶體管110和93已經(jīng)類似地放在所有線上，以在對所有基準單元的寫操作模式中有相同的功能，象通過Y驅(qū)動器41陣列1的存儲單元中出現(xiàn)的一樣。
在圖8C所示的基準Y多路轉(zhuǎn)換器56中，每個MCTL信號驅(qū)動三個串聯(lián)晶體管M1、M2、M3。由于當Y多路轉(zhuǎn)換器55選擇存儲陣列1單元時，有三個串聯(lián)的晶體管，所以和陣列1的Y多路轉(zhuǎn)換器55一樣，這樣的設置在線上有相同的阻抗。這可實現(xiàn)更好地寫入，更重要的是，基準陣列2和存儲陣列1的單元之間的讀模式匹配特性好。圖8A中的反相器103和104在圖8B中已經(jīng)去掉。這是因為，在讀操作中，數(shù)字位從存儲陣列1的單元讀出，而基準電壓從基準陣列2中的單元讀出。
圖9A表示存儲陣列1的Y驅(qū)動器41的Y多路轉(zhuǎn)換器55。Y多路轉(zhuǎn)換器55和基準多路轉(zhuǎn)換器50相似。在本實施例中，Y多路轉(zhuǎn)換器55為8到1。根據(jù)單元尺寸和Y驅(qū)動器的電路數(shù)量，多路轉(zhuǎn)換器有不同型號(N到1)。對上述Y多路轉(zhuǎn)換器，根據(jù)Y計數(shù)器來的Y地址信號M0A-M2A和M0B-M2B，線206和線VD0-VD7中的一條線之間連接有單個傳輸通道。在存儲陣列1中VD0-VD7為列線。在編程和擦除操作過程中，信號從線206傳到VD0-7線。在讀操作中，信號從VD0-7線傳到線206。
圖9A還示出陣列1的一定數(shù)量的非易失存儲單元的連接。在該實施例中，一個Y驅(qū)動器驅(qū)動八列，一個X譯碼器驅(qū)動陣列1的四行。在本實施例中，每行視為一個塊。在另一些實施例中，可能多行形成一個塊。用一個X譯碼器對行的選擇是通過X多路轉(zhuǎn)換器58從X計數(shù)器接收四個X地址信號PA到PD來實現(xiàn)的，如前面所述。為了增加陣列的大小，該基本布局可以在X方向和Y方向擴展以增加陣列的行數(shù)和列數(shù)。
圖9A還示出基準陣列2和基準多路轉(zhuǎn)換器56。每個塊的基準陣列有十六個基準單元。當用X多路轉(zhuǎn)換器58選擇一個塊時，基準和陣列單元都被選擇。MCTL0-MCTL7線驅(qū)動基準Y多路轉(zhuǎn)換器56。
對于這里說明的實施例，一行中有八倍于一次編程數(shù)目的單元。Y驅(qū)動器42和41在一行中對每個第八單元進行編程。共需要八個編程循環(huán)以對行中所有單元編程。這樣在第一個編程循環(huán)對單元0、8、16...編程。在第二個編程循環(huán)對單元1、9、17...編程依此類推。八個編程循環(huán)對一行編程。同時，在第一編程循環(huán)對基準單元0和8編程。在第二個編程循環(huán)對基準單元1和9編程等，直到八個編程循環(huán)完成對所有十六個基準單元編程為止。
REF Y-DRIVER0和REF Y-DRIVER1在第一個編程循環(huán)中分別設置為輸出0和8、在第二個編程循環(huán)中設置為1和9，并設置基準Y驅(qū)動器42的基準多路轉(zhuǎn)換器以選擇多路轉(zhuǎn)換器50輸出端上的合適的RELOUT電壓，如圖3所示，該電壓從基準產(chǎn)生塊44提供的REFB0-15電壓而來。在該寫操作過程中，內(nèi)置基準Y驅(qū)動器42的鎖存器，使它將合適的電壓編程到陣列2所選位置的基準單元中。同時，用要存儲于存儲陣列1中的數(shù)據(jù)外置Y驅(qū)動器41的鎖存器。當然，編程一行所需編程循環(huán)數(shù)目取決于Y多路轉(zhuǎn)換器的比例。8∶1的Y多路轉(zhuǎn)換器需要八個編程循環(huán)，而16∶1多路轉(zhuǎn)換器需要16個編程循環(huán)。從存儲陣列的讀操作下面參照圖9A，更加詳細說明電路的電壓方式讀取方法。在本優(yōu)選實施例中對陣列1和2都相同的電源線連接到穩(wěn)壓電源電壓Vs。陣列1和2的單元的晶體管35的連接示于圖9B。假設讀取陣列1中圈出并用XX標出的單元。X多路轉(zhuǎn)換器58通過線VG2選擇塊2，VG2也稱為字線。字線連接到塊中每個存儲單元的控制柵。所選擇的字線連接到同一電源即Vs、或連接到足以精確讀取列線VD4上的對地最高希望電壓的電壓。Y多路轉(zhuǎn)換器55將列線VD4連接到線206。現(xiàn)在參照圖8A，線206通過導通晶體管100而連接到線200。在讀操作中，PROG線204為低電平，RESET線202為高電平。這使晶體管100的柵203為高電平，以導通晶體管100。晶體管101和102的結(jié)合形成線200和地之間的電流源(圖2B中表示為偏置電流電路37)。線200還連接到電壓比較器51(圖2B中表示為電壓讀出放大器38)的非反向輸入。晶體管101起電流源的開關的作用。晶體管101僅導通一小段時間，以讓電壓比較器51完成合適的電壓比較。使功耗和存儲單元晶體管的氧化層中俘獲的電荷電勢減到最小。連接到電壓比較器51的反向輸入端的RFLOUT輸入(圖2B中表示為基準電壓39)是從合適基準單元回讀的電壓，如圖5和圖7所示，該基準單元通過基準多路轉(zhuǎn)換器50從線RFL0-15中的一個選取。電壓比較器51的比較結(jié)果放在讀取數(shù)據(jù)線210上(圖2B中表示為邏輯輸出40)。在讀操作過程中，高壓開關54關閉，高壓線209借助于高壓晶體管93與線206斷開。
如前面所述，塊10的對偶移位寄存器既用于寫入也用于讀取操作，以減少集成電路中器件的數(shù)量。前面已經(jīng)說明了寫操作過程中對偶移位寄存器的工作。在讀操作過程中(參照圖6)，通過對半檢索算法，預置Y驅(qū)動器41的四個鎖存器。根據(jù)圖12A和12B中的對半檢索算法，信號BIT3、BIT2、BIT1、BIT0先后設置為高電平。多級對偶移位寄存器的一行的RESETB線上的RESET脈沖使工作開始。RESET脈沖復位對偶移位寄存器一行中的所有鎖存器。根據(jù)對半檢索算法，BIT3信號設為高電平。對在所有Y驅(qū)動器41中連接到BIT3信號線的所有鎖存器(鎖存器0、4、8等)，使線63A為高電平、線63B為低電平。于是，對每個Y驅(qū)動器41的RFLOUT端就選擇基準多路轉(zhuǎn)換器50的RFL8線上的電壓。
在讀操作的同時，和前面說明的一樣，用從基準陣列2的單元回讀的電壓并行驅(qū)動RFL0-15線。根據(jù)對半檢索算法，如果從存儲單元回讀的電壓高于每個驅(qū)動器內(nèi)RFLOUT上所選的電壓，則每個Y驅(qū)動器41的READ DATA線210上的數(shù)據(jù)輸出為高電平。這使NAND門600的輸出端601為低電平(圖6)，它使連接到BIT3線的鎖存器置位。即使去除線210上的數(shù)據(jù)，鎖存器輸出端602的信號仍保持高電平。一旦鎖存器被置位，即使線BIT3為低電平，輸出端63A和63B上的信號分別保持高電平和低電平。如果從存儲單元回讀的電壓低于RFLOUT端上的電壓，則READ DATA線210上的信號為低電平。這使NAND門600的輸出端601上的信號保持高電平，鎖存器保持復位狀態(tài)。因此當信號BIT3為低電平時，鎖存器輸出端63A和63B上的信號將分別為低電平和高電平，鎖存器保持復位狀態(tài)。通過使BIT2、BIT1和BIT0線分別為高電平，繼續(xù)進行對半檢索算法。比較每個Y驅(qū)動器41內(nèi)READ DATA線210和RFLOUT線上的電壓。如果READ DATA 210為高電平則使連接的鎖存器置位，或者如果RESET DATA線210為低電平則保持復位狀態(tài)。根據(jù)每個Y驅(qū)動器41中鎖存器的置位或復位狀態(tài)，用基準多路轉(zhuǎn)換器50的輸入63A、B到60A、B(鎖存器輸出)從RFL0-15線上給RFLOUT端選擇不同的電壓。
接著從一個存儲單元將四個位讀到每個Y驅(qū)動器41中的四個鎖存器中。如果每個存儲單元存儲N位，那么每個Y驅(qū)動器41將有N個鎖存器，且在對半檢索算法的N個循環(huán)中讀出每個Y驅(qū)動器的N個位。所有M個Y驅(qū)動器41同時加載它們各自的鎖存器。在對偶移位寄存器的一組上的鎖存器被加載后，將該組置于移位模式，然后記錄鎖存的數(shù)據(jù)從該組串行讀出的時間。當數(shù)據(jù)移出時，對偶移位寄存器的另一組置于并行讀模式，將另外M個單元中的數(shù)據(jù)讀到該組的鎖存器中。在該組完成加載它的鎖存器的同時，前一組同時完成它的移位操作。這種從存儲單元并行加載數(shù)據(jù)和數(shù)據(jù)的串行移位的交替操作提供了非?？斓淖x取速度。
在讀操作過程中，每個基準Y驅(qū)動器42中的四個鎖存器的狀態(tài)沒有使用?；鶞蔣驅(qū)動器42內(nèi)沒有使用RFLOUT線。取而代之的是，如前面所述和圖8B所示，所有基準單元讀出的電壓放在RFL0-15線上。向存儲陣列的寫操作對于寫操作，和已有技術一樣，編程和擦除算法通常用重復高脈沖電壓進行編程循環(huán)，接著一個普通讀循環(huán)，以很高的精度設定非易失存儲單元的閾值電壓。在編程算法開始以前，通常使用足夠幅度和周期的擦除脈沖來完成存儲單元的擦除。代替一個擦除脈沖，一些算法還重復高電壓擦除脈沖，接著進行一個擦除功能所需的讀操作。在本發(fā)明中，使用單個擦除脈沖，然后重復高電壓脈沖編程算法，以精確設定閾值電壓。在本實施例中，擦除編程和讀取在一塊中進行，以加快讀寫存取速度。這樣代表4倍M個數(shù)據(jù)位的M個存儲單元同時寫或讀。
在一個擦除循環(huán)擦除塊中所有存儲單元后，進行編程循環(huán)。首先對RESET202線加脈沖以復位每個Y驅(qū)動器中的鎖存器52(具體見圖8A和8B說明)。然后使用每個編程脈沖后，在重復基礎上進行讀循環(huán)。在每個Y驅(qū)動器41和基準Y驅(qū)動器42中，進行讀循環(huán)，以確定存儲單元是否達到基準多路轉(zhuǎn)換器50的RFLOUT輸出設置的所需電壓。如果線200(圖8A和8B)上回讀的電壓電平?jīng)]有達到RFLOUT電平，則鎖存器52保持復位，且附加的高壓脈沖加到存儲單元。高壓脈沖源是圖1說明的高壓成形和控制塊21。
在任一重復過程中，如果線200上回讀的電壓高于RFLOUT線上的電壓，則使鎖存器52置位，并關閉相應的Y驅(qū)動器41(和基準Y驅(qū)動器42)上的高壓開關。這將停止高壓脈沖向連接到特定Y驅(qū)動器的存儲單元的繼續(xù)傳輸。應該明白，某個Y驅(qū)動器可以停止向它們各自連接的存儲單元繼續(xù)高壓脈沖傳輸時，另一些Y驅(qū)動器可能還繼續(xù)將高壓脈沖傳輸?shù)较鄳拇鎯卧?，以編程合適的回讀電壓。編程中的回讀模式和普通讀取模式完全相同，只是READ DATA線210(圖6)上的輸出信號不由塊10的鎖存器來存儲。編程和讀模式中使用相同的讀電路，給數(shù)據(jù)的存儲與檢索提供了更高的精度和可靠性。
圖10表示非易失基準陣列2存儲單元與非易失存儲陣列1存儲單元的閾值劃分基準電平之間的關系。將閾值電壓范圍劃分為0V到Vmax。REFA0到REFA15是非易失存儲陣列1的單元的閾值劃分電壓，REFB0到REFB15是非易失基準陣列2的單元的閾值劃分電壓。REFA0-15的電平在REFB0-15電平的中間。這可以保證閾值電壓電平的讀比較的長期精度和可靠性。
圖11表示非易失存儲陣列1和非易失基準陣列2的閾值劃分電壓產(chǎn)生塊的電路細節(jié)。帶隙電壓基準單元300是芯片上溫度和電壓源。運算放大器OPAMP301為高增益無條件補償?shù)姆糯笃??；鶞蕟卧?00和運算放大器301的電路對集成電路的設計者來說是已知的。電阻302到318為等值電阻，如圖示連接。
當電阻318不并聯(lián)到電阻317上時，形成非易失存儲陣列1的閾值劃分產(chǎn)生塊，輸出稱為REFA0到REFA15。當電阻318并聯(lián)到電阻317上時，形成非易失基準陣列2的閾值劃分產(chǎn)生塊，輸出稱為REFB0到REFB15。通過編程算法，本實施例中的每塊的十六個基準單元被編程到每個閾值劃分電壓REFB0至REFB15。非易失存儲陣列1單元編程到每個Y驅(qū)動器41內(nèi)鎖存器中位數(shù)所定義的閾值劃分電壓電平REFA0至REFA15的任一個。
對這里說明的實施例，一行中的單元數(shù)是一次編程的單元數(shù)目的八倍。Y多路轉(zhuǎn)換器55對行中每個第八單元編程。共需要八個編程循環(huán)以完成行中所有單元的編程。這樣單元0、8、16等在第一個編程循環(huán)中編程。單元1、9、17等在第二個編程循環(huán)中編程，連續(xù)八個編程循環(huán)完成一行的編程。
同時，通過兩個基準驅(qū)動器42在第一個循環(huán)中對基準單元0和8編程，在第二個循環(huán)中對單元1和9編程，等等，象通過基準Y多路轉(zhuǎn)換器56選擇的一樣。在第一個循環(huán)中REFY-驅(qū)動器0和REFY-驅(qū)動器1的鎖存器分別設置為二進制值“0”和“8”，在第二個循環(huán)中分別設置為二進制值“1”和“9”，以此設置基準Y驅(qū)動器42的基準多路轉(zhuǎn)換器50。多路轉(zhuǎn)換器50從基準閾值劃分電壓產(chǎn)生塊44提供的REFB0-15電壓選擇合適電壓作為RFLOUT輸出電壓。換句話說，在寫操作過程中，內(nèi)置每個基準Y驅(qū)動器42的塊10的鎖存器，以在選擇的單元位置將合適的電壓編程到基準單元，同時根據(jù)要存儲于存儲陣列1中的數(shù)據(jù)外置存儲陣列1的Y驅(qū)動器41的塊10的鎖存器。每組的編程循環(huán)數(shù)目取決于Y多路轉(zhuǎn)換器55和56的深度。例如，如前面所說，Y多路轉(zhuǎn)換器55為8∶1的多路轉(zhuǎn)換器，需要8個編程循環(huán)，而16∶1多路轉(zhuǎn)換器將需要16個編程循環(huán)以完成整行編程。
盡管這里詳細公開和說明了本發(fā)明的各種優(yōu)選和變形實施例，但是很顯然本發(fā)明可以有很多變形。因此本發(fā)明范圍不限于上述說明，其精神實質(zhì)和范圍由附屬權(quán)利要求限定。
權(quán)利要求
1.一種有存儲單元陣列和至少一個數(shù)據(jù)端的集成電路，每個存儲單元能存儲多位信息，所說集成電路包括多個連接到所說存儲單元陣列的鎖存器，所說鎖存器排列成第一組和第二組；控制裝置，用于交替進行以下連接，將所說第一組連接到所說存儲單元陣列，并將所說第二組連接到所說一個數(shù)據(jù)端，及將所說第二組連接到所說存儲單元陣列，并將所說第一行連接到所說一個數(shù)據(jù)端，由此在一組鎖存器與所說存儲單元陣列之間，及另一組鎖存器與所說數(shù)據(jù)端之間同時進行數(shù)據(jù)的傳輸，以加快讀寫操作，所說控制裝置將鎖存器的每一組連接到所說陣列的存儲單元塊，所說存儲單元塊有M個存儲單元，鎖存器每一組有N×M個存儲單元，N個鎖存器連接到每個存儲單元。
2.如權(quán)利要求1的集成電路，其特征為，所說控制裝置將一組鎖存器串行連接到所說數(shù)據(jù)端；在寫操作過程中，所說控制裝置交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說鎖存器組并行傳輸?shù)剿f存儲單元塊，和將另一組鎖存器連接到所說數(shù)據(jù)端，以將數(shù)據(jù)從所說數(shù)據(jù)端串行傳輸?shù)剿f另一組鎖存器；在讀操作過程中，所說控制裝置交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說存儲單元塊并行傳輸?shù)剿f鎖存器組，和將另一組鎖存器連接到所說數(shù)據(jù)端，以將數(shù)據(jù)從所說另一組鎖存器串行傳輸?shù)剿f數(shù)據(jù)端。
3.如權(quán)利要求1的集成電路，還包括第一和第二數(shù)據(jù)端，在寫操作過程中，所說控制裝置交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說鎖存器組并行傳輸?shù)剿f存儲單元塊，和將另一組鎖存器連接到所說第一數(shù)據(jù)端，以將數(shù)據(jù)從所說第一數(shù)據(jù)端串行傳輸?shù)剿f另一組鎖存器；在讀操作過程中，所說控制裝置交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說存儲單元塊并行傳輸?shù)剿f鎖存器組，和將另一組鎖存器連接到所說第二數(shù)據(jù)端，以將數(shù)據(jù)從所說另一組鎖存器串行傳輸?shù)剿f第二數(shù)據(jù)端。
4.在有存儲單元陣列的集成電路中，每個存儲單元存儲多個位，每個存儲單元有第一和第二端及控制端，讀取所說多個位的電路包括偏置電流基準，它與存儲于所選存儲單元的多位無關地產(chǎn)生通過所選存儲單元的偏置電流，多路轉(zhuǎn)換電路，響應于地址信號，將所說陣列的所選存儲單元連接到所說偏置電流基準；及電壓比較器，連接到所說選擇存儲單元的所說第二端與所說偏置電流基準之間的節(jié)點，所說電壓比較器還連接到基準電壓，以比較所說基準電壓和所說節(jié)點上的電壓，以確定存儲于所說存儲單元中的位數(shù)，在所說偏置電流下，所說節(jié)點電壓唯一對應于存儲于所說選擇存儲單元上的多個位。
5.如權(quán)利要求4的讀取電路還包括按順序連續(xù)改變所說基準電壓以確定存儲于所說選擇存儲電路上的多個位的裝置；及有存儲多個基準電壓的多個存儲單元的第二存儲陣列，所說順序改變裝置將所說第二存儲陣列的所選存儲單元按順序連接到所說電壓比較器。
6.在有存儲單元陣列的集成電路中，有對應于多個位在所選存儲單元中編程一定量電荷的電路，所說電路包括高壓電路，為了將存儲單元編程而產(chǎn)生高壓；偏置電流基準；多路轉(zhuǎn)換電路，用于將所說選擇存儲單元連接到所說偏置電流基準，所說偏置電流基準產(chǎn)生通過所說選擇存儲單元的偏置電流，而與存儲于所說選擇存儲單元上的多個位無關；電壓比較器，連接到所說選擇存儲單元與所說偏置電流基準之間的節(jié)點，以確定所說節(jié)點上的電壓，在所說偏置電流下，節(jié)點電壓唯一對應于存儲于所說選擇存儲單元上的電荷量；編程電路，與所說高壓電路和所說電壓比較器相連接間，所說編程電路響應于所說電壓比較器，與所說高壓電路連接，用于將所說選擇存儲單元編程，直到相應于存儲于所說選擇存儲單元中的電荷量的所說電壓與所說基準電壓匹配為止。
7.在有存儲單元陣列的集成電路中，每個存儲單元能存儲多位信息，多個鎖存器連接到所說存儲單元陣列，所說鎖存器排列成第一組和第二行，至少有一個數(shù)據(jù)端，所說集成電路的工作方法包括進行以下交替連接，將所說第一組連接到所說存儲單元陣列，并將所說第二組連接到所說一個數(shù)據(jù)端、及將所說第二組連接到所說存儲單元陣列，并將所說第一組連接到所說一個數(shù)據(jù)端，所說每一組鎖存器連接到所說陣列的存儲單元塊，所說存儲單元塊有M個存儲單元，每一組鎖存器有N×M個存儲單元，N個鎖存器連接到每個存儲單元；在一組鎖存器與所說存儲單元陣列之間，及另一組鎖存器與所說數(shù)據(jù)端之間同時進行數(shù)據(jù)傳輸，以加快讀寫操作。
8.如權(quán)利要求7的方法，其特征為，在所說連接步驟一組鎖存器串行連接到所說數(shù)據(jù)端；在寫操作過程中，交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說鎖存器組并行傳輸?shù)剿f存儲單元塊，和將另一組鎖存器連接到所說數(shù)據(jù)端，以將數(shù)據(jù)從所說數(shù)據(jù)端串行傳輸?shù)剿f另一組鎖存器；在讀操作過程中，交替進行以下連接，即將一組鎖存器連接到所說存儲單元塊，以將數(shù)據(jù)從所說存儲單元塊并行傳輸?shù)剿f鎖存器組，和將另一組鎖存器連接到所說數(shù)據(jù)端，以將數(shù)據(jù)從所說另一組鎖存器串行傳輸?shù)剿f數(shù)據(jù)端。
9.在有存儲單元陣列的集成電路中，每個存儲單元有第一和第二端和控制端，每個存儲單元存儲多個位，讀取存儲單元中的所說多個位的方法包括將所說存儲單元的所說第一端連接到第一電壓源；將所說存儲單元的所說控制端連接到一電壓源，以將所說第二端電連接到所說第一端；將所說第二端連接到偏置電流電路，所說偏置電流電路產(chǎn)生通過所說第二端和所說選擇存儲單元的固定偏置電流，且與所說選擇存儲單元中所存儲的多個位無關；將所說第二端與檢測第二端處的相對于預定基準電壓的電壓的電路連接，在所說偏置電流下，所說電壓唯一對應于所選存儲單元上存儲的所說多個位，并對應所說第二端處所說檢測電壓產(chǎn)生一個數(shù)字輸出。
10.在有存儲單元陣列的集成電路中，每個存儲單元有能保持一定量電荷的浮柵，該電荷表示所說存儲單元中存儲的邏輯狀態(tài)，讀取選自所說陣列的存儲單元的方法包括通過用所說存儲單元的端將所說存儲單元連接到偏置電流基準，以便通過所說存儲單元產(chǎn)生偏置電流，與所說存儲單元浮柵上的電荷量無關，并且所說存儲單元端上的電壓在所說偏置電流下與所說存儲單元浮柵上的電荷量唯一對應，從而產(chǎn)生響應于所說存儲單元的浮柵上的電荷量的存儲單元電壓；順序?qū)⑺f存儲單元電壓與多個基準電壓之一進行比較，每個順序比較步驟決定一個位，由此確定響應于存儲在所說存儲單元中的電荷量的多個位。
11.如權(quán)利要求10的方法，其特征為，所說順序比較步驟包括所說存儲單元電壓與四個基準電壓順序比較，以確定所說存儲單元的四個位的步驟。
12.在有存儲單元陣列的集成電路中，每個存儲單元有能保持一定量電荷的浮柵，該電荷表示所說存儲單元中存儲的多個位，向選自所說陣列的存儲單元寫入的方法包括接收代表要存儲于所說選擇存儲單元中的多個位的多個位；產(chǎn)生響應于所說存儲單元浮柵上的電荷量的存儲單元電壓；在所說集成電路中產(chǎn)生多個基準電壓；對所說存儲單元的浮柵編程，使所說存儲單元電壓與多個基準電壓之一匹配，所說一個基準電壓對應于所說多個位，包括從所說浮柵上擦除任何電荷；對所說浮柵施加高壓脈沖；產(chǎn)生與所選存儲單元的浮柵上的電荷量無關、通過所說選擇存儲單元的偏置電流，從而確定所說存儲單元電壓，在所說偏置電流下，所說存儲單元電壓與所說選擇存儲單元的浮柵上的電荷量唯一對應；將所說存儲單元電壓與一個基準電壓進行比較；重復上面施加脈沖、確定電壓和比較步驟，直到所說存儲單元電壓與一個基準電壓匹配。
13.一種集成電路，包括存儲單元陣列，每個存儲單元能保持對應于多個位的電壓，所說陣列按塊排列，每塊有基準存儲單元和數(shù)據(jù)存儲單元；電壓產(chǎn)生電路，用于產(chǎn)生第一和第二組基準電壓電平；編程電路，用于在所說數(shù)據(jù)存儲單元中相對于所說基準電壓電平中所說第一組基準電壓電平設置電壓，所說電壓對應于數(shù)據(jù)位，同時在所說基準存儲單元中設置第二組基準電壓電平；讀取電路，用于比較在所說數(shù)據(jù)存儲單元中設置的電壓與所說基準存儲單元中的所說第二組基準電壓，以確定對應于在所說數(shù)據(jù)存儲單元中的所說設置電壓的數(shù)據(jù)位。
14.一種集成電路，包括存儲單元陣列，每個存儲單元能保持對應于多個位的電壓，所說陣列按塊排列，每塊有基準存儲單元和數(shù)據(jù)存儲單元；電壓產(chǎn)生電路，用于產(chǎn)生一組基準電壓電平；編程電路，在所說基準存儲單元中設定所說的一組基準電壓電平、在所說數(shù)據(jù)存儲單元中相對于所說一組基準電壓電平設置電壓，所說電壓對應于數(shù)據(jù)位；及讀取電路，用于比較在所說數(shù)據(jù)存儲單元中設置的電壓與所說基準存儲單元中的所說一組基準電壓電平，以確定對應于所說數(shù)據(jù)存儲單元中所說設置的電壓的數(shù)據(jù)位。
15.一種有存儲單元陣列的集成電路中的工作方法，每個存儲單元能保持對應于多個位的電壓，所說陣列有基準存儲單元和數(shù)據(jù)存儲單元，所說方法包括接收多個數(shù)據(jù)位；在所說數(shù)據(jù)存儲單元中編程對應于第一組基準電壓電平的電壓，每個電壓對應于多個數(shù)據(jù)位；同時在所說基準存儲單元中將第二組基準電壓電平編程；及將在所說數(shù)據(jù)存儲單元編程的電壓與所說基準存儲單元中的所說第二組基準電壓電平進行比較，以確定對應于在所說數(shù)據(jù)存儲單元中編程的所說電壓的數(shù)據(jù)位。
16.如權(quán)利要求15的方法，其特征為，所說給電壓編程的步驟包括在所說陣列的預定單元內(nèi)的所有所說數(shù)據(jù)存儲單元中將電壓編程、同時在所說單元內(nèi)的所有所說基準存儲單元中將所說基準電壓編程的步驟；所說比較步驟包括同時比較所說單元中所有所說數(shù)據(jù)存儲單元中的電壓與所說單元內(nèi)所有所說基準存儲單元的所說組基準電壓電平的步驟。
17.一種有存儲單元陣列的集成電路中的工作方法，每個存儲單元能保持對應于多個位的電壓，所說陣列有基準存儲單元和數(shù)據(jù)存儲單元，所說方法包括接收多個數(shù)據(jù)位；在所說基準存儲單元中編程一組基準電壓；在所說數(shù)據(jù)存儲單元中編程相對于所說組基準電壓電平的電壓，每個電壓對應于多個數(shù)據(jù)位；將在所說數(shù)據(jù)存儲單元中的編程的電壓與所說基準存儲單元中的所說第二組基準電壓進行比較，以確定對應于在所說數(shù)據(jù)存儲單元中編程的所說電壓的數(shù)據(jù)位。
18.如權(quán)利要求17的方法，其特征為，所說將電壓編程的步驟包括在所說陣列的預定單元內(nèi)的所有所說數(shù)據(jù)存儲單元中將電壓編程、同時在所說單元內(nèi)的所有所說基準存儲單元中將所說組基準電壓電平編程的步驟；所說比較步驟包括同時比較所說單元中所有所說數(shù)據(jù)存儲單元中的電壓與所說單元內(nèi)所有所說基準存儲單元的所說組基準電壓電平的步驟。
19.一種集成電路，包括存儲單元陣列，每個存儲單元能保持對應于多個位的電壓，所說陣列按塊排列，每塊有基準存儲單元和數(shù)據(jù)存儲單元；電壓產(chǎn)生電路，用于產(chǎn)生第一和第二組基準電壓電平；編程電路，在所說數(shù)據(jù)存儲單元中設定對應于所說第一組基準電壓的電壓，所說電壓對應于數(shù)據(jù)位，同時在所說基準存儲單元設定所說第二基準電壓電平；讀取電路，用于選擇地將所說數(shù)據(jù)存儲單元中所設定電壓與所說基準存儲單元中的所說第二組基準電壓電平比較，以確定對應于所說數(shù)據(jù)存儲單元中所說設置電壓的數(shù)據(jù)位，并與所說第一組基準電壓電平比較，以與所說編程電路一起工作、以在所說數(shù)據(jù)存儲單元中設定對應于第一組基準電壓電平的電壓。
20.一種集成電路，包括存儲單元陣列，每個存儲單元能對保持應于多個位的電壓，所說陣列按塊排列，每塊有基準存儲單元和數(shù)據(jù)存儲單元；電壓產(chǎn)生電路，用于產(chǎn)生一組基準電壓電平；編程電路，在所說基準存儲單元設定一組基準電壓電平、并在所說數(shù)據(jù)存儲單元中設定對應于所說一組基準電壓電平的電壓，所說電壓對應于數(shù)據(jù)位；讀取電路，它選擇地比較所說數(shù)據(jù)存儲單元中所設置電壓與所說基準存儲單元中的所說一組基準電壓電平，以確定對應于所說數(shù)據(jù)存儲單元中所說設置電壓的數(shù)據(jù)位，并與所說編程電路一起工作、以在所說數(shù)據(jù)存儲單元中設定對應于所說的一組基準電壓電平的電壓。
全文摘要
本發(fā)明描述了一種每個存儲單元存儲多位的集成電路。存儲于存儲單元的電荷量對應于存儲單元中的多位。兩組移位寄存器(10)交替連接到一個或多個數(shù)據(jù)引腳和存儲陣列的存儲單元,以加速讀寫操作的數(shù)據(jù)傳輸。讀取在電壓方式下進行,以節(jié)省功率。在寫操作期間,按電壓方式進行存儲器讀取操作,以確定是否已得到了所需存儲單元的編程。在存儲單元的讀取期間,對應于存儲在存儲單元中的電荷量的電壓與對半檢索順序的基準電壓比較,以確定存儲于存儲單元中的多位。
文檔編號G11C8/12GK1198834SQ96197452
公開日1998年11月11日 申請日期1996年10月3日 優(yōu)先權(quán)日1995年10月6日
發(fā)明者薩卡瓦特M·汗 申請人:阿加特半導體公司