專利名稱：半導體存儲器的制作方法
技術領域：
本發(fā)明涉及包括用于挽救故障單元等的冗余電路的半導體存儲器。
一些半導體存儲器例如DRAM(動態(tài)隨機存取存儲器)包括用于改變預存儲器單元、地址和存儲器單元之間對應關系的電路(以后稱為冗余電路)，因此即使存儲器單元不能正常運行，存儲器也能夠作為存儲器裝置工作。
用于上述半導體存儲器的稱為冗余電路的電路可以是采用ATD(地址轉換檢測器)的電路和稱為移位冗余電路的電路。這些電路中采用ATD的冗余電路的電路結構復雜，啟動列線所需的時間長。因此，采用移位冗余電路的半導體存儲器由于其電路結構簡單和啟動列線迅速而日益得到廣泛的應用。
下面參照

圖13說明現有技術的移位冗余電路的結構和工作情況。
如圖所示，冗余電路主要由Y地址解碼器10、選擇電路15、列線切換電路20和列驅動器40構成。
Y地址解碼器10包括輸入列地址AY的M個輸入端(未示出)和N(＝2M)個與非門111-11N。在這些輸入端和各個與非門11之間有多個邏輯門(未示出)，用來使對應于AY的一個與非門11輸出“L”電平信號。
選擇電路15由熔斷器161-16N和鎖存電路17構成。熔斷器161-16N串聯連接，鎖存電路17與熔斷器16N相連。當訪問半導體存儲器時電平從“H”變?yōu)椤癓”的信號BSEL輸入至熔斷器161。BSEL還輸入至鎖存電路17。鎖存電路17用來當無熔斷器16斷開時將電平對應于BSEL變化的一個信號輸出至熔斷器16N，而當熔斷器16斷開時輸出“H”電平信號。
列線切換電路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1構成。反相器21K(K＝1至N-1)的輸入端與選擇電路15中的熔斷器16K和熔斷器16K+1之間的連接部分相連。此外，反相器21N的輸入端與熔斷器16N+1和鎖存電路17之間的連接部分相連。
反相器21K(K＝1至N)的輸出端與PMOS23K的柵極、PMOS26K的柵極和反相器22K的輸入端相連。反相器22K的輸出端與PMOS24K的柵極和PMOS25K+1的柵極相連。NMOS23K(K＝1至N)的源極與NMOS24K的源極相連。來自地址解碼器10中的與非門11K的信號輸入至它們之間的連接部分。
PMOS25K(K＝1至N+1)的源極與電源線(圖中用箭頭表示)相連。PMOS261的漏極與NMOS231的漏極相連，PMOS26K(K＝2至N)的漏極與NMOS23K的漏極和NMOS23K-1的漏極相連。此外，PMOS26N+1的漏極與NMOS23N的漏極相連。
于是，“N+1”個信號從與NMOS261-26N的源極相關的連接部分取出，并被送至列驅動器40。
列驅動器40由“N+1”個電路構成，每個電路包括PMOS41和反相器42。PMOS41K(K＝1至N+1)的源極與電源線相連。PMOS41K的漏極和柵極分別與反相器42K的輸入端和輸出端相連，反相器42K的輸出送至列選擇開關SWK，用于控制列線CLK。
這就是說，當該半導體存儲器被訪問時，選擇電路15根據熔斷器16的狀態(tài)，輸出“N”個“L”或“H”電平信號。例如，當熔斷器16P斷開時，選擇電路15將“P-1”個“L”電平信號送至反相器211-21P-1，將“N-P+1”個“H”電平信號送至反相器21P-21N。
結果，其柵極被輸入“H”電平信號的NMOS231-23P-1導通。而其柵極被輸入來自反相器221-22P-1的“L”電平信號的NMOS241-24P-1截止。此外，其柵極被輸入“L”電平信號的NMOS23P-23N截止，而其柵極被輸入“H”電平信號的NMOS24P-24N導通。
因此，來自Y地址解碼器10中的與非門111-11P-1的信號分別經NMOS231-23P-1送至列解碼器40中的反相器421-42P-1。此外，來自與非門11P-11N的信號分別經NMOS24P-24N送至列解碼器40中的反相器42P+1-42N+1。
這之后，當熔斷器16P斷開時，來自與非門111-11P-1的信號分別送至用于控制列線CL1-CLP-1的列選擇開關SW1-SWP-1，而來自與非門11P-11N的信號分別送至用于控制列線CLP+1-CLN和冗余列線RCL的列選擇開關SWP+1-SWN+1。這就是說，半導體存儲器在未啟動與列線CLP相連的存儲器單元的情況下工作。
于是，該半導體存儲器的結構使得即使在存在故障存儲單元的情況下，也能正常工作。然而具有上述結構的冗余電路有一個固有的問題，就是只可以挽救半導體存儲器中一條列線。
因此，本發(fā)明的一個目的是提供一種半導體存儲器，即使當兩列(或行)不能正常運行時，它也能夠進行工作。
為了實現上述目的，根據本發(fā)明，一種半導體存儲器包括(N+2)個存儲器單元組，一個地址解碼器，一個主選擇信號輸出電路，一個副選擇信號輸出電路，一個第一切換電路和一個第二切換電路。
(N+2)個存儲器單元組首先分別通過(N+2)條控制信號線連接。當第一電勢電平信號送至第一至第(N+2)條控制信號線時，存儲器單元組導通。根據輸入的地址信號，地址解碼器輸出第一至第N個控制信號，其中一個假定是第一電勢電平，其余假定是第二電勢電平。
主選擇信號輸出電路輸出第一信號電平信號作為第一至第P個主選擇信號，輸出第二信號電平信號作為第(P+1)個至第N個主選擇信號。構造主選擇信號輸出電路，使其能夠設置P的值。能夠設置Q的值的副選擇信號輸出電路輸出第一信號電平信號作為第一至第Q個副選擇信號，輸出第二信號電平信號作為第(Q+1)個至第(N+1)個副選擇信號。
第一切換電路具有第一至第(N+1)個主控制信號輸出節(jié)點和第一至第N個主控制信號輸入節(jié)點，第一至第N個控制信號從地址解碼器輸入至這些輸入節(jié)點。根據來自主選擇信號輸出電路的第一至第N個主選擇信號，第一切換電路將第一至第P個主控制信號輸入節(jié)點分別與所述第一至第P個主控制信號輸出節(jié)點電連接。此外，第一切換電路將第(P+1)至第N個主控制信號節(jié)點分別與第(P+2)至第(N+1)個主控制信號輸出節(jié)點電連接。另外，第一切換電路將第二電勢電平信號輸出至第(P+1)個主控制信號輸出節(jié)點。
第二切換電路具有與第一至第(N+2)條控制信號線相連的第一至第(N+2)個副控制信號輸出節(jié)點，和與第一切換電路的第一至第(N+1)個主控制信號輸出節(jié)點相連的第一至第(N+1)個副控制信號輸入節(jié)點。第二切換電路將第一至第Q個副控制信號輸入節(jié)點分別與第一至第Q個控制信號輸出節(jié)點電連接，并且將第(Q+1)至第(N+1)個副控制信號輸入節(jié)點分別與第(Q+2)至第(N+2)個副控制信號輸出節(jié)點電連接，以及根據副選擇信號輸出電路給出的第一至第(N+1)個副選擇信號，將第二電勢電平信號輸出至第(Q+1)個副控制信號輸出節(jié)點。
根據這樣構成的半導體存儲器，被訪問的N個存儲器單元組的組合可以通過設置P和Q來加以改變。因此，即使當兩個存儲器單元組(兩列或行線)不能正常運行時，該半導體存儲器也能夠正常地工作。
根據本發(fā)明的半導體存儲器實際上包括采用第一切換電路，該電路包括第一至第N個常態(tài)NMOS和第一至第N個冗余NMOS，以及第二切換電路，該電路包括第一至第(N+1)個常態(tài)NMOS和第一至第(N+1)個冗余NMOS。
當第K個主選擇信號假定是第一信號電平時，第一切換電路中的第K(K＝1至N)個常態(tài)NMOS將第K個主控制信號輸入節(jié)點與第K個主控制信號輸出節(jié)點電相連。當第K個主選擇信號假定是第二信號電平時，第一切換電路中的第K個冗余NMOS將第K個主控制信號輸入節(jié)點與第(K+1)個主控制信號輸出節(jié)點電相連。
當第K個副選擇信號假定是第一信號電平時，第二切換電路中的第K(K＝1至N+1)個常態(tài)NMOS將第K個副控制信號輸入節(jié)點與第K個副控制信號輸出節(jié)點電相連。當第K個副選擇信號假定是第二信號電平時，第二切換電路中的第K個冗余NMOS將第K個副控制信號輸入節(jié)點與第(K+1)個副控制信號輸出節(jié)點電相連。
此外，包括主熔斷器電路和鎖存電路的電路可以用作主選擇信號輸出電路。主熔斷器電路由串聯連接的第一至第N個主熔斷器構成，從第一主熔斷器向該主熔斷器電路輸入產生電平隨時間變化的信號的選擇信號。主鎖存電路與主熔斷器電路的所述第N個主熔斷器相連，當第一至第N個主熔斷器斷開時，向第N個主熔斷器輸出第二信號電平信號，而當第一至第N個主熔斷器未斷開時，向所述第N個主熔斷器輸出具有相同電平的信號作為產生信號的選擇信號。應注意的是第一至第N個主選擇信號是從第一至第N個主熔斷器的主鎖存電路側的端部取出的。
此外，包括副熔斷器電路和副鎖存電路的電路可以用作副選擇信號輸出電路。
副熔斷器電路由串聯連接的第一至第N個副熔斷器構成，從第一主熔斷器向該副熔斷器電路輸入產生信號的選擇信號。
副鎖存電路與副熔斷器電路的所述第(N+1)個副熔斷器相連，當第一至第(N+1)個副熔斷器斷開時，向第(N+1)個主熔斷器輸出第二信號電平信號，而當第一至第(N+1)個副熔斷器未斷開時，向所述第(N+1)個副熔斷器輸出具有相同電平的信號作為產生信號的選擇信號。第一至第(N+1)個副選擇信號是從第一至第(N+1)個副熔斷器的副鎖存電路側的端部取出的。
當用NMOS構成第一切換電路時，可以將第一至第N個常態(tài)PMOS和第一至第N個冗余PMOS加到第一切換電路中。
當饋送具有第一信號電平的第K個主選擇信號時，其漏極和柵極與第K個常態(tài)NMOS的漏極和源極相連的第K(K＝1至N)個常態(tài)PMOS變?yōu)閷顟B(tài)。當饋送具有第二信號電平的第K個主選擇信號時，其漏極和柵極與第K個常態(tài)NMOS的漏極和柵極相連的第K個冗余PMOS變?yōu)閷顟B(tài)。
此外，可以將第一至第(N+1)個常態(tài)PMOS和第一至第(N+1)個冗余PMOS加到第二切換電路中。
當饋送具有第一信號電平的第K個副選擇信號時，其漏極和柵極與第K個常態(tài)NMOS的漏極和源極相連的第K(K＝1至N+1)個常態(tài)PMOS變?yōu)閷顟B(tài)。當饋送具有第二信號電平的第K個主選擇信號時，其漏極和源極與第K個常態(tài)NMOS的漏極和源極相連的第K個冗余PMOS變?yōu)閷顟B(tài)。
當通過增加PMOS構成第一和/或第二切換電路時，可以得到高速運行的半導體存儲器。
通過結合附圖所作的說明，本發(fā)明的其它目的和優(yōu)點將變得更清楚，附圖中圖1是表示第一實施例的半導體存儲器中提供的冗余電路的電路圖；圖2是表示第一實施例的冗余電路中提供的鎖存電路的電路圖；圖3是說明BSEL的時序圖；圖4是說明當熔斷器未斷開時冗余電路的工作情況的電路圖；圖5是說明當熔斷器未斷開時冗余電路的工作情況的時序圖；圖6是說明當一個熔斷器斷開時冗余電路的工作情況的電路圖；圖7是說明當一個熔斷器斷開時冗余電路的工作情況的時序圖；圖8是說明當兩個熔斷器斷開時冗余電路的工作情況的電路圖；圖9是說明當兩個熔斷器斷開時冗余電路的工作情況的時序圖；圖10是說明當與兩列線有關的兩個熔斷器不相鄰時冗余電路的工作情況的框圖；圖11是表示第二實施例的半導體存儲器中提供的冗余電路的電路圖；圖12是表示第三實施例的半導體存儲器中提供的冗余電路的電路圖；以及圖13是表示現有技術的半導體存儲器中提供的移位冗余電路的電路圖。
下面參照附圖討論本發(fā)明的實施例。
第一實施例先說明根據第一實施例的半導體存儲器的概況。第一實施例中的半導體存儲器具有4(N+2)×L個存儲器單元，排列成L行和4(N+2)列的矩陣。對應于各行的4(N+2)個存儲器單元各自與一行線(字線)相連。行線與構成一個行驅動器和一個行解碼器的電路相連。輸入該電路的是定義為該半導體存儲器的一個地址的一部分的行地址AX。然后，通過輸出假定為具有一個預定電平的信號，該電路啟動與那條行線相連的存儲器單元。應注意的是，行線(存儲器單元)(雖然此處省略具體的說明)被分成許多組，并且由與屬于各個組的行線相連的存儲器單元形成一塊。
每塊中的存儲器單元分別與列線(數據線)相連。4(N+2)列線中的每條都通過一個列選擇開關與一條I/O線相連。在與啟動的行線相連的存儲器單元中，與具有控制在導通狀態(tài)的列選擇開關的列線相連的存儲器單元與I/O線電連接。
根據本實施例中的半導體存儲器，如果除4(N+2)中的8(＝4×2)條列線之外的其余一條(或兩條)列線不能正常工作，那么為了挽救該列線，采用8條列線。然后，本半導體存儲器具有如圖1所示的冗余電路，用于通過對列選擇開關進行導通-截止控制，進行上述挽救處理。
如圖所示，冗余電路主要包括Y地址解碼器10、選擇電路15、第一列線切換電路20、第二列線切換電路30、列驅動器40和列組選擇電路45。
Y地址解碼器10包括輸入列地址AY的一些位(圖中用AY’表示)的M個輸入端(未示出)和N(＝2M)個與非門111-11N。具體地說，Y地址解碼器10具有輸入列地址AY的第二至第七位的6個輸入端和64個與非門11。
在輸入端和各個與非門11之間有多個邏輯門(未示出)，用于輸出來自對應于從6個輸入端輸入的6位AY’內容的與非門的每個取“L”(“0”)電平信號。例如在與非門111和輸入端之間有邏輯門，用于產生列地址AY的第二至第四位的值“與”(AY234)和第五至第七位的值“與”(AY567)。因此，僅當列地址AY的第二至第七位的所有值都是“1”時，與非門111輸出“0”，而在其它情況下輸出“1”(假定是“H”電平信號)。在與非門11N和輸入端之間還有邏輯門，用于產生AY的第二至第四位的反相值“與”(AY234)和第五至第七位的反相值“與”(AY567)。因此，僅當列地址AY的第二至第七位的所有值都是“0”時，與非門11N輸出“0”，而在其它情況下輸出“1”。
于是，Y地址解碼器10的構成使得當輸入AY(AY’)時，與非門111-11N中的對應于AY’的一個與非門11輸出“L”電平信號，而除上述與非門外的其余與非門11輸出“H”電平信號。
選擇電路15由熔斷器161-16N、熔斷器181-18N+1、鎖存電路17和鎖存電路19構成。如圖所示，熔斷器161-16N串聯連接，鎖存電路17與熔斷器16N相連。熔斷器181-18N+1也是串聯連接，鎖存電路19與熔斷器18N+1相連。然后，塊選擇信號(BSEL)輸入至熔斷器161、181和鎖存電路17、19。
圖2表示鎖存電路17(19)的結構。如圖2所示，鎖存電路17(19)由反相器61、64和PMOS(P溝道金屬氧化物半導體晶體管)62、PMOS63構成。PMOS63的漏極與PMOS62的漏極以及反相器61的輸入端相連。反相器61的輸出端與PMOS62的柵極相連。輸入BSEL的反相器64的輸出端與PMOS63的柵極相連。PMOS62和PMOS63的源極與電源線(圖中用箭頭表示)相連。然后，PMOS62和PMOS63的漏極以及反相器61的輸入端與熔斷器16N(或熔斷器18N+1)相連。
下面參照圖3描述BSEL的概況。已經說過，在本實施例的半導體存儲器中，存儲器單元(行線)被分成許多塊。BSEL是用于選擇對應于一個行地址AX的一塊的信號，如圖所示，是根據一個行地址選通RAS和行地址AX產生的。應注意的是，當被選擇時，信號BSEL是取“L”(0)電平的信號，并且在假定BSEL是“L”電平之后，AY被輸入至Y地址解碼器10。
回過頭來參照圖1，下面將繼續(xù)說明冗余電路的結構。
第一列線切換電路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1構成。
反相器21K(K＝1至N-1)的輸入端與選擇電路15中的熔斷器16K和熔斷器16K+1之間的連接部分相連。此外，反相器21N的輸入端與熔斷器16N+1和鎖存電路17之間的連接部分相連。
反相器21K(K＝1至N)的輸出端與PMOS23k的柵極、PMOS26k的柵極和反相器22K的輸入端相連。反相器22K的輸出端與PMOS25K+1的柵極相連。NMOS23K(K＝1至N)的源極與NMOS24K的源極相連。然后，來自地址解碼器17中的與非門11K的信號被輸入至之間的連接部分。
PMOS25K(K＝1至N+1)的源極與電源線(圖中用箭頭表示)相連，PMOS261的漏極與NMOS231的漏極相連，PMOS26K(K＝2至N)的漏極與NMOS23K的漏極和NMOS23K-1的漏極相連。此外，PMOS26N+1的漏極與NMOS23N的漏極相連。
然后，從這些PMOS261-26N的源極的連接部分取出送至第二列線切換電路30的信號。
從圖中可以看出，第二列線切換電路30的結構基本與第一列線切換電路20相同。然而，第二列線切換電路30包括(N+1)個反相器311-31N+1，用于接收來自選擇電路15的信號。此外，對應于NMOS23和NMOS24的NMOS33和NMOS34的源極不與Y地址解碼器10相連，而是與第一列線切換電路20相連。然后，從對應于NMOS26的NMOS361-36N+1的漏極取出送至列驅動器40的“N+2”個信號。
列驅動器40由“N+2”個電路構成，每個電路由PMOS41和反相器42構成。PMOS41K(K＝1至N+2)的源極與電源線相連，PMOS41K的漏極和柵極分別與反相器42K的輸入端和輸出端相連。
來自第二列線切換電路30中的PMOS36K(K＝1至N+2)的漏極的連接部分的信號被輸入至與PMOS41K的漏極相連的反相器42K的輸入端，反相器42K輸出與輸入信號的電平相反的信號。
列組選擇電路45主要由與非門46Z_K和反相器47Z_K(Z＝A至D，K＝1至N+2)構成。列驅動器40中的反相器42K(K＝1至N+2)的輸出端與四個與非門46Z_K(Z＝A至D)中的一個輸入端相連。分別輸入至與非門46Z_K的其它輸入端的是根據列地址AY的第0位和第1位產生的AY01、AY01、AY01和AY01。與非門46Z_K的輸出端與反相器47Z_K的輸入端相連，反相器47Z_K的輸出送至與列線CLZ_K相連的列選擇開關SWZ_K。
例如，列地址AY的第0位和第1位的值都是“1”(“H”電平)，那么將“0”從一個輸入端輸入至與非門46Z_K(Z≠A，K＝1至N+2)。因此，在與來自列驅動器40的信號無關的情況下，這些與非門46輸出“H”電平信號。結果，反相器47Z_K(Z≠A，K＝1至N+2)輸出“L”電平信號。此外，在這種情況下，來自列驅動器40的“H”電平信號被輸入至與非門46A_K(K＝1至N+2)。因此，與非門46A_K輸出來自列驅動器40的信號的反相信號，而反相器47Z_K輸出與來自列驅動器40的信號的電平相同的信號。
因此，列組選擇電路45向屬于對應于列地址AY的第0位和第1位內容的組的“N+2”個列選擇開關SW提供“N+2”個二進制信號，并且向屬于上述組以外的組的其余列選擇開關分別提供“L”電平信號。
下面將具體描述實施例中采用半導體存儲器(冗余電路)的方法及其工作過程。首先參照圖4和5描述在這樣一種狀態(tài)下的工作過程，其中熔斷器未斷開，即列線未被挽救，以及用來判斷是否應挽救列線的檢驗狀態(tài)。
順便說明以下，圖4表示圖3中的電路，以及信號通路。參照圖4，然而，屬于由列組選擇電路45選擇的列組的列線CLZ_K(K＝1至N+2)分別標以CL1-CLN、RCL1和RCL2，因此省略了對列組選擇電路的表示。此外，圖5是說明當熔斷器未斷開時的工作情況的時序圖。
如已經說明的那樣，當控制信號和地址被輸入至半導體存儲器中時，BSEL電平從“H”電平變?yōu)椤癓”電平。由于在這種情況下鎖存電路17、19中的PMOS62的源極通過熔斷器16、18與BSEL輸出源相連，所以由鎖存電路17、19鎖存的“H”電平信號被BSEL的變化清除。因此，選擇電路15向第一和第二列線切換電路20、30輸出總共“2N+1”個信號，這些信號的電平以與BSEL相同的方式隨時間改變。
這就是說，如圖5(a)至5(c)所示，當BSEL假定是熔斷器未斷開的狀態(tài)下的“L”電平時，“L”電平信號分別輸入至第一列線切換電路20中的反相器211-21N和第二列線切換電路30中的反相器311-31N+1。結果，“H”電平信號被輸入至NMOS231-23N，從而NMOS231-23N導通。此外，從反相器221-22N向NMOS241-24N輸入信號(“L”電平信號)，NMOS241-24N截止。
因此，來自Y地址解碼器10中與非門11K(K＝1至N)的信號通過NMOS23K送至第二列線切換電路30中NMOS33K和NMOS34K的源極的連接部分。然后，由于反相器31K被輸送“L”電平信號，所以第二列線切換電路30中NMOS33K和NMOS34K分別控制在導通/截止狀態(tài)。因此，從與非門11K(K＝1至N)送至第二列線切換電路30的信號通過NMOS33K輸入至列驅動器40中的反相器42K。
總之，當沒有熔斷器斷開時，來自與非門11K(K＝1至N)的信號按粗箭頭所示，通過NMOS23K和NMOS33K輸入至列驅動器40中的反相器42K。此外，如已經所說明的那樣，當輸入具有一定內容的AY’時，僅從對應于AY’的一個與非門11中輸出“L”電平信號。因此，“L”電平信號被送至反相器421-42N中的僅一個反相器42，而其它反相器42被輸送“H”電平信號。
例如，列地址AY的第二至第七位都是“1”，如圖5(d)和5(e)所示，僅從Y地址解碼器10中的與非門111輸出“L”電平信號。因此，如圖5(f)所示，從反相器421輸出“H”電平信號。然后，相應的與非門11向反相器422-42N輸出“H”電平信號，從反相器422-42N輸出“L”電平信號。
此外，第一列線切換電路20中的PMOS26N+1的柵極接地，PMOS25N+1受選擇電路15給出的信號的控制，處于導通狀態(tài)。因此，“H”電平信號被送至第二列線切換電路30中的NMOS33N+1和nMOS34N+1的源極之間的連接部分。接下來，NMOS33N+1也受選擇電路15給出的信號的控制，處于導通狀態(tài)，反相器42N+1被輸送“H”電平信號。類似地，PMOS35N+2和PMOS36N+2都處于導通狀態(tài)，于是“H”電平信號從PMOS36N+2的漏極送至反相器42N+2。
總之，列地址AY的第二至第七位都是“1”，如圖5(g)所示，于是從除反相器421以外的全部反相器42中輸出“L”電平信號。接下來，來自反相器421-42N+2的“N+2”個信號被分別送至與列線CL1-CLN、RCL1和RCL2相連的列選擇開關SW1至SWN+2。結果，只有與列線CL1有關的存儲器單元才與I/O線電連接。
如上所述，在無熔斷器斷開的狀態(tài)下，與冗余列線RCL1和RCL2相連的列選擇開關SWN+1和SWN+2受到控制，處于截止狀態(tài)，只有與列線CL1-CLN中的一條相連的、對應于AY’的列選擇開關受到控制，處于導通狀態(tài)。
應注意的是，第一列線切換電路20中的PMOS251的柵極接地，反相器221-22N-1的輸出分別被輸入至PMOS252-PMOS25N的柵極。因此，當“L”電平信號被輸入至反相器211-21N時，所有PMOS25都受到控制，處于導通狀態(tài)。然而，反相器211-21N的輸出被輸入至與PMOS251-PMOS25N相連的PMOS261-PMOS26N的柵極，因此PMOS261-PMOS26N受到控制，處于截止狀態(tài)。由于這一原因，由PMOS25K和PMOS26K(K＝1至N)構成的組件不對輸入至第二列線切換電路30的信號產生影響。
下面將參照圖6和7描述一個熔斷器斷開的狀態(tài)下冗余電路的工作情況，以列線CLN異常為例。
在這種情況下，如圖6所示，對應于列線CLN的熔斷器16N斷開以后，采用半導體存儲器。
當訪問存儲器單元的信號輸入至熔斷器16N斷開的半導體存儲器中時，即使BSEL從“H”變到“L”，由鎖存電路17鎖存的信號也不被清除。因此，即使當BSEL處于“L”電平，鎖存電路17也持續(xù)輸出“H”電平信號。另一方面，當BSEL變?yōu)椤癓”時，鎖存電路19的輸出如同熔斷器未斷開時那樣也變?yōu)椤癓”。結果，如圖7(a)至7(c)所示，BSEL變?yōu)椤癓”以后，第一列線切換電路20中的反相器21N被輸送“H”電平信號，第二列線切換電路30中除反相器21N以外的反相器21和反相器31都被輸送“L”電平信號。
更具體地說，下標為1至N-1的MOS和反相器分別以與熔斷器未斷開時相同的方式工作，結果，列選擇開關SW至列線CL1-CLN-1都被輸送來自與非門111-11N-1的信號的反相信號。
另一方面，當BSEL變?yōu)椤癓”時，與熔斷器未斷開的情況相反，與反相器21N相關的NMOS23N和NMOS24N分別取截止和導通狀態(tài)。此外，與熔斷器未斷開的情況相反，PMOS26N和PMOS25N+1也分別取截止和導通狀態(tài)。結果，來自與非門11N的信號傳給第一列線切換電路20中的NMOS24N并送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分。然后，第二列線切換電路30中的MOS受到控制，處于與熔斷器未斷開的情況相同的狀態(tài)，因此送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分的信號經NMOS33N+1送至反相器42N+1。這就是說，當熔斷器16N斷開時，圖6中用粗箭頭表示的來自與非門11N的信號送至與列選擇開關SW相連的反相器42N+1，以便控制冗余列線RCL1。
此外，由于來自反相器21N的信號使PMOS26N處于導通狀態(tài)，所以不是來自與非門11N而是來自PMOS26N的源極的信號被輸入至第二列線切換電路30中NMOS33N和NMOS34N的源極之間的連接部分。然后，由來自反相器31N的信號控制，NMOS33N處于導通狀態(tài)，因此，送至NMOS33N和NMOS34N的源極之間的連接部分的信號經NMOS33N輸入至反相器42N。這就是說，與列線CLN相連的列選擇開關SWN總是被施加“L”電平信號。接下來，第二列線切換電路30中的PMOS35N+2和PMOS36N+2的狀態(tài)象它們在熔斷器未斷開時那樣保持不變。因此，控制冗余列線RCL2的列切換開關SWN+2在全部時間都被施加“L”電平信號。
這樣在只有熔斷器16N斷開的情況下，切換信號通路，使得來自與非門11N的信號不是送至反相器42N而是送至反相器42N+1，進一步地反相器42N總是施加“L”電平信號。因此，如圖7(d)所示，輸入具有給定內容的AY’(全“1”)，并且與非門11N的輸出變成“L”。在這種情況下，如圖7(e)和7(f)所示，只有反相器42N+1輸出“H”電平信號，結果，存儲器單元不與非正常工作的列線CLN相連，而是與正常工作的冗余列線RCL1(確保正常工作)相連，該存儲器單元與I/O線相連。
雖然省略了對除熔斷器16N以外的熔斷器斷開情況的具體描述，但是從以上說明可以清除地看到，當熔斷器16P(P≠N)斷開時，來自與非門111-11P的信號分別輸入至用于控制列線CL1-CLP-1的列選擇開關SW1-SWP-1，而來自與非門11P-11N的信號分別輸入至用于控制列線CLP+1-CLN和冗余列線RCL1的列選擇開關SWP+1-SWN+1。然后，控制列線CLP和冗余列線RCL2的列選擇開關SWP被施加用于控制開關處于截止狀態(tài)的信號。
此外，當進行操作檢驗，檢測到兩條列線都工作不正常時，對應于這些列線的兩個熔斷器斷開以后，使用半導體存儲器。如果例如如圖8所示檢驗到列線CLN-1和CLN中出現不正常時，斷開對應于列線CLN-1的熔斷器16N-1(未示出)和對應于列線CLN的熔斷器18N。
在熔斷器16N-1和18N斷開的狀態(tài)下，鎖存電路17和19都施加從“H”變到“L”的BSEL，結果即使BSEL是“L”電平信號，它們也都不輸出“L”電平信號。這就是說，如圖9(a)和9(b)所示，當BSEL變?yōu)椤癓”時，“H”電平信號被送至第一列線切換電路20中的反相器21N-1、21N，和第二列線切換電路30中的反相器31N、31N+1。此外，如圖9(c)所示，除上述反相器以外的反相器21和31根據BSEL的變化被輸送“L”電平信號。
因此，控制列線CL1-CLN-2的列選擇開關象在熔斷器未斷開時那樣，分別被輸送來自與非門111-11N-2的信號的反相信號。
此外，相對于反相器21N-1、21N的MOS以與只有第一列線切換電路20中的熔斷器16N斷開時相同的方式受到控制。因此，由PMOS25N-1和PMOS26N-1將“H”電平信號送至第二列線切換電路30中的NMOS33N-1和NMOS34N-1的源極。然后，PMOS33N-1和PMOS34N-1分別由來自反相器31N-1的信號控制，處于導通和截止狀態(tài)，因此，來自PMOS26N-1漏極的“H”電平信號經NMOS33N-1送至控制列線CLN-1的反相器42N-1。這就是說，控制列線CLN-1的開關總是被施加“L”電平信號，而與Y地址解碼器10的輸出無關。
另外，通過來自反相器31N的“L”電平信號的控制，NMOS36N變?yōu)閷顟B(tài)，而通過來自反相器32N-1的“L”電平信號(反相器31N-1的輸出的反相信號)的控制，NMOS35N變?yōu)閷顟B(tài)。因此，控制列線CLN的反相器42N總是被施加“L”電平信號。
此外，來自與非門11N-1的信號通過NMOS24N-1送至第二列線切換電路30中NMOS33N和NMOS34N的源極之間的連接部分。接下來，由于第二列線切換電路30中的反相器31N輸出“H”電平信號，所以NMOS33N和NMOS34N分別取截止和導通狀態(tài)。因此，送至NMOS33N和NMOS34N的源極之間的連接部分的信號向NMOS34N的方向傳輸，并提供給列驅動器40中的反相器42N+1。
象反相器21N-1的情況那樣，“H”電平信號也輸入至第一列線切換電路20中的反相器21N，因此，來自與非門11N的信號送至第二列線切換電路30中NMOS33N+1和NMOS34N+1的源極之間的連接部分。接下來，該信號向通過反相器32N+1控制處于導通狀態(tài)的NMOS34N+1的方向傳輸，并提供給列驅動器40中的反相器42N+2。
于是，如果熔斷器16N-1和熔斷器18N斷開，那么信號通路被切換，因此來自與非門11N-1和11N的信號分別送至反相器42N+1和42N。然后，反相器42N-1和42N總是不施加來自與非門11的信號，而是施加“H”電平信號。
因此，如圖9(d)和9(e)所示，輸入具有給定內容的AY’(全“1”)，并且只有與非門11N的輸出變成“L”。在這種情況下，如圖9(f)所示，只有反相器42N+2輸出“H”電平信號，結果，存儲器單元不與非正常工作的列線CLN相連，而是與正常工作的冗余列線RCL2(確保正常工作)相連，該存儲器單元與I/O線相連。
至此已經說明了應挽救兩條相鄰列線的情況下冗余電路的工作情況。然而可以由本冗余電路挽救的列線不限于那些連續(xù)的列線。例如，如果應挽救列線CLN-2和CLN，那么可以在斷開冗余電路中的熔斷器16N-2和18N以后，使用半導體存儲器。
當斷開這些熔斷器時，如圖10所示，第一列線切換電路20分別輸出從Y地址解碼器10輸入的第一至第(N-3)個信號DE1-DEN-3，作為第一至第(N-3)個信號SA1-SAN-3。此外，第一列線切換電路20分別輸出從Y地址解碼器10輸入的第(N-2)至第N個信號DEN-2-DEN，作為第(N-1)至第(N+1)個信號SA1-SAN-3，并輸出“H”電平信號作為第(N-2)個信號SAN-2。此外，第二列線切換電路30分別輸出第N個和第(N+1)個信號SAN和SAN+1，作為第(N+1)和第(N+2)個信號SBN+1和SBN+2，并輸出“H”電平信號作為第N個信號SBN。
然后，列驅動器40將來自第二列線切換電路30的信號SB1-SBN+2的反相信號送至列選擇開關SW，以便控制列線CL1-CLN和冗余列線RCL1、RCL2。
這樣，信號DE1-DEN-3，DEN-2，DEN-1和DEN分別被送至列選擇開關，以便控制列線CL1-CLN-3，CLN-1和冗余列線RCL1、RCL2，通過斷開熔斷器16N-1、18N，從中消除了不能正常工作的列線CLN-2、CLN。
第二實施例圖11表示第二實施例中半導體存儲器中采用的冗余電路的結構。
如圖所示，冗余電路具有通過將PMOS27K和PMOS28K(K＝1至N)加到第一列線切換電路20中構成的第一列線切換電路20’。PMOS27K和PMOS28K(K＝1至N)的源極和漏極分別與PMOS23K和PMOS24K的源極和漏極相連。PMOS28K的柵極與反相器21K的輸出端相連，PMOS27K的柵極與反相器22K的輸出端相連。
這就是說，構成冗余電路，使得當“L”電平信號送至反相器21K時，該冗余電路將來自與非門11K的信號經NMOS23K和PMOS27K送至第二列線切換電路30。此外，構成冗余電路，使得當“H”電平信號送至反相器21K時，該冗余電路將來自與非門11K的信號經NMOS24K和PMOS28K送至第二列線切換電路30。
由于在該冗余電路中第一列線切換電路20’這樣通過兩個MOS將來自與非門11的信號送至第二列線切換電路30，所以電源信號(VCC)被送至第二列線切換電路30中的NMOS33和NMOS34。結果，與第一實施例中的半導體存儲器相比，第二實施例中的半導體存儲器的運行速度更快，在第一實施例中來自與非門11的信號通過一個MOS送至第二列線切換電路30，這就是說，送至第二列線電路的信號電平限制在“VCC-VT”(VT是NMOS的閾值電壓)。此外，半導體存儲器能夠用低的VCC穩(wěn)定地工作。
第三實施例圖12表示第三實施例中半導體存儲器中采用的冗余電路的結構。
如圖所示，冗余電路具有通過將PMOS37K和PMOS38K(K＝1至N+1)加到第二列線切換電路30中構成的第二列線切換電路30’。PMOS37K和PMOS38K(K＝1至N+1)的源極和漏極分別與PMOS33K和PMOS34K的源極和漏極相連。PMOS38K的柵極與反相器31K的輸出端相連，PMOS37K的柵極與反相器32K的輸出端相連。
這就是說，構成冗余電路，使得當“L”電平信號送至反相器31K時，該冗余電路將來自第一列線切換電路20’的信號經NMOS33K和PMOS37K送至列驅動器40。此外，構成冗余電路，使得當“H”電平信號送至反相器31K時，該冗余電路將來自第一列線切換電路20’的信號經NMOS24K和PMOS28K送至列驅動器40。
由于在該冗余電路中第二列線切換電路30’這樣通過兩個MOS將來自第一列線切換電路20’的信號送至列驅動器40，所以電源信號(VCC)被送反相器42。因此，與第二實施例中的半導體存儲器相比，第三實施例中的半導體存儲器的運行速度更快。
在不背離本發(fā)明的精神和范圍的情況下，可以對本發(fā)明作各種修改。本發(fā)明不限于上述具體的實施例。
權利要求
1.一種半導體存儲器，包括(N+2)個存儲器單元組，當第一電勢電平信號送至第一至第(N+2)條控制信號線時，每個存儲器單元組導通；地址解碼器，用于根據輸入的地址信號，輸出第一至第N個控制信號，其中一個假定是第一電勢電平，其余假定是第二電勢電平；主選擇信號輸出電路，能夠設置P的值，用于輸出第一信號電平信號作為第一至第P個主選擇信號，輸出第二信號電平信號作為第(P+1)個至第N個主選擇信號；副選擇信號輸出電路，能夠設置Q的值，用于輸出電路輸出第一信號電平信號作為第一至第Q個副選擇信號，輸出第二信號電平信號作為第(Q+1)個至第(N+1)個副選擇信號；第一切換電路，具有第一至第(N+1)個主控制信號輸出節(jié)點和第一至第N個主控制信號輸入節(jié)點，第一至第N個控制信號從地址解碼器輸入至這些輸入節(jié)點，根據來自所述主選擇信號輸出電路的第一至第N個主選擇信號，第一切換電路將第一至第P個主控制信號輸入節(jié)點分別與第一至第P個主控制信號輸出節(jié)點電連接，并且將所述第(P+1)至第N個主控制信號節(jié)點分別與所述第(P+2)至第(N+1)個主控制信號輸出節(jié)點電連接，以及將第二電勢電平信號輸出至第(P+1)個主控制信號輸出節(jié)點；以及第二切換電路，具有與第一至第(N+2)條控制信號線相連的第一至第(N+2)個副控制信號輸出節(jié)點，和與所述第二切換電路的第一至第(N+1)個主控制信號輸出節(jié)點相連的第一至第(N+1)個副控制信號輸入節(jié)點，將所述第一至第Q個副控制信號輸入節(jié)點分別與所述第一至第Q個控制信號輸出節(jié)點電連接，并且將所述第(Q+1)至第(N+1)個副控制信號輸入節(jié)點分別與所述第(Q+2)至第(N+2)個副控制信號輸出節(jié)點電連接，以及根據所述副選擇信號輸出電路給出的第一至第(N+1)個副選擇信號，將第二電勢電平信號輸出至所述第(Q+1)個副控制信號輸出節(jié)點。
2.根據權利要求1的半導體存儲器，其中所述第一切換電路包括第一至第N個常態(tài)NMOS，用于當分別饋送具有第一信號電平的第一至第N個主選擇信號時，將第一至第N個主控制信號輸入節(jié)點與第一至第N個主控制信號輸出節(jié)點電相連；以及第一至第N個冗余NMOS，用于當分別饋送具有第二信號電平的第一至第N個主選擇信號時，將第一至第N個主控制信號輸入節(jié)點與第二至第(N+1)個主控制信號輸出節(jié)點電相連，所述第二切換電路包括第一至第(N+1)個常態(tài)NMOS，用于當分別饋送具有第二信號電平的第一至第(N+1)個副選擇信號時，將第一至第(N+1)個副控制信號輸入節(jié)點與第一至第(N+1)個副控制信號輸出節(jié)點電相連；以及第一至第(N+1)個冗余NMOS，用于當分別饋送具有第二信號電平的第一至第(N+1)個主選擇信號時，將第一至第(N+1)個主控制信號輸入節(jié)點與第二至第(N+2)個主控制信號輸出節(jié)點電相連。
3.根據權利要求2的半導體存儲器，其中所述主選擇信號輸出電路包括由串聯連接的第一至第N個主熔斷器構成的主熔斷器電路，從所述第一主熔斷器側向該主熔斷器電路輸入產生電平隨時間變化的信號的選擇信號；以及與所述主熔斷器電路的所述第N個主熔斷器相連的主鎖存電路，所述主熔斷器電路被輸入產生信號的選擇信號，當所述第一至第N個主熔斷器中的一個斷開時，所述主鎖存電路向所述第N個主熔斷器輸出第二信號電平信號，而當所述第一至第N個主熔斷器未斷開時，向所述第N個主熔斷器輸出具有相同電平的信號作為產生信號的選擇信號，所述第一至第N個主選擇信號是從所述第一至第N個主熔斷器的所述主鎖存電路側的端部取出的，所述副選擇信號輸出電路包括由串聯連接的第一至第(N+1)個副熔斷器構成的副熔斷器電路，從所述第一主熔斷器側向該副熔斷器電路輸入產生信號的選擇信號；以及與所述副熔斷器電路的所述第(N+1)個副熔斷器相連的副鎖存電路，所述副熔斷器電路被輸入產生信號的選擇信號，當所述第一至第(N+1)個副熔斷器中的一個斷開時，所述副鎖存電路向所述第(N+1)個副熔斷器輸出第二信號電平信號，而當所述第一至第(N+1)個主熔斷器未斷開時，向所述第(N+1)個主熔斷器輸出具有相同電平的信號作為產生信號的選擇信號，第一至第(N+1)個主選擇信號是從所述第一至第(N+1)個副熔斷器的所述副鎖存電路側的端部取出的。
4.根據權利要求2的半導體存儲器，其中所述第一切換電路進一步包括第一至第N個常態(tài)PMOS，其漏極和柵極與所述第一至第N個常態(tài)NMOS的漏極和源極相連，當分別饋送具有第一信號電平的第一至第N個主選擇信號時變?yōu)閷顟B(tài)；以及第一至第N個冗余PMOS，其漏極和柵極與所述第一至第N個冗余NMOS的漏極和源極相連，當分別饋送具有第二信號電平的第一至第N個主選擇信號時變?yōu)閷顟B(tài)。
5.根據權利要求4的半導體存儲器，其中所述第二切換電路進一步包括第一至第(N+1)個常態(tài)PMOS，其漏極和柵極與所述第一至第(N+1)個常態(tài)NMOS的漏極和源極相連，當分別饋送具有第一信號電平的第一至第(N+1)個主選擇信號時變?yōu)閷顟B(tài)；以及第一至第(N+1)個冗余PMOS，其漏極和柵極與所述第一至第(N+1)個冗余NMOS的漏極和源極相連，當分別饋送具有第二信號電平的第一至第(N+1)個主選擇信號時變?yōu)閷顟B(tài)。
全文摘要
一種半導體存儲器，即使當兩列(或行)不能正常運行時，它也能夠進行工作。為了實現上述目的，根據本發(fā)明，該半導體存儲器包括(N+2)個存儲器單元組，一個地址解碼器，一個主選擇信號輸出電路，一個副選擇信號輸出電路，一個第一切換電路和一個第二切換電路。
文檔編號G11C29/04GK1162817SQ9710281
公開日1997年10月22日 申請日期1997年2月22日 優(yōu)先權日1996年2月23日
發(fā)明者佐藤賢治, 松下裕一 申請人:沖電氣工業(yè)株式會社