專利名稱：半導體存儲裝置及其測試方法
技術領域：
本發(fā)明涉及半導體存儲裝置以及測試方法，特別涉及具有特殊寫入方式的半導體存儲裝置及其測試方法。
圖4是表示先有的動態(tài)隨機存取存儲器(下稱DRAM)結構的框圖。參照圖4，該DRAM包括控制信號輸入端11～13、15、地址信號輸入端組14、數(shù)據(jù)信號輸入輸出端組16、接地端17和電源端18。另外，該DRAM包括時鐘發(fā)生電路19、行和列地址緩存區(qū)20、行譯碼器21、列譯碼器22、冗余列譯碼器23、存儲器板24、輸入緩存區(qū)28和輸出緩存區(qū)29，存儲器板24包括存儲器陣列25、冗余存儲器陣列26和讀出刷新放大器+輸入輸出控制電路27。
時鐘發(fā)生電路19根據(jù)外部通過控制信號輸入端11、12提供的信號/RAS、/CAS選擇規(guī)定的操作方式、控制DRAM整體。
行和列地址緩存區(qū)20根據(jù)從外部通過地址信號輸入端組14提供的地址信號A0～Ai(其中i是自然數(shù))生成行地址信號RA0～RAi和列地址信號CA0～CAi，分別把生成的信號RA0～RAi和CA0～CAi提供給行譯碼器21和列譯碼器22。
存儲器24包括分別存儲1位數(shù)據(jù)的多個存儲器單元。在由行地址和列地址確定的地址上配置各個存儲器單元。
行譯碼器21響應行和列地址緩存區(qū)20提供的行地址信號RA0～RAi，指定存儲器陣列25的行地址。列譯碼器22響應行和列地址緩存區(qū)20提供的列地址信號CA0～CAi，指定存儲器陣列25的列地址。
在列譯碼器22和冗余列譯碼器23內設有熔斷器組(未圖示)，用于對包括存儲器陣列25中的有缺陷的存儲器單元的列地址及與該列地址置換的冗余存儲器陣列26的列地址編程。在輸入與用熔斷器組編程的有缺陷的列地址對應的列地址信號CA0～CAi時，列譯碼器22不指定該列地址，冗余列譯碼器26指定編程的冗余存儲器陣列26的列地址來取代該列地址。也就是說，含有存儲器陣列24中的有缺陷的存儲器單元的有缺陷的存儲器列與冗余存儲器地址26的正常的存儲器單元列進行置換。
讀出刷新放大器+輸入輸出控制電路27把由行譯碼器21和列譯碼器22(或冗余列譯碼器)23指定了地址的存儲器單元與數(shù)據(jù)信號輸入輸出線IOP的一端相連。數(shù)據(jù)信號輸入輸出線對IOP的另一端與輸入緩存區(qū)27和輸出緩存區(qū)28相連。輸入緩存器28在寫入方式時，響應通過控制信號端13從外部提供的信號/W，把數(shù)據(jù)信號輸入輸出端組16輸入的數(shù)據(jù)通過數(shù)據(jù)信號輸入輸出端對IOP送給所選擇的存儲器。輸出緩存區(qū)29在讀出方式時，響應控制信號輸入端15輸入的信號/OE，把來自所選擇的存儲器的讀出數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出端組16。
圖5是表示圖4所示的DRAM的存儲器板24的結構并省略了一部分的電路框圖，圖6是詳細地示出了圖5所示的存儲器板24中的一列的結構并省略了一部分的電路框圖。
參照圖5和圖6，存儲器陣列25包括行列狀配置的多個存儲器單元MC、與各行對應設置的字線WL和與各列對應設置的位線對BL、/BL。
各存儲器單元MC與對應行的字線WL相連。奇數(shù)列的多個存儲器單元MC分別交互地與位線BL或/BL相連。偶數(shù)列的多個存儲器單元MC分別它交互地與位線/BL或BL相連。
各存儲單元MC包括存取用的N溝道MOS晶體管50和信息存儲用的電容51。各存儲器單元MC的N溝道的晶體管50的柵極與對應行的字線WL相連。N溝道MOS晶體管50連接到對應列的位線BL或/BL及其存儲器單元MC的電容51一側的電極(存儲結點SN)之間。各存儲單元MC的電容51的另一側電極接收單元電平Vcp。字線WL傳輸行譯碼器20的輸出，使選擇了的行的存儲器單元MC激活。位線對BL和/BL執(zhí)行選擇的存儲器單元MC和數(shù)據(jù)信號的輸入輸出。
冗余存儲器陣列26除列數(shù)比存儲器陣列25少之外，與存儲器陣列25的結構相同。存儲器陣列25和冗余存儲器陣列26具有相同的行數(shù)，字線WL在存儲器陣列25和冗余存儲器陣列26中是共用的。
讀出刷新放大器+輸入輸出控制電路27包括與各列對應設置的列選擇門31、讀出刷新放大器32、均衡器33以及與全部列共用設置的中間電平發(fā)生電路34。列選擇門31包括各個位線BL、/BL和連接在數(shù)據(jù)信號輸入輸出線IO、/IO之間的N溝道MOS晶體管41、42。N溝道MOS晶體管41、42的柵極通過列選擇線CSL與列譯碼器22或23相連。用列譯碼器22或23使列選擇線CSL上升到選擇電平的高電平時，MOS晶體管41、52導通，位線對BL、/BL和數(shù)據(jù)信號輸入輸出線對IO、/IO進行結合。
讀出刷新放大器32包括在位線BL、/BL和結點N32間分別連接的P溝道MOS晶體管43、44；在位線BL、/BL和結點N32’間分別連接的N溝道MOS晶體管45、46。MOS晶體管43、45的柵極都與位線/BL相連，MOS晶體管44、46的柵極都與位線BL相連。結點N32、N32’分別接收時鐘發(fā)生電路19輸出的讀出放大激活信號SE和/SE。讀出刷新放大器32根據(jù)讀出放大激活信號SE和/SE分別變成“H”電平和“L”電平，把位線對BL和/BL間的微小的電平差放大到電源電壓Ucc。*均衡器33包括在各位線BL和/BL間連接的N溝道MOS晶體管47，在各位線BL、/BL和結點N33’間連接的N溝道MOS晶體管48、49。N溝道MOS晶體管47～49的柵極都與結點N33相連。結點N33接收位線均衡信號BLEQ，結點N33’接收位線電平VBL(＝Vcc/2)。均衡器33根據(jù)位線均衡信號BLEQ改變?yōu)榧せ铍娖降摹癏”電平，使位線BL和/BL的電平均衡到位線電平VBL。
中間電平發(fā)生電路34生成電源電平Vcc和接地電平GND間的中間電平Vcc/2，把生成的中間電平Vcc/2作為位線電壓VBL輸出。
接著，簡單地說明圖4～圖6所示的DRAM的操作。在寫入方式時，列譯碼器22或23使與列地址信號CA0～CAi對應的列的列選擇線CSL上升到激活電平的“H”電平，使列選擇門31導通。
輸入緩存區(qū)28響應信號/W，把來自數(shù)據(jù)信號輸入輸出端組16的寫入數(shù)據(jù)送給通過數(shù)據(jù)信號輸入輸出端對IOP選擇的列的位線對BL和/BL。寫入數(shù)據(jù)作為位線BL和/BL間的電平差提供。接著，行譯碼器21使與行地址信號RA0～RAi對應的行的字線WL上升到激活電平的“H”電平，使該行的存儲器單元MC的MOS晶體管50導通。把與位線BL或/BL的電平對應的量的電荷存儲到所選擇的存儲器單元MC的電容51中。
在讀出方式時，如圖7所示，首先，位線均衡信號BLEQ下降到“L”電平，均衡器33的N溝道MOS晶體管47～49變成不導通，位線BL和/BL的均衡停止。行譯碼器21使與行地址信號RA0～RAi對應的行的字線WL上升到選擇電平的“H”電平。位線BL和/BL的電平對應于激活了的存儲器單元MC的電容51的電荷量，只進行微小的變化。
接著，讀出放大激活信號SE和/SE分別變成“H”電平和“L”電平，使讀出刷新放大器32激活。位線BL的電平比位線/BL的電平高一個微小量時，MOS晶體管43、46的阻值變得比MOS晶體管44、45的阻值小，使位線BL的電平上升到“H”電平，位線/BL的電平就下降到“L”電平。相反，位線/BL的電平比位線BL的電平高一個微小量時，MOS晶體管44、45的阻值比MOS晶體管43、46的阻值小，使位線/BL的電平上升到“H”電平，位線BL的電平就下降到“L”電平。
接著，列譯碼器22或23使對應于列地址信號CA0～CAi的列的列選擇線CSL上升到選擇電平的“H”電平，使該列的列選擇門31導通。所選擇列的位線對BL和/BL的數(shù)據(jù)通過列選擇門31和數(shù)據(jù)信號輸入輸出線對IO和/IO提供給輸出緩存器29。輸出緩存器29響應信號/OE，把讀出數(shù)據(jù)輸出到數(shù)據(jù)信號輸入輸出端組16。
在列地址信號CA0～CAi與包括有缺陷的存儲器單元MC的列對應時，只選擇冗余存儲器陣列26的列來代替含有有缺陷的存儲器單元MC的列，寫入和讀出操作同樣地進行。
然而，在這樣的DRAM中，即便是在將有缺陷的存儲器單元MC與冗余存儲器單元MC進行置換時、也存在著有時由于有缺陷的存儲器單元MC的有缺陷的狀態(tài)而使其周圍正常的存儲器單元MC受有缺陷的存儲器單元MC的有害影響而進行誤操作的情況。
如詳細地進行說明的話，如圖8所示，在P型硅基片52的表面上形成DRAM。在P型硅基片52的表面上方，通過柵極氧化膜5，6，7，10，11(未圖示)形成柵極電極即字線WL，在字線WL兩側的硅基片52表面上形成n+型源極/漏極區(qū)53，形成存儲器單元MC的N溝道MOS晶體管50。N溝道MOS晶體管50的源極/漏極區(qū)53中的一部分與位線BL相連，在另一部分的表面上層疊導電層54、電介質層55和導電層56，形成存儲器單元MC的電容51。導電層54成為電容51一側的電極即存儲結點SN，導電層56成為電容51另一側的電極。在圖中示出了三個存儲器單元MC1～MC3。
現(xiàn)在，假定在中央的存儲器單元MC2的柵極電極即位線WL2和硅基片52間存在微小的導電性異物。另外，由于異物很小，所以，存儲器單元MC2可能寫入有缺陷的數(shù)據(jù)，設位線WL2是正常地進行驅動的。
在有缺陷的存儲器單元MC2的存儲結點SN中寫入“L”電平、在正常的存儲器單元MC1的存儲結點SN中寫入“H”電平時，如與存儲器單元MC2對應的字線WL2上升到“H”電平的話，有正電荷(空穴)從字線WL2通過異物注入到硅基片52中。由該正電荷而使硅基片52在局部形成正電平、使該正電平的部分和存儲器MC2的存儲結點SN間的PN結為正向偏壓，因此，負電荷(電子)從“L”電平的存儲結點SN流出到硅基片52中。該負電荷一直移動到相鄰存儲器單元MC1的“H”電平的存儲結點SN，將該存儲結點SN下降到“L”電平。
因而，即使把這樣的有缺陷的存儲器單元MC與冗余存儲器陣列26的正常的存儲器單元MC置換，也會存在有缺陷的存儲器單元MC周圍的存儲器單元MC產生誤操作的可能，因此，DRAM不能正常地工作。
所以，需要對出廠前的各DRAM進行這種測試在有缺陷的存儲器單元MC的存儲結點寫入“L”電平、在其他正常的存儲器單元MC的柵極結寫入“H”電平，使與有缺陷的存儲器單元MC對應的字線WL上升到“H”電平后，讀出正常存儲器單元MC的數(shù)據(jù)，結果，在正常的存儲器單元MC的存儲結點SN為原來的“H”電平時判斷為正常，在正常的存儲器單元MC的存儲結點SN反轉為“L”電平時判斷為有缺陷。
然而，在先有的DRAM中，由于用冗余存儲器單元MC置換的有缺陷的存儲器單元中不能進行存取，所以，不能向置換的有缺陷的存儲器單元MC的存儲結點SN中寫入“L”電平。
另外，如圖5所示，由于各列的多個存儲器單元MC與位線BL和/BL交互地連接，所以，即使在向各存儲器單元MC的存儲結點SN中寫入相同的邏輯電平時，也需要對提供給位線BL和/BL的邏輯電平通過各存儲器單元MC的地址進行切換，向各存儲器單元MC的存儲結點SN寫入邏輯電平變得不容易。特別是在用冗余存儲器單元MC置換有缺陷的存儲器單元MC的情況下，有時與位線BL相連的有缺陷的存儲器單元用與位線BL’相連的冗余存儲器單元MC置換及用與位線/BL’相連的冗余存儲器單元MC置換，向冗余存儲器單元MC的存儲結點SN寫入邏輯電平變得更不容易。
因此，本發(fā)明的主要目的在于提供能夠容易且迅速地向存儲器單元的存儲結點寫入邏輯電平的半導體存儲裝置以及測試方法。
有關本發(fā)明的第一方面，一種具有特殊寫入方式的半導體存儲裝置，包括存儲器陣列、均衡器和寫入裝置。存儲器陣列包括行列狀配置的多個存儲器單元、與各行對應而設置的字線和與各列對應而設置的位線。均衡器與各位線組對應而設置，根據(jù)特殊寫入方式的指令，把第一或第二邏輯電平提供給對應的位線對。寫入裝置根據(jù)行地址信號，將存儲器陣列中的任一字線作為選擇電平，從均衡器向與該字線對應的全部存儲器單元的存儲結點中同時寫入提供給位線對的第一或第二邏輯電平。
有關本發(fā)明的第二方面，與本發(fā)明的第一方面有關的均衡器包括讀出裝置，該讀出裝置根據(jù)讀出方式的指令，把對應的位線對充電到預充電電平，并根據(jù)行地址信號，把存儲器陣列中的任一位線定為選擇電平，把寫入到與該位線對應的各存儲器單元的存儲結點的第一或第二邏輯電平讀出到充電到預充電電平的對應位線對。
有關本發(fā)明的第三方面，一種半導體存儲裝置的測試方法，該方法是在半導體存儲裝置中測試是否因用冗余存儲器陣列的存儲器單元轉換的存儲器陣列的有缺陷的存儲器單元而導致誤操作的方法，該半導體存儲裝置包括含有行列狀配置的多個存儲器單元的存儲器陣列；用于和含有存儲器陣列中的有缺陷的存儲器單元的存儲器單元列進行置換的、包含至少一個存儲器單元列的冗余存儲器陣列；在與各存儲器單元的行對應的存儲器陣列和冗余存儲器陣列中共用設置的字線；與各存儲器單元列對應設置的位線對以及對應于各位線設置的、用于充電對應位線對的均衡器；在該方法中，通過各均衡器向各位線對提供第一邏輯電平，把與有缺陷的存儲器單元對應的字線定為一定時間的選擇電平，向有缺陷的存儲器單元的存儲結點寫入第一邏輯電平，向有缺陷的存儲器單元之外的正常的存儲器單元的存儲結點寫入第二邏輯電平，把對應于有缺陷的存儲器單元的字線作為一定時間的選擇電平之后，讀出正常的存儲器單元的存儲結點的電平，根據(jù)讀出結果來判定有無誤操作。
有關本發(fā)明的第四方面，在本發(fā)明的第三方面中，通過各均衡器向各位線對提供第二邏輯電平，把與有缺陷的存儲器單元對應的字線之外的各字線作為一定時間的選擇電平，把第二邏輯電平寫入有缺陷的存儲器單元之外的正常的存儲器單元的存儲結點。


圖1是表示根據(jù)本發(fā)明的一個實施形態(tài)的DRAM的主要部分結構的電路框圖；圖2是用于說明圖1所示的DRAM的第一特殊寫入方式①的時序圖；圖3是用于說明圖1所示的DRAM的第二特殊寫入方式②的時序圖；圖4是表示先有的DRAM的結構并省略了一部分的電路框圖；圖5是表示圖4所示的DRAM的存儲器板的結構并省略了一部分的電路框圖；圖6是詳細地表示圖5所示的DRAM的存儲器板的一列結構并省略了一部分的電路框圖；圖7是用于說明圖4所示的DRAM的讀出操作的時序圖；圖8是用于說明圖4所示的DRAM的問題的、省略了一部分的剖面圖。
圖1是表示根據(jù)本發(fā)明的一個實施形態(tài)的DRAM的主要部分結構的電路框圖。
參照圖1，該DRAM和先有的DRAM的不同點在于，圖5所示的中間電平發(fā)生電路34和均衡器33的結N33’間新設了切換電路1。
切換電路1包括3個N溝道MOS晶體管2～4。N溝道MOS晶體管2連接到電源電平Vcc的線和結點N33’之間，其柵極接收信號Φa。N溝道MOS晶體管3連接在中間電平發(fā)生電路34的輸出結點34a和結點N33’之間，它的柵極接收信號Φb。N溝道MOS晶體管4連接到接地電平GND的線和結點N33’之間，它的柵極接收信號Φc。信號Φa～Φc由時鐘發(fā)生電路19輸出。
接著，對該DRAM的操作進行說明。通常操作時，信號Φa、Φc成為非激活的“L”電平，信號Φb成為激活電平的“H”電平，N溝道MOS晶體管2、4不導通，N溝道MOS晶體管3導通。這樣，把中間電平發(fā)生電路34的輸出電平Vcc/2提供給該均衡器33的結點N33’。這種情況就成為與圖5所示的先有DRAM完全相同的狀態(tài)，數(shù)據(jù)的寫入和讀出以與先有的DRAM相同的方式來進行。
圖2是表示用于向各行的存儲器單元MC的存儲結點SN中同時寫入“L”電平的第一特殊寫入方式①的操作的時序圖。如在時刻t0投入電源的話，則DRAM成為啟動狀態(tài)，將信號BLEQ和/SE固定為“H”電平，將信號SE和字線WL固定為“L”電平，各存儲器電平MC的存儲結點在“H”電平前都是“L”電平。在圖1的切換電路1中，在信號Φa～Φc中只有Φb成為“H”電平，N溝道MOS晶體管3導通，位線電壓VBL成為Vcc/2。
在時刻t1～t2，例如如以WCBR(在RAS之前的/W和/CAS)的時序使信號/W、/CAS、/RAM下降到“L”電平、向特定的信號端提供過電平Vcc、并輸入特定的地址信號A0～Ai的話，就將DRAM設定為第一特殊寫入方式①。
在該方式①中，將信號BLEQ和/SE固定為“H”電平，將信號SE固定為“L”電平。這樣，把均衡器33的結點N33′和位線BL、/BL全部導通，同時，把讀出刷新放大器32固定為非激活狀態(tài)。在圖1的切換電路1中，信號Φa～Φc中只有信號Φc是“H”電平，N溝道MOS晶體管4導通，位線電平VBL成為“L”電平，全部位線BL和/BL都成為“L”電平。
通過在該狀態(tài)下提供地址信號A0～Ai、把所要的字線WL上升到“H”電平維持一定時間，不管是否與位線BL和/BL的某一個相連，或不管是否用冗余存儲器單元MC進行置換，都能夠向與該字線WL連接的全部存儲器單元MC的存儲結點SN寫入“L”電平。例如，圖5中，在與字線WL2和位線BL2相連的存儲器單元MC有缺陷時，即使在用與冗余存儲器陣列26的字線WL2和位線/BL1′相連的存儲器單元MC置換該存儲器單元MC時，也能夠利用上述方法向與字線WL2相連的全部存儲器單元MC的存儲結點SN中寫入“L”電平。
圖3是表示用于向一行的MC的存儲結點SN中間時寫入“H”電平的第二特殊方式②的時序圖。
在時刻t11～t12，如用與第一特殊寫入方式①相同的方法設定第二特殊寫入方式②的話，則把信號BLEQ、SE固定在“H”電平，把信號SE固定在“L”電平。這樣，把均衡器33的結點N33′和全部位線BL、/BL導通，同時把讀出刷新放大器32固定在非激活狀態(tài)。在圖1的切換電路中，在信號Φa～Φc中，只有Φa是“H”電平，N溝道MOS晶體管2導通，位線電壓VBL變成“H”電平，全部位線BL、/BL變成“H”電平。
通過在該狀態(tài)下提供地址信號A0～Ai、把所要的字線WL上升到“H”電平維持一定時間，能夠向與該字線WL相連的全部存儲器單元的存儲結點SN寫入“H”電平。例如如上所述，與字線WL2和位線BL2相連的存儲器單元有缺陷時，通過依次或同時使除字線WL外的全部字線WL上升到“H”電平維持一定時間，能夠迅速地向除字線WL2的行之外的全部存儲器單元MC的存儲結點SN中寫入“H”電平。
下面，對在先有技術中指出其必要性的測試進行說明。此時，與字線WL2和位線BL2相連的存儲器單元MC有缺陷，用冗余存儲器單元MC進行置換。首先，在測試器將DRAM設定為第一特殊寫入方式①之后，提供地址信號A0～Ai，使字線WL2上升到“H”電平，向與字線WL2相連的全部存儲器單元MC的存儲結SN中寫入“L”電平。
接著，在將DRAM設定為第二特殊寫入方式后，測試器提供地址信號A0～Ai，順序地或同時地使字線WL2之外的字線WL1、WL3……上升到“H”電平，在與字線WL1，WL3…相連的全部存儲器單元MC的存儲結點SN中寫入“H”電平。
接著，測試器使字線WL2上升到一定時間的“H”電平。此時，與字線WL2和位線BL2相連的有缺陷的存儲器單元MC是圖8所示的有缺陷的狀態(tài)時，使其周圍的存儲器單元MC為“H”電平的存儲結點SN下降為“L”電平。在該有缺陷的存儲器單元MC不處于圖8所示的有缺陷狀態(tài)時，它周圍的存儲器單元MC的“H”電平的存儲器SN不下降到“L”電平。最后，測試器讀出有缺陷的存儲器單元MC附近的存儲器單元MC或全部存儲器單元MC的數(shù)據(jù)，根據(jù)讀出數(shù)據(jù)判斷存儲器單元MC的存儲結SN的電平是否從“H”電平反轉到“L”電平，在有反轉時將該DRAM判斷為有缺陷，沒有反轉時將該DRAM判斷為正常。
在該實施形態(tài)中，在通過均衡器33為全部位線BL和/BL提供“L”電平(或“H”電平)后，使字線WL上升到“H”電平，向與該字線WL相連的全部存儲器單元MC的存儲結點SN寫入“L”電平(或“H”電平)。但是，存儲器單元MC與和位線BL與/BL的哪一個相連無關，或者說不管存儲器單元MC是否用冗余存儲器單元MC置換，都能夠同時地向與選擇的字線WL相連的全部存儲器單元的存儲結點SN寫入“L”電平(或“H”電平)。
如上所述，有關本發(fā)明的第一方面，通過均衡器向全部位線提供第一或第二邏輯電平后，使位線上升，把第一或第二邏輯電平同時寫入與該位線對應的存儲器單元的存儲結點中。然而，存儲器單元與和位線對的一方與另一方的哪一個相連無關，或者說與是否用冗余存儲器置換無關，能夠把第一或第二邏輯電平同時寫入與選擇的位線對應的全部存儲器單元的存儲結點中。由此，能夠容易且迅速地向存儲器單元的存儲結點寫入邏輯電平。
另外，有關本發(fā)明的第二方面，本發(fā)明第一方面中的均衡器兼作以前設置在半導體存儲器裝置中的、讀出用的均衡器。因此，能夠謀求結構的簡單化。
有關本發(fā)明的第三方面，通過均衡器向全部字線提供第一邏輯電平，把與有缺陷的存儲器單元對應的字線作為一定時間的選擇電平，向有缺陷的存儲器單元的存儲結點寫入第一邏輯電壓，同時，向沒有缺陷的、正常的存儲器單元的存儲結點寫入第二邏輯電平。然后，將與有缺陷的存儲器單元對應的字線作為一定時間的選擇電平，之后，讀出正常的存儲器單元的存儲結點的電平，根據(jù)讀出結果判斷有無誤操作。因此，能夠容易地向用冗余存儲器單元置換的有缺陷的存儲器單元的存儲結點中寫入邏輯電平，能夠容易地測試有缺陷的存儲器單元是否導致誤操作。
有關本發(fā)明的第四方面，通過均衡器向全部位線提供第二邏輯電平，把與有缺陷的存儲器單元對應的字線之外的各個字線作為一定時間的選擇電平，能夠向有缺陷的存儲器單元之外的正常的存儲器單元的存儲結點中寫入第二邏輯電平，因此，能夠容易且迅速地向正常的存儲器單元的存儲結點中寫入第二邏輯電平。
權利要求
1.一種具有特殊寫入方式的半導體存儲裝置，其特征在于，包括存儲器陣列，包括行列狀配置的多個存儲器單元、與各行對應而設置的字線和與各列對應而設置的位線；均衡器，與各位線對應而設置，根據(jù)特殊寫入方式的指令，把第一或第二邏輯電平提供給對應的位線對；寫入裝置，根據(jù)行地址信號，把所述存儲器陣列中的任一字線做為選擇電平，從所述均衡器向與該字線對應的全部存儲器單元的存儲結點中同時寫入提供給所述位線對的第一或第二邏輯電平。
2.權利要求1所述的半導體存儲裝置，其特征在于，所述均衡器根據(jù)讀出方式的指令，把對應的位線對充電到預充電電平，并且該半導體存儲裝置還包括讀出裝置，該讀出裝置根據(jù)行地址信號，把存儲器陣列中的任一字線作為選擇電平，把寫入到與該字線對應的各存儲器單元的存儲結點的第一或第二邏輯電平讀出到與充電到所述預充電電平的對應的位線對。
3.一種半導體存儲裝置的測試方法，該方法在一種半導體裝置測試是否因用上述冗余存儲器陣列的存儲器單元置換的上述存儲器陣列的有缺陷的存儲器單元而導致誤操作，所述半導體裝置包括含有行列狀配置的多個存儲器單元的存儲器陣列；用于和含有上述存儲器陣列中的有缺陷的存儲器單元的存儲器單元列進行置換的、包含至少一個存儲器單元列的冗余存儲器陣列；在與各存儲器單元行對應的上述存儲器陣列和上述冗余存儲器陣列中共用設置的字線；與各存儲器單元列對應設置的位線對以及對應于各位線設置的、用于充電對應位線對的均衡器；所述測試方法的特征在于，通過各均衡器向各位線對提供第一邏輯電平，把與上述有缺陷的存儲器單元對應的字線定為一定時間的選擇電平，向上述有缺陷的存儲器單元的存儲結點寫入第一邏輯電平，向上述有缺陷的存儲器單元之外的、正常的存儲器單元的存儲結點寫入第二邏輯電平，把對應于上述有缺陷的存儲器單元的字線作為一定時間的選擇電平之后，讀出正常的存儲器單元的存儲結點的電平，根據(jù)讀出結果來判定有無誤操作。
4.權利要求3所述的半導體存儲器裝置的測試方法，其特征在于，通過各均衡器向各位線對提供第一邏輯電平，把與上述有缺陷的存儲器單元對應的字線之外的各個字線作為一定時間的選擇電平，把第二邏輯電平寫入有缺陷的存儲器單元之外的正常的存儲器單元的存儲結點。
全文摘要
一種能夠容易且迅速地向存儲器單元的存儲結點寫入邏輯電平的半導體存儲裝置。設有用于把位線電平切換到電源電平、中間電平或接地電平的切換電路。通常把位線電平設定為中間電平。在特殊寫入方式時,通過均衡器把電源電平或接地電平提供給全部位線,使所要字線上升到“H”電平,向與該字線相連的全部存儲器單元的存儲結點寫入電源電平或接地電平。能夠向用冗余存儲器單元置換的存儲器單元的存儲結點中寫入電源電平或接地電平。
文檔編號G11C11/4094GK1177818SQ9711023
公開日1998年4月1日 申請日期1997年4月3日 優(yōu)先權日1996年9月24日
發(fā)明者小橋壽夫, 月川靖彥 申請人:三菱電機株式會社