專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括例如DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)器件等高集成度存儲(chǔ)器的半導(dǎo)體集成電路器件，特別涉及一種適用于高集成度存儲(chǔ)器快速存取的有效技術(shù)。
背景技術(shù)：
近年來(lái)，隨著半導(dǎo)體制造技術(shù)的進(jìn)步，LSI(大規(guī)模集成電路)器件的高度集成化已經(jīng)成為可能。這也使得有可能將大容量存儲(chǔ)器和大規(guī)模邏輯電路一起集成在一個(gè)半導(dǎo)體芯片上。就這種半導(dǎo)體芯片而言，很容易增加I/O數(shù)據(jù)線的數(shù)量，從而提高存儲(chǔ)器和大規(guī)模邏輯電路之間的數(shù)據(jù)流量。這也使得有可能大大降低數(shù)據(jù)I/O操作的功耗，而且傳送數(shù)據(jù)比在半導(dǎo)體芯片外部提供I/O引線驅(qū)動(dòng)的情況下更快。因此，這種半導(dǎo)體芯片的優(yōu)點(diǎn)可望在今后越來(lái)越多地加以利用。
有一種將大容量存儲(chǔ)器、大規(guī)模邏輯電路和高速運(yùn)行的高速緩沖存儲(chǔ)器集成在一起的半導(dǎo)體芯片，這種半導(dǎo)體芯片試圖采用高速緩沖存儲(chǔ)器來(lái)減少大容量存儲(chǔ)器和大規(guī)模邏輯電路之間的工作速度差。例如，在“Toru Shimizu.等，“A Multimedia 32b RISC Microprocessorwith 16Mb DRAM”，1966IEEE International Solid-State CircuitsConference.Digest of Technical Papers pp.216-217(下文作為現(xiàn)有技術(shù)例1)”中描述了這樣的半導(dǎo)體芯片。根據(jù)這個(gè)現(xiàn)有技術(shù)例1，一個(gè)32-位微處理器、2MB DRAM、和2KB高速緩沖存儲(chǔ)器通過(guò)128-bit寬的內(nèi)部總線互相連接。在傳送128-位數(shù)據(jù)時(shí)，在微處理器和DRAM之間的操作在五個(gè)周期內(nèi)結(jié)束，而在微處理器和高速緩沖存儲(chǔ)器之間的操作在一個(gè)周期內(nèi)結(jié)束。因此，在高速緩沖存儲(chǔ)器命中時(shí)，數(shù)據(jù)傳輸周期數(shù)可減到1/5。
技術(shù)方案例如，對(duì)于采用現(xiàn)有技術(shù)1所實(shí)現(xiàn)的組裝在半導(dǎo)體芯片上的一個(gè)存儲(chǔ)器，如連續(xù)讀出功能、高速緩沖存儲(chǔ)功能、存取控制功能等各種功能都是必不可少的。半導(dǎo)體芯片的容量也必須根據(jù)半導(dǎo)體芯片如何使用而改變。然而，大容量存儲(chǔ)器和高速緩沖存儲(chǔ)器在高速操作要求的區(qū)域都分別采用模擬電路。因此，當(dāng)存儲(chǔ)器的功能和容量要改變(即使是很小的變化)時(shí)，存儲(chǔ)器本身的設(shè)計(jì)必須作很大的修改。
而且，在采用現(xiàn)有技術(shù)1做成的半導(dǎo)體芯片的情況下，縮短技術(shù)規(guī)劃決策和產(chǎn)品完成之間的TAT(轉(zhuǎn)化時(shí)間)是很重要的。因此，為滿足這個(gè)要求，增強(qiáng)功能、易于改變?nèi)萘亢涂s短TAT這三點(diǎn)要求必須同時(shí)達(dá)到。
另外，當(dāng)高速緩沖存儲(chǔ)器在這樣的半導(dǎo)體芯片上用作高速存儲(chǔ)器存取時(shí)，出現(xiàn)了下面的問(wèn)題。當(dāng)高速緩沖存儲(chǔ)器命中時(shí)，高速存儲(chǔ)器存取是有保障的。一旦不能命中，則存取主存儲(chǔ)器，要花較長(zhǎng)的時(shí)間，這將使CPU(中心處理單元)的工作受到很大限制。
一般來(lái)說(shuō)，如果在DRAM的單一頁(yè)中存取連續(xù)地址，DRAM可以被相當(dāng)快地存取。但如果在不同的另一頁(yè)中存取(出現(xiàn)頁(yè)面錯(cuò)誤)，由于在這種情況下不可避免的目標(biāo)地址的預(yù)充電等原因而使存取變慢。為解決這個(gè)問(wèn)題而提出了采用多重備用結(jié)構(gòu)的方法，因而回避了這種DRAM頁(yè)面錯(cuò)誤。這個(gè)方法是本申請(qǐng)的幾位發(fā)明者在以前的申請(qǐng)(Japanese Patent No.08-301538(filed on November 13,1996))中提出的。
然而，上述以前申請(qǐng)中提出的方法在隨機(jī)存儲(chǔ)器存取時(shí)不能避免這種頁(yè)面錯(cuò)誤。
在這種情況下，本發(fā)明的一個(gè)目標(biāo)就是要使設(shè)計(jì)具有各種功能和可變?nèi)萘康拇鎯?chǔ)器宏更加容易，集成在象微處理器和圖象處理器那樣的大規(guī)模邏輯電路中。
本發(fā)明的另一個(gè)目標(biāo)就是要提供一種能易于與微處理器和圖象處理器那樣的大規(guī)模邏輯電路接口的存儲(chǔ)器。
本發(fā)明還有另一個(gè)目標(biāo)就是要提供能夠減少如頁(yè)面錯(cuò)誤等損失的存儲(chǔ)器。
本發(fā)明上述的、其他和進(jìn)一步的目標(biāo)以及新特性將在本申請(qǐng)的描述和附圖中清晰可見(jiàn)。
下面對(duì)本申請(qǐng)中揭示的本發(fā)明的某些代表性條款作簡(jiǎn)要說(shuō)明。
為構(gòu)成一個(gè)組裝在半導(dǎo)體集成電路器件(芯片)內(nèi)的存儲(chǔ)器宏(MM)，要配備一個(gè)數(shù)據(jù)庫(kù)(1)。該數(shù)據(jù)庫(kù)(1)包含如存儲(chǔ)體模塊(10，11和12)，主放大器模塊(13)，電源模塊(14)，控制器模塊(15)等這樣一些功能塊。為數(shù)據(jù)庫(kù)(1)配備的每個(gè)功能塊的構(gòu)成要使得當(dāng)該功能塊緊鄰其他單元放置時(shí)，其電源線和信號(hào)線能自動(dòng)對(duì)接。這樣，僅通過(guò)改變功能塊的型號(hào)和數(shù)目分別構(gòu)成大容量存儲(chǔ)器和高速緩沖存儲(chǔ)器，就有可能容易設(shè)計(jì)出具有各種功能和可變?nèi)萘康拇鎯?chǔ)器宏。
存儲(chǔ)體模塊(11)中的控制器(BKCONTH)配有地址比較功能(COMP)，由此而構(gòu)成存儲(chǔ)器宏(MM3)。這便有可能構(gòu)成一種當(dāng)對(duì)單頁(yè)存取時(shí)無(wú)須在存儲(chǔ)宏本身以外提供任何控制器而能高速存取存儲(chǔ)器宏。
存儲(chǔ)宏(MM4)是由許多存儲(chǔ)器體模塊(11)和一個(gè)用來(lái)控制存儲(chǔ)體模塊的控制器(17)組成?？刂破髂K(17)的組成要通過(guò)給每個(gè)地址和數(shù)據(jù)附加一個(gè)ID(識(shí)別字)使之互相對(duì)應(yīng)來(lái)管理地址和數(shù)據(jù)。這便有可能改變地址輸入次序和數(shù)據(jù)輸出次序，甚至當(dāng)出現(xiàn)頁(yè)面錯(cuò)誤而使地址在對(duì)應(yīng)的數(shù)據(jù)之后進(jìn)入時(shí)能更早地輸出早期準(zhǔn)備數(shù)據(jù)，使存儲(chǔ)器存取變得更快。
附圖簡(jiǎn)要描述

圖1 是存儲(chǔ)宏的結(jié)構(gòu)及存儲(chǔ)宏如何組成。
圖2 是DRAM存儲(chǔ)體模塊的結(jié)構(gòu)。
圖3 是DRAM存儲(chǔ)體模塊控制器的結(jié)構(gòu)。
圖4 展示DRAM存儲(chǔ)體模塊工作波形圖5 是DRAM存儲(chǔ)體模塊和SRAM存儲(chǔ)體模塊間連接的例子。
圖6 是高速緩沖存儲(chǔ)器存儲(chǔ)體模塊的結(jié)構(gòu)。
圖7 是一個(gè)包含在高速緩沖存儲(chǔ)器存儲(chǔ)體模塊中的命中/錯(cuò)誤判斷電路和控制電路的方塊圖。
圖8 展示在操作判斷為命中時(shí)高速緩沖存儲(chǔ)器存儲(chǔ)體模塊的工作波形。
圖9 展示在操作判斷是錯(cuò)誤時(shí)高速緩沖存儲(chǔ)器存儲(chǔ)體模塊的工作波形。
圖10 是主放大器模塊的方塊圖。
圖11 是電源電路模塊的方塊圖。
圖12 是寫(xiě)數(shù)據(jù)緩沖模塊和主放大器模塊之間的連接例子。
圖13 是采用DRAM存儲(chǔ)體模塊的存儲(chǔ)宏(第一個(gè)存儲(chǔ)宏實(shí)例)的方塊圖。
圖14 是存儲(chǔ)體控制電路模塊的方塊圖。
圖15 展示存儲(chǔ)宏第一實(shí)例的波形。
圖16 展示存儲(chǔ)宏第一地址分配的例子。
圖17 展示采用SRAM存儲(chǔ)體模塊的存儲(chǔ)宏(第二個(gè)存儲(chǔ)宏實(shí)例)的工作波形。
圖18 是采用高速緩沖存儲(chǔ)器存儲(chǔ)體模塊的存儲(chǔ)宏(第三個(gè)存儲(chǔ)宏實(shí)例)的方塊圖。
圖19 是高速緩沖存儲(chǔ)器控制器的方塊圖。
圖20 展示第三個(gè)實(shí)例中存儲(chǔ)宏的工作波形。
圖21 展示第三個(gè)實(shí)例中存儲(chǔ)宏的地址分配例子。
圖22 展示第三個(gè)實(shí)例中存儲(chǔ)宏的執(zhí)行時(shí)間。
圖23 是配有帶ID存取次序控制器的存儲(chǔ)宏(第四個(gè)實(shí)例)方塊圖。
圖24 是帶ID的存取次序控制器的方塊圖。
圖25 展示第三個(gè)實(shí)例中存儲(chǔ)宏的工作波形。
圖26 展示第三個(gè)存儲(chǔ)宏實(shí)例中高速緩沖存儲(chǔ)器存儲(chǔ)體模塊的工作波形。
圖27 是另一個(gè)實(shí)例中帶ID存取次序控制器的方塊圖。
圖28 是當(dāng)?shù)刂沸盘?hào)ADDIN進(jìn)入時(shí)發(fā)出地址ID信號(hào)AID數(shù)據(jù)流的流程圖。
圖29 是當(dāng)數(shù)據(jù)輸出時(shí)發(fā)出數(shù)據(jù)ID信號(hào)DID數(shù)據(jù)流的流程圖。
圖30 是表格MM-TABLE的方塊圖。
圖31 是多處理器系統(tǒng)的方塊圖。
圖32 是當(dāng)?shù)刂沸盘?hào)ADDIN進(jìn)入時(shí)發(fā)出地址ID信號(hào)AID數(shù)據(jù)流的流程圖。
圖33 是數(shù)據(jù)輸出時(shí)發(fā)出數(shù)據(jù)ID信號(hào)DID數(shù)據(jù)流的流程圖。
圖34 是表格M-TABLE的方塊圖。
圖35 是采用地址ID信號(hào)控制處理器的流程圖。
圖36 是采用數(shù)據(jù)ID信號(hào)控制處理器的流程圖。
圖37 是表格CPU-TABLE的方塊圖。
實(shí)現(xiàn)本發(fā)明的最佳模式(存儲(chǔ)宏的構(gòu)造及怎樣構(gòu)成宏)圖1表示本發(fā)明存儲(chǔ)宏的結(jié)構(gòu)以及怎樣組成這個(gè)存儲(chǔ)宏。一個(gè)中心處理單元CPU(大規(guī)模邏輯電路的例子)和存儲(chǔ)宏MM(大容量存儲(chǔ)器的例子)集成在半導(dǎo)體基片(即芯片)上形成的半導(dǎo)體集成電路器件CHIP上。該半導(dǎo)體集成電路器件CHIP采用例如CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)工藝技術(shù)制造并采用樹(shù)脂壓模等技術(shù)進(jìn)行塑料包封。按照類似這種芯片的與存儲(chǔ)宏MM集成的邏輯電路的大小和型號(hào)，存儲(chǔ)宏MM所需要的容量和速度變化很大，但存儲(chǔ)宏MM的設(shè)計(jì)必須迅速完成。
用來(lái)構(gòu)成存儲(chǔ)宏MM的數(shù)據(jù)庫(kù)1裝有實(shí)現(xiàn)各種功能的功能塊(模塊)。換言之，在數(shù)據(jù)庫(kù)1中集成了多種功能塊，包括采用分別由一個(gè)晶體管和一個(gè)電容構(gòu)成的DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)存儲(chǔ)單元的DRAM存儲(chǔ)體模塊10；用DRAM存儲(chǔ)體模塊10構(gòu)成而具有命中/出錯(cuò)判斷功能的高速緩沖存儲(chǔ)存儲(chǔ)體模塊11；采用分別由四個(gè)或六個(gè)晶體管構(gòu)成的SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)存儲(chǔ)單元的SRAM存儲(chǔ)體模塊12；用來(lái)在存儲(chǔ)體(DRAM存儲(chǔ)體10、高速緩沖存儲(chǔ)存儲(chǔ)體11、SRAM存儲(chǔ)體12等)與存儲(chǔ)宏MM外部器件間交換數(shù)據(jù)的主放大器模塊13；用來(lái)對(duì)組成存儲(chǔ)宏MM的每個(gè)模塊供電的電源電路模塊14；存儲(chǔ)體控制模塊15；高速緩沖存儲(chǔ)器控制模塊16；帶ID的存取順序控制模塊17；寫(xiě)數(shù)據(jù)緩沖模塊18，等。
這些功能塊并列放置，使所需的電源線和信號(hào)線以及這些功能塊的數(shù)據(jù)輸入/輸出線自動(dòng)連接。
由于數(shù)據(jù)庫(kù)1按如上所述制備，因而容量和功能分別改變的存儲(chǔ)宏MM可以很快構(gòu)成。
此外，既不需要修改任何存儲(chǔ)器存取請(qǐng)求器件，也無(wú)需重新設(shè)計(jì)任何接口電路，因?yàn)樵谀繕?biāo)存儲(chǔ)宏中制備了用于存儲(chǔ)器與存儲(chǔ)器存取請(qǐng)求裝置之間的接口電路。存儲(chǔ)宏中包含的存儲(chǔ)器有，例如，存儲(chǔ)體控制模塊15，高速緩存控制器模塊16，帶ID的存取順序控制模塊17，寫(xiě)數(shù)據(jù)緩沖模塊18等。
因此，為組成這種具有預(yù)定功能的的存儲(chǔ)宏MM，僅需從數(shù)據(jù)庫(kù)1中選擇所需的功能塊并合理布局這些功能塊。下面將簡(jiǎn)單介紹圖1所示的每個(gè)存儲(chǔ)宏MM1，MM2，MM3和MM4。
(1) 存儲(chǔ)宏MM1存儲(chǔ)宏MM1包括分別從數(shù)據(jù)庫(kù)1選取的DRAM存儲(chǔ)體模塊10，主放大器模塊13，電源電路模塊14，存儲(chǔ)體控制模塊15和寫(xiě)數(shù)據(jù)緩沖模塊18。這些功能塊設(shè)計(jì)成當(dāng)它們并列放置時(shí)便按需要自動(dòng)連線。所以，如果這些功能塊按如圖1所示布局，采用DRAM的存儲(chǔ)宏MM1很容易形成。
例如，DRAM存儲(chǔ)體模塊10、主放大器模塊13和電源電路模塊14的電源線對(duì)它們的功能塊都是通用的，所以當(dāng)它們按圖1所示預(yù)定的合理放置時(shí)，這些功能塊的電源線可自動(dòng)連接。
這些功能塊的輸入/輸出數(shù)據(jù)線也分別通過(guò)安置在預(yù)定位置上以便于連接的全局位線GBL(也稱之為公共位線或公共數(shù)據(jù)線)相連。這種線連接將在下面作更詳細(xì)的描說(shuō)明。
由于這種布線位置的通用性使得更易于增加或修改每個(gè)功能塊，也易于改變(例如)存儲(chǔ)器的容量。在圖1中，如果用在存儲(chǔ)宏MM1的DRAM存儲(chǔ)體模塊10的存儲(chǔ)容量是256K位，則存儲(chǔ)宏MM10的總?cè)萘渴?M位。因此，如果需要2M位容量的存儲(chǔ)宏，則存儲(chǔ)宏可以由8個(gè)DRAM存儲(chǔ)體模塊10組成。如果目標(biāo)存儲(chǔ)宏僅需要512K位的存儲(chǔ)容量，則只需用2個(gè)DRAM存儲(chǔ)體模塊10。
存儲(chǔ)宏MM1包含三種類型的模塊(DRAM存儲(chǔ)體模塊10，電源電路模塊14和主放大器模塊13)這樣的方式，因而這種存儲(chǔ)宏MM1的結(jié)構(gòu)可以變小，因而其存儲(chǔ)容量很容易改變。這樣的存儲(chǔ)宏結(jié)構(gòu)將適合于大容量、小面積的存儲(chǔ)器。
(2) 存儲(chǔ)宏MM2存儲(chǔ)宏MM2包括分別從數(shù)據(jù)庫(kù)1選取的DRAM存儲(chǔ)體模塊10，SRAM存儲(chǔ)體模塊12，主放大器模塊13，電源電路模塊14，存儲(chǔ)體控制模塊15和寫(xiě)數(shù)據(jù)緩沖模塊18。
由于SRAM存儲(chǔ)體模塊12操作速度快，便有可能采用SRAM存儲(chǔ)體模塊12組成具有高速緩沖功能的大容量存儲(chǔ)器。既然存取比較快的SRAM區(qū)域和存取比較慢的DRAM區(qū)域集成在不同的地址區(qū)，則SRAM區(qū)域構(gòu)成高速存取的所謂高速緩沖存儲(chǔ)器功能。如果要增加存儲(chǔ)容量，只需增加DRAM存儲(chǔ)體模塊10的數(shù)目。如果要減小高速緩沖存儲(chǔ)器容量而要減小芯片面積時(shí)，僅需將2個(gè)SRAM存儲(chǔ)體模塊12減為1個(gè)即可。存儲(chǔ)宏MM2具有這種高速緩沖存儲(chǔ)功能，并很容易改變高速緩沖存儲(chǔ)容量。
(3) 存儲(chǔ)宏MM3存儲(chǔ)宏MM3是一種配有高速緩沖存儲(chǔ)功能的存儲(chǔ)宏。存儲(chǔ)宏MM3包括分別從數(shù)據(jù)庫(kù)1選取的高速緩沖存儲(chǔ)存儲(chǔ)體模塊11，主放大器模塊13，電源電路模塊14，高速緩沖存儲(chǔ)控制模塊16和寫(xiě)數(shù)據(jù)緩沖模塊18。
存儲(chǔ)宏MM3利用高速緩沖存儲(chǔ)控制模塊16來(lái)控制高速緩沖存儲(chǔ)模塊11，從而實(shí)現(xiàn)高速緩沖存儲(chǔ)功能。換言之，當(dāng)數(shù)據(jù)位于同一字線(同頁(yè))時(shí)，這些數(shù)據(jù)可以快速存取。
就象DRAM存儲(chǔ)體模塊10一樣，高速緩沖存儲(chǔ)體模塊11是采用DRAM存儲(chǔ)單元的存儲(chǔ)體模塊。于是高速緩沖存儲(chǔ)體模塊11可以說(shuō)是一種配有并存于其存儲(chǔ)體中的命中/錯(cuò)誤判斷電路的DRAM存儲(chǔ)模塊，并采用靈敏放大器模塊SA作為高速緩沖存儲(chǔ)器。由于這個(gè)并存于其存儲(chǔ)體中的命中/錯(cuò)誤判斷電路，可使高速緩沖存儲(chǔ)控制模塊16尺寸減小。因此，這種高速緩沖存儲(chǔ)存體模塊11特別適合于高速緩沖存儲(chǔ)功能是必不可少的小容量存儲(chǔ)宏。與包括DRAM存儲(chǔ)體模塊10和SRAM存儲(chǔ)體模塊12的存儲(chǔ)宏MM2相比，這種具有高速緩沖存儲(chǔ)功能的存儲(chǔ)宏MM3可以在一個(gè)更小的芯片面積上形成。于是具有這種高速緩沖存儲(chǔ)功能的存儲(chǔ)宏MM3很適合于與新設(shè)計(jì)的運(yùn)算電路集成，從而避免了現(xiàn)存具有高速緩沖存儲(chǔ)功能的系統(tǒng)在芯片上的集成。
(4) 存儲(chǔ)宏MM4這種存儲(chǔ)宏MM4配有高速緩沖存儲(chǔ)功能，并包括分別從數(shù)據(jù)庫(kù)1選取的高速緩沖存儲(chǔ)存儲(chǔ)體模塊11，主放大器模塊13，電源電路模塊14，帶ID存取順序控制模塊17和寫(xiě)數(shù)據(jù)緩沖模塊18。
這種存儲(chǔ)宏MM4為每個(gè)進(jìn)入的地址發(fā)出識(shí)別信息ID，以便這個(gè)ID與相應(yīng)的數(shù)據(jù)一起輸出。通過(guò)接收ID，中心處理單元CPU便可知道接收地址和數(shù)據(jù)之間的對(duì)應(yīng)關(guān)系。這一該處理過(guò)程將在后面詳細(xì)介紹。存儲(chǔ)宏MM4改變地址輸入順序和數(shù)據(jù)輸出順序，使先處理的數(shù)據(jù)先輸出。這種處理使得即使在高速緩沖出現(xiàn)命中錯(cuò)誤(當(dāng)在同一線上沒(méi)有找到數(shù)據(jù))時(shí)也能有效地傳輸數(shù)據(jù)。
如以上對(duì)存儲(chǔ)宏MM1，MM2，MM3和MM4所述，通過(guò)組合按預(yù)定應(yīng)用目標(biāo)配備在構(gòu)成數(shù)據(jù)庫(kù)1的存儲(chǔ)宏中的各種功能塊，以及改變這些功能塊的數(shù)量，就能夠組成具有各種預(yù)定功能和預(yù)定容量的存儲(chǔ)宏。還可以在數(shù)據(jù)庫(kù)1中配備除上述功能以外的各種功能塊。下面詳細(xì)說(shuō)明組成這種存儲(chǔ)宏的某些代表性的功能塊。
《DRAM存儲(chǔ)體模塊》圖2所示為這種DRAM存儲(chǔ)體模塊10的方塊圖。DRAM存儲(chǔ)體模塊10包括存儲(chǔ)單元陣列CA，靈敏放大器塊SA，Y譯碼器YD，X譯碼器AD，控制器BKCONT，電源線接口PL，字線WD以及全局位線GBL。
存儲(chǔ)單元陣列CA包括多條字線WD，多條位線對(duì)以及位于這些字線和位線對(duì)的每個(gè)交叉點(diǎn)的多個(gè)動(dòng)態(tài)存儲(chǔ)單元(DRAM存儲(chǔ)單元)。每個(gè)存儲(chǔ)單元包括一個(gè)晶體管和一個(gè)電容。每一位線對(duì)都連接到靈敏放大器模塊SA上。
盡管沒(méi)有在圖2中表示出來(lái)，靈敏放大器模塊SA包括一個(gè)用來(lái)將每一位線對(duì)的電壓減到半電源電壓的預(yù)充電電路，一個(gè)用來(lái)補(bǔ)償位線對(duì)中電位的補(bǔ)償電路，以及用來(lái)分別放大位線對(duì)電位的靈敏放大器。
盡管沒(méi)有在圖2中表示出來(lái)，Y譯碼器包括用來(lái)選擇靈敏放大器塊SA輸出的列開(kāi)關(guān)(Y開(kāi)關(guān))和產(chǎn)生控制列開(kāi)關(guān)選擇信號(hào)的譯碼電路。譯碼電路接收一部分(Y地址)地址信號(hào)ADD。
X譯碼器AD接收一部分(X地址)地址信號(hào)ADD，經(jīng)過(guò)譯碼后用來(lái)選擇字線WD。
圖3為控制器BKCONT的方塊圖?？刂破鰾KCONT包括時(shí)序發(fā)生電路TIM，X-向控制電路XCONT和Y-向控制電路YCONT?？刂菩盘?hào)CBANK包括時(shí)鐘信號(hào)CLK，存儲(chǔ)體選擇信號(hào)BS，讀/寫(xiě)選擇信號(hào)RW，再生請(qǐng)求信號(hào)REF等等。時(shí)序產(chǎn)生電路TIM接收時(shí)鐘信號(hào)CLK、存儲(chǔ)體選擇信號(hào)BS、讀/寫(xiě)選擇信號(hào)RW等等，由此產(chǎn)生X-向控制電路XCONT和Y-向控制電路YCONT所需的時(shí)序信號(hào)。時(shí)序產(chǎn)生電路TIM也產(chǎn)生準(zhǔn)備信號(hào)RDY，用來(lái)通知每個(gè)外部器件數(shù)據(jù)正準(zhǔn)備讀/寫(xiě)或再生周期已結(jié)束。X-向和Y-向控制電路XCONT和YCONT的構(gòu)成使之分別產(chǎn)生DRAM存儲(chǔ)體模塊10內(nèi)部運(yùn)行所需的控制信號(hào)XSIG和YSIG。
至少，要安排某些與電源線接口相連的電源線和全局位線GBL使之通過(guò)存儲(chǔ)單元陣列CA。
圖4是用來(lái)從DRAM存儲(chǔ)體模塊10讀取存于預(yù)定存儲(chǔ)單元中的數(shù)據(jù)的時(shí)序圖。將地址信號(hào)ADD和控制信號(hào)CBANK譯碼，通過(guò)地址線ADD從外部進(jìn)入的地址由X譯碼器譯碼，當(dāng)數(shù)據(jù)從目標(biāo)存儲(chǔ)體讀出時(shí)則選中一條字線WD(設(shè)置為“高”電平)。對(duì)于存儲(chǔ)單元陣列CA內(nèi)的DRAM存儲(chǔ)單元，其信號(hào)從字線WD選定的存儲(chǔ)單元中讀出，然后通過(guò)在靈敏放大器模塊SA內(nèi)選取的預(yù)定靈敏放大器放大并保持。另外，將準(zhǔn)備信號(hào)RDY置為“高”電平。對(duì)于在靈敏放大器模塊SA內(nèi)選取的靈敏放大器的數(shù)據(jù)讀取，由Y譯碼器YD選擇的數(shù)據(jù)從DRAM存儲(chǔ)體模塊10通過(guò)全局位線GBL輸出到外部。
數(shù)據(jù)的寫(xiě)入也以同樣的方式進(jìn)行。從存儲(chǔ)體外的器件進(jìn)入的信號(hào)經(jīng)過(guò)全局位線GBL傳送到靈敏放大器模塊SA，然后對(duì)應(yīng)于輸入地址的字線WD被驅(qū)動(dòng)，使數(shù)據(jù)寫(xiě)入目標(biāo)存儲(chǔ)單元。
對(duì)于在靈敏放大器模塊SA內(nèi)被選中而從由選擇位線WD激活的存儲(chǔ)單元中保持?jǐn)?shù)據(jù)讀取的靈敏放大器，將數(shù)據(jù)寫(xiě)入存儲(chǔ)單元也如圖4所示的讀取操作那樣進(jìn)行。通過(guò)全局位線GBL得到的寫(xiě)數(shù)據(jù)隨后傳送到由Y譯碼器選中的預(yù)定靈敏放大器，由此而將數(shù)據(jù)寫(xiě)入相應(yīng)的存儲(chǔ)單元。
控制器BKCONT按照接收的信號(hào)通過(guò)控制信號(hào)線CBANK來(lái)控制這一系列的上述操作。
供輸入/輸出數(shù)據(jù)的全局位線GBL布置在預(yù)定位置，使之與緊鄰的另一DRAM存儲(chǔ)體模塊10和另一主放大器模塊13自動(dòng)相連。
電源線接口PL布置在一預(yù)定位置，以便對(duì)存儲(chǔ)體中預(yù)定電路以及與其緊鄰的其他功能模塊提供外部電源。由于全局位線GBL和電源線接口PL以這種方式布局供所有功能模塊共用，當(dāng)它們正好緊鄰放置時(shí)，功能模塊便可自動(dòng)連線。這使得迅速構(gòu)成存儲(chǔ)宏成為可能。
尤其，既然DRAM存儲(chǔ)單元用于DRAM存儲(chǔ)體模塊10，因而這種功能模塊的標(biāo)準(zhǔn)化布局使得有可能減少大容量存儲(chǔ)器的芯片面積。特別是當(dāng)運(yùn)算電路和存儲(chǔ)電路集成在芯片上時(shí)，這種使用集成特性極佳的DRAM存儲(chǔ)單元的DRAM存儲(chǔ)體模塊10將是最合適的，因?yàn)樵谶@種情況下，增加芯片面積是不可避免的。
《SRAM存儲(chǔ)體模塊》SRAM存儲(chǔ)體模塊12可按DRAM存儲(chǔ)體模塊10同樣的方法構(gòu)成。然而，在這種SRAM存儲(chǔ)體模塊12的情況下，SRAM存儲(chǔ)單元用作存儲(chǔ)單元陣列CA。一個(gè)SRAM存儲(chǔ)單元包含四個(gè)或六個(gè)晶體管。由于每個(gè)存儲(chǔ)單元都可自驅(qū)動(dòng)，故靈敏放大器塊SA中的靈敏放大器都可省略。另外，由于DRAM存儲(chǔ)體模塊10和SRAM存儲(chǔ)體模塊12之間每個(gè)存儲(chǔ)單元的大小不同，很難將存儲(chǔ)體模塊10和12兩者的布局在公共全局位線GBL之間按直線對(duì)齊。然而，若將SRAM存儲(chǔ)單元SMC在公共全局位線GBL之間排成直線，這個(gè)問(wèn)題就可以避免。圖5給出DRAM存儲(chǔ)體模塊10和SRAM存儲(chǔ)體模塊12之間這樣連接的例子。
在圖5所示DRAM存儲(chǔ)體模塊10中僅展示了存儲(chǔ)單元陣列CA，靈敏放大器模塊SA以及Y開(kāi)關(guān)YSW。存儲(chǔ)單元陣列CA包括多條字線WL，多對(duì)位線對(duì)DL和DLB，以及分別位于這些字線和位線對(duì)的每個(gè)交叉點(diǎn)上的DRAM存儲(chǔ)單元DMC。為每一對(duì)位線對(duì)DL和DLB提供一個(gè)靈敏放大器模塊SA。為每四對(duì)位線對(duì)DL和DLB相應(yīng)放置一對(duì)全局位線對(duì)GBL和GBLB。換言之，Y開(kāi)關(guān)YSW使之有可能選擇性地將四對(duì)位線對(duì)DL和DLB中的一對(duì)與一對(duì)全局位線對(duì)GBL和GBLB相連。從四根信號(hào)線來(lái)控制這種Y開(kāi)關(guān)YSW的信號(hào)從Y譯碼器YD輸出。
在圖5所示SRAM存儲(chǔ)體模塊12中僅展示了存儲(chǔ)單元陣列CA，靈敏放大器模塊SA以及Y開(kāi)關(guān)YSW。存儲(chǔ)單元陣列CA包括多條字線WL，多對(duì)位線DL和DLB以及分別位于這些字線和位線對(duì)的每個(gè)交叉點(diǎn)的SRAM存儲(chǔ)單元SMC。為每一位線對(duì)DL和DLB提供一靈敏放大器模塊SSA。這些靈敏放大器塊SSA是可以省略的。為兩對(duì)位線對(duì)DL和DLB相應(yīng)放置一對(duì)全局位線對(duì)GBL和GBLB。換言之，Y開(kāi)關(guān)YSW使之有可能選擇性地將兩對(duì)位線對(duì)DL和DLB中的一對(duì)與一對(duì)全局位線對(duì)GBL和GBLB相連。從兩條信號(hào)線來(lái)控制這樣的Y開(kāi)關(guān)YSW的信號(hào)從Y譯碼器YD輸出。
如圖5所示，在SRAM存儲(chǔ)體模塊12中與全局位線對(duì)GBL和GBLB相連的位線對(duì)DL和DLB的數(shù)目少于DRAM存儲(chǔ)體模塊10中的數(shù)目。于是，調(diào)整模塊10和12的這一數(shù)目差，使得采用大存儲(chǔ)單元的SRAM存儲(chǔ)體模塊12能與DRAM存儲(chǔ)體模塊10以相同的間距與全局位線對(duì)GBL和GBLB相連。
盡管存儲(chǔ)體模塊10和12兩者的存儲(chǔ)容量相同，但SRAM存儲(chǔ)體模塊12所需的芯片面積比DRAM存儲(chǔ)體模塊10的要大。然而，SRAM存儲(chǔ)體模塊12的運(yùn)行速度則比DRAM模塊10要快。如果SRAM存儲(chǔ)體模塊12的容量減小(例如，其容量減到1/4)，所需芯片面積變得幾乎與DRAM存儲(chǔ)體模塊10相同。所以，當(dāng)用來(lái)構(gòu)成存儲(chǔ)宏時(shí)，如果認(rèn)為目標(biāo)存儲(chǔ)宏的運(yùn)行速度最重要，或者如果要用存儲(chǔ)宏作高速緩沖存儲(chǔ)器，則采用SRAM存儲(chǔ)體模塊12的效果將更加明顯。
《高速緩沖存儲(chǔ)存儲(chǔ)體模塊》圖6所示為這種高速緩沖存儲(chǔ)體模塊11的方塊圖。這種高速緩沖存儲(chǔ)體模塊11包括存儲(chǔ)單元陣列CA，靈敏放大器模塊SA，Y譯碼器YD，X譯碼器AD，控制器BKCONT，電源線接口PL，字線WL，全局位線GBL和命中/錯(cuò)誤判斷電路HM。除了命中/錯(cuò)誤判斷電路HM和控制器BKCONT外，高速緩沖存儲(chǔ)體模塊11的各項(xiàng)結(jié)構(gòu)與DRAM存儲(chǔ)體模塊10相同。
圖7所示命中/錯(cuò)誤判斷電路HM和控制器BKCONT的方塊圖。命中/錯(cuò)誤判斷電路HM包括用來(lái)保存最終存取地址的寄存器REG和用來(lái)將新進(jìn)入的地址和保存在寄存器REG中的地址進(jìn)行比較的比較器COMP。控制器BKCONT包括時(shí)序產(chǎn)生電路TIME，X-向控制電路XCONT和Y-向控制電路YCONT?？刂菩盘?hào)CBANKH包括時(shí)鐘信號(hào)CLK，存儲(chǔ)體選擇信號(hào)BS，讀/寫(xiě)選擇信號(hào)RW，再生請(qǐng)求信號(hào)REFS，再生中斷信號(hào)REFE，忙碌信號(hào)BSY等。時(shí)序產(chǎn)生電路TIME接收時(shí)鐘信號(hào)CLK、存儲(chǔ)體選擇信號(hào)BS、讀/寫(xiě)選擇信號(hào)RW、再生請(qǐng)求信號(hào)REFS、忙碌信號(hào)BSY等，從而產(chǎn)生X-向和Y-向控制電路XCONT和YCONT所需的時(shí)序信號(hào)。時(shí)序產(chǎn)生電路TIME還產(chǎn)生準(zhǔn)備信號(hào)RDY來(lái)通知外部器件-數(shù)據(jù)準(zhǔn)備讀/寫(xiě)或再生周期結(jié)束。X-向和Y-向的控制電路XCONT和YCONT分別構(gòu)成，以便產(chǎn)生高速緩沖存儲(chǔ)存儲(chǔ)體模塊11內(nèi)部運(yùn)行所需的控制信號(hào)XSIG和YSIG。
下面來(lái)說(shuō)明命中/錯(cuò)誤判斷電路HM和控制器BKCONTH。將存儲(chǔ)體選擇信號(hào)BS輸進(jìn)時(shí)序產(chǎn)生電路TIME，該時(shí)序產(chǎn)生電路TIME判斷目標(biāo)存儲(chǔ)體是否被選中，并根據(jù)判斷結(jié)果將控制信號(hào)HMAC設(shè)置在預(yù)定狀態(tài)。如果判斷存儲(chǔ)體被選中，控制信號(hào)HMAC便激活比較器COMP。將一地址ADD輸進(jìn)比較器COMP和寄存器REG。寄存器REG則將其本身保存的最后存取地址輸出到比較器COMP中。如果判斷存儲(chǔ)體沒(méi)有被選中，控制信號(hào)HMAC將不激活比較器COMP。于是，該地址ADD不進(jìn)入比較器COMP和寄存器REG。
比較器COMP對(duì)新老地址進(jìn)行比較。如果新地址和老X地址匹配，這就判斷是一次命中，將該命中信號(hào)HIT設(shè)置為“高”電平。如果新、老X、Y地址以此方式匹配，則將命中信號(hào)HITC設(shè)置為“高”電平。于是，進(jìn)入寄存器REG的新地址便得以保存，直到確認(rèn)下一地址進(jìn)入并在比較器中進(jìn)行比較。保存的地址要用于下一次命中判斷。
如果命中信號(hào)HIT處于“高” 電平，控制器BKCONTH執(zhí)行非正常存取?？刂破鰾KCONTH將準(zhǔn)備信號(hào)RDY設(shè)置為“高”電平，并將保持在靈敏放大器模塊SA中的數(shù)據(jù)輸出到目標(biāo)全局位線GBL。此時(shí)，控制器BKCONTH只選一個(gè)相應(yīng)于Y地址的地址。然后，Y-向控制電路YCONT激活Y譯碼器YD，使保存在靈敏放大器模塊SA中的數(shù)據(jù)輸出到目標(biāo)全局位線GBL。如果用來(lái)指示對(duì)另一存儲(chǔ)體的前一次存儲(chǔ)過(guò)程尚未結(jié)束的忙碌信號(hào)BSY處于“高”電平，則保存在靈敏放大器模塊SA中的數(shù)據(jù)就不會(huì)輸出到目標(biāo)全局位線GBL。
如果從命中判斷電路HM輸出的命中信號(hào)HITC處于“高”電平，則該控制器BKCONT執(zhí)行非正常存取?？刂破鰾KCONTH將準(zhǔn)備信號(hào)RDY設(shè)置到“高”電平，并將由主放大器MA保持的數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出線MAOUT。如果用來(lái)指示對(duì)另一存儲(chǔ)單元的前一次存儲(chǔ)過(guò)程未結(jié)束的忙碌信號(hào)BSY處于“高”電平，則保存在主放大器模塊中的數(shù)據(jù)就不會(huì)輸出到數(shù)據(jù)輸入/輸出線MAOUT。
如果新老地址不匹配，就判斷為一次出錯(cuò)，并將命中信號(hào)HIT設(shè)置為“低”電平，控制器BKCONTH則正常地對(duì)存儲(chǔ)器進(jìn)行存取。換言之，最后存取的字線不起作用，目標(biāo)位線被預(yù)充電。于是，一條新字線被激活，以便控制器BKCONTH對(duì)目標(biāo)存儲(chǔ)器進(jìn)行存取。如果數(shù)據(jù)是由對(duì)應(yīng)的靈敏放大模塊SA讀出，準(zhǔn)備信號(hào)RDY設(shè)置為“高”電平。
下面要說(shuō)明儲(chǔ)存在預(yù)定存儲(chǔ)單元內(nèi)的數(shù)據(jù)通常從高速緩沖存儲(chǔ)體模塊11讀出的情況(例如預(yù)定存儲(chǔ)單元再生后發(fā)出第一次存取請(qǐng)求的情況)。如果數(shù)據(jù)是從圖4所示的類似于DRAM存儲(chǔ)體模塊10的目標(biāo)存儲(chǔ)體中讀出的，通過(guò)地址信號(hào)線ADD從外部進(jìn)入的地址由地址譯碼器AD譯碼，則一條字線WD被選中。此后，讀出并放大在存儲(chǔ)單元陣列CA中由字線WD選中的DRAM存儲(chǔ)單元的信號(hào)，隨后由靈敏放大器模塊SA保存。此時(shí)，準(zhǔn)備信號(hào)RDY設(shè)置為“高”。
然后，Y譯碼器YD選擇某些由靈敏放大器模塊SA保存的數(shù)據(jù)，并通過(guò)全局位線GBL將所選的數(shù)據(jù)輸出到高速緩沖存儲(chǔ)存儲(chǔ)體模塊11外部提供的器件。
另一方面，數(shù)據(jù)寫(xiě)入存儲(chǔ)單元的過(guò)程如下。通過(guò)全局位線GBL得到的數(shù)據(jù)傳送到由Y譯碼器選定的預(yù)定靈敏放大器。此次寫(xiě)操作之前，該靈敏放大器保存從由于選擇字線WD所激勵(lì)的存儲(chǔ)單元讀出的數(shù)據(jù)。
下面要說(shuō)明的是采用命中/出錯(cuò)判斷功能快速讀/寫(xiě)的情況(例如，一種存取再生存儲(chǔ)器被存取、然后對(duì)該存儲(chǔ)器發(fā)出存儲(chǔ)器存取請(qǐng)求的情況)。如圖8所示，經(jīng)過(guò)地址信號(hào)線ADD從外部進(jìn)入的地址寫(xiě)入到X譯碼器內(nèi)。該地址也同時(shí)進(jìn)入到命中/出錯(cuò)判斷電路HM。命中/出錯(cuò)判斷電路HM將新進(jìn)入的地址與最后進(jìn)入并保存的地址進(jìn)行比較。如果此兩地址匹配，則命中信號(hào)HIT置于“高”。于是，判定由靈敏放大器模塊SA按上次進(jìn)入的地址已讀取和保存此目標(biāo)數(shù)據(jù)。由靈敏放大器模塊SA保存的這些數(shù)據(jù)便輸出到全局位線GBL。如果這兩個(gè)地址按這種方式匹配，比較結(jié)果判斷為一次命中，X譯碼器AD的操作通過(guò)控制器BKCONTH取消，這樣便不從任何存儲(chǔ)單元讀數(shù)。
同樣，寫(xiě)操作執(zhí)行下述過(guò)程。如果新進(jìn)入的地址與最后進(jìn)入并保存的地址匹配，此結(jié)果判定為一次命中，這意味著相應(yīng)的預(yù)定地址的數(shù)據(jù)已經(jīng)由靈敏放大器模塊SA保存。因此，從全局位線模塊GBL得到的數(shù)據(jù)傳送到由Y譯碼器YD選中的預(yù)定靈敏放大器，沒(méi)有從由選擇字線WL激勵(lì)的存儲(chǔ)單元中讀數(shù)。
控制器BKCONTH的構(gòu)成還要將準(zhǔn)備信號(hào)RDY設(shè)置為“高”電平，并給高速緩沖存儲(chǔ)體模塊14外部的器件輸出通知命中的信號(hào)。控制器BKCONTH按照通過(guò)CBANKH進(jìn)入的信號(hào)來(lái)控制這一系列的操作。
如果新地址與老地址不匹配，比較的結(jié)果判定為一次出錯(cuò)并使高速緩沖存儲(chǔ)功能無(wú)效。圖9給出這種情況的時(shí)序圖。如果輸進(jìn)一個(gè)地址且與老地址比較判定為出錯(cuò)，則最后存取的字線不會(huì)被激活，而連接于目標(biāo)靈敏放大器模塊SA的位線便預(yù)充電。此后，對(duì)應(yīng)于新地址的字線被激活，于是靈敏放大器模塊SA中選中的靈敏放大器被激活而從預(yù)定存儲(chǔ)單元讀取數(shù)據(jù)。如果寫(xiě)操作判定為出錯(cuò)，最后存取的字線不再激活，則數(shù)據(jù)寫(xiě)入預(yù)定的存儲(chǔ)單元中。
當(dāng)高速緩沖存儲(chǔ)單元模塊14以這種方式配備命中/出錯(cuò)判斷電路HM時(shí)，如果新、老地址之間的比較判定為命中，則出/進(jìn)存儲(chǔ)器的部分讀/寫(xiě)操作可以省略以便更快地存取。
用來(lái)輸入/輸出數(shù)據(jù)的每條全局位線GBL布置在預(yù)定的地方，以便與其鄰近放置的其他高速緩沖存儲(chǔ)存儲(chǔ)體模塊14和其他主放大器模塊13連接。
為存儲(chǔ)體的預(yù)定電路提供外部電源的電源線接口PL布置在預(yù)定位置，以便給與其鄰近放置的其他功能模塊供電。由于全局位線GBL和電源線接口PL以這種方式設(shè)置在每個(gè)功能模塊的標(biāo)準(zhǔn)位置，當(dāng)這些模塊與其他模塊緊鄰近放置時(shí)，它們能夠按需要自動(dòng)連線。這就有可能快速構(gòu)成存儲(chǔ)宏。如果要組成具有高速緩沖存儲(chǔ)功能的小容量存儲(chǔ)宏，可以采用高速緩沖存儲(chǔ)模塊11，從而減小高速緩沖存儲(chǔ)控制模塊16的尺寸。這就有可能構(gòu)成更小芯片面積的存儲(chǔ)宏。
《主放大器模塊》圖10表示這種主放大器模塊13的方塊圖。這種主放大器模塊13包括一個(gè)主放大器MA，一個(gè)控制主放大器MA運(yùn)行的控制器MACONT，以及電源線接口PL。主放大器MA包括包括一個(gè)主放大器/輸出電路MA & BUF和寫(xiě)放大器WA。這個(gè)主放大器/輸出電路MA & BUF包括一個(gè)用來(lái)將一對(duì)全局位線GBL預(yù)充電到電源電壓的預(yù)充電電路；一個(gè)用來(lái)將全局位線對(duì)GBL的電位補(bǔ)償?shù)酵瑯又档难a(bǔ)償電路，一個(gè)用來(lái)放大全局位線對(duì)GBL的數(shù)據(jù)的靈敏放大器模塊SA，一個(gè)用來(lái)鎖定靈敏放大器模塊SA的輸出的鎖定電路，以及一個(gè)用來(lái)對(duì)數(shù)據(jù)輸入/輸出線MAOUT輸出數(shù)據(jù)的輸出緩沖電路。寫(xiě)放大器WA包括一個(gè)用來(lái)從數(shù)據(jù)輸入/輸出線MAOUT接收數(shù)據(jù)的輸入緩沖電路(寫(xiě)放大器)，以及其他電路。
在讀操作期間通過(guò)全局位線GBL從存儲(chǔ)體進(jìn)入的數(shù)據(jù)由主放大器/輸出電路MA & BUF提供的靈敏放大器放大，然后，在鎖定電路被鎖定，以便輸出到存儲(chǔ)宏外部提供的器件。當(dāng)處在寫(xiě)操作時(shí)，通過(guò)數(shù)據(jù)輸入/輸出線MAOUT從存儲(chǔ)宏外部提供的器件進(jìn)入的數(shù)據(jù)，通過(guò)置于寫(xiě)放大器WA中的輸入緩沖電路輸出到對(duì)應(yīng)的全局位線GBL。
按照控制信號(hào)CMAM，如時(shí)鐘信號(hào)CLK，讀/寫(xiě)選擇信號(hào)RW，主放大器控制信號(hào)MACS等，控制器MACONT控制這樣一系列的操作。
主放大器模塊13介于全局位線GBL和與存儲(chǔ)宏外部器件相連的輸入/輸出線MAOUT之間。由于主放大器模塊13以這種方式控制目標(biāo)全局位線GBL，可以構(gòu)成其存儲(chǔ)容量按存儲(chǔ)體模塊數(shù)目的改變而改變的存儲(chǔ)宏。
《電源電路模塊》圖11表示電源電路模塊14的方塊圖。這個(gè)電源電路模塊14包括電壓產(chǎn)生電路VCHC，電壓產(chǎn)生電路VHFC，電壓產(chǎn)生電路VBBC等。電壓產(chǎn)生電路VCHC產(chǎn)生電壓VCH(用作X譯碼器AD所需的字線電壓)，該電壓VCH高于由存儲(chǔ)宏外部器件饋加的電壓VCC。電壓產(chǎn)生電路VHFC產(chǎn)生電壓VHF(為靈敏放大器模塊SA中預(yù)充電電路所需電壓的1/2)，該電壓VCH低于由存儲(chǔ)宏外部器件饋加的電壓VCC。電壓產(chǎn)生電路VBBC產(chǎn)生電壓VBB(用作存儲(chǔ)器單元陣列中基片的電壓(反-偏置電壓))，該電壓VBB低于由存儲(chǔ)宏外部器件饋加的電壓VSS(接地電位)。電壓VCC，VSS，VCH，VHF和VBB都由電源線接口PL饋送到每個(gè)對(duì)應(yīng)的模塊。
如果僅采用SRAM存儲(chǔ)體模塊12，則電源模塊14不需要電壓產(chǎn)生電路VBBC等，于是它們可以從模塊14中省略。
《寫(xiě)數(shù)據(jù)緩沖模塊》圖12給出寫(xiě)數(shù)據(jù)緩沖模塊18和主放大器模塊13之間連接的例子。構(gòu)成寫(xiě)數(shù)據(jù)緩沖模塊18要使儲(chǔ)存的寫(xiě)入數(shù)據(jù)項(xiàng)數(shù)目與臨時(shí)存儲(chǔ)體數(shù)目相同。例如，寫(xiě)數(shù)據(jù)緩沖模塊18的寫(xiě)緩沖器WB由用來(lái)存儲(chǔ)四行寫(xiě)數(shù)據(jù)項(xiàng)的4行、128列的存儲(chǔ)器陣列組成。每個(gè)存儲(chǔ)單元MC包括一個(gè)儲(chǔ)存元，該儲(chǔ)存元由互相連接的二個(gè)反向器電路和CMOS傳輸門(mén)(由互相并聯(lián)的P-溝MOS管和N-溝MOS管組成)的輸入輸出組成。每一存儲(chǔ)單元MC連接到一對(duì)位線BWL#i(I=0-3)和數(shù)據(jù)線IO#j(j=0-127)。為使存儲(chǔ)單元面積最小，存儲(chǔ)單元MC放置在存儲(chǔ)宏MM4的數(shù)據(jù)輸入/輸出線MAOUT之間的區(qū)域。
《第一存儲(chǔ)宏實(shí)例》圖13是表示存儲(chǔ)宏MM1的方塊圖，其組成包括存儲(chǔ)單元BAK#0，BAK#1，BAK#2和BAK#3(分別含DRAM存儲(chǔ)體模塊10)，以及主放大器模塊13，電源模塊14，存儲(chǔ)控制模塊15和寫(xiě)數(shù)據(jù)緩沖模塊18。功能模塊置于鄰近這些模塊的地方，而且電源線接口PL和全局位線GBL置于這些模塊相同的預(yù)定位置，以便互相自動(dòng)連線。
電源模塊14中的電源線接口PL0接收來(lái)自存儲(chǔ)宏外部器件的饋電。每個(gè)功能模塊(DRAM存儲(chǔ)體模塊10和主放大器模塊13)的饋電在其電壓經(jīng)電源模塊14按需要升/降之后都通過(guò)電源接口PL提供。當(dāng)每個(gè)DRAM存儲(chǔ)體模塊10和主放大器模塊13安置好后，數(shù)據(jù)便通過(guò)自配置的全局位線GBL輸入/輸出。
存儲(chǔ)器存儲(chǔ)體BANK#0，BANK#1，BANK#2和BANK#3通過(guò)全局位線GBL從/到主放大器模塊13接收/輸出數(shù)據(jù)。主放大器模塊13通過(guò)數(shù)據(jù)輸入/輸出線MAOUT接收/輸出數(shù)據(jù)從/到存儲(chǔ)宏MM1。每個(gè)存儲(chǔ)器存儲(chǔ)體BANK#0，BANK#1，BANK#2和BANK#3配有控制器BKCONT，該控制器控制其相應(yīng)的存儲(chǔ)體獨(dú)立工作。地址信號(hào)ADD和控制信號(hào)CBANK輸進(jìn)每個(gè)存儲(chǔ)器存儲(chǔ)體。信號(hào)CMAN控制主放大器模塊13。
圖14表示存儲(chǔ)體控制器模塊15的方塊圖。這個(gè)存儲(chǔ)體控制器模塊15包括緩沖存儲(chǔ)器FIFO、緩沖存儲(chǔ)控制器FIFOC、存儲(chǔ)體譯碼器BANKDEC、存儲(chǔ)體控制信號(hào)發(fā)生電路CBANKGEN#i(I=0-3)、再生控制器REFC、主放大器控制信號(hào)發(fā)生電路CMAMC、準(zhǔn)備信號(hào)控制器RDYC等。
緩沖存儲(chǔ)控制器FIFO配有緩沖地址信號(hào)ADDIN的功能，以便復(fù)制每個(gè)時(shí)鐘周期內(nèi)進(jìn)入的地址信號(hào)ADDIN。如果要對(duì)另一存儲(chǔ)器存儲(chǔ)體進(jìn)行存取，可在每個(gè)時(shí)鐘周期內(nèi)輸進(jìn)地址信號(hào)。但是，如果同一存儲(chǔ)體要連續(xù)存取或在三個(gè)時(shí)鐘內(nèi)反復(fù)存取，就不可能立即存取存儲(chǔ)器存儲(chǔ)體了。于是，對(duì)應(yīng)多條總線周期的地址信號(hào)ADDIN和讀/寫(xiě)選擇信號(hào)RW便臨時(shí)儲(chǔ)存在緩沖存儲(chǔ)器FIFO中。
緩沖存儲(chǔ)控制器FIFOC的構(gòu)成就是用來(lái)控制緩沖存儲(chǔ)器FIFO的。
存儲(chǔ)體譯碼器BANKDEC的構(gòu)成是用來(lái)確定包含在地址信號(hào)ADDIN中的存儲(chǔ)體信息，由此決定對(duì)哪個(gè)存儲(chǔ)器存儲(chǔ)體發(fā)出存取請(qǐng)求。在存儲(chǔ)體的準(zhǔn)備信號(hào)RDY#i(i=0-3)置于“高”以及通知存取過(guò)程結(jié)束后，存儲(chǔ)體譯碼器BANKDEC再次存取同樣的存儲(chǔ)器存儲(chǔ)體。
構(gòu)成存儲(chǔ)體控制信號(hào)產(chǎn)生電路CBANKGEN#i(i=0-3)為的是當(dāng)下次存取出現(xiàn)時(shí)，分別輸出對(duì)目標(biāo)存儲(chǔ)器存儲(chǔ)體的地址信號(hào)ADD#i(i=0-3)、控制信號(hào)CBANK(存儲(chǔ)體選擇信號(hào)BS#i，RW#i(i=0-3)等)和寫(xiě)緩沖控制信號(hào)CWDB#i(i=0-3)。
構(gòu)成再生控制器REFC是為了將再生請(qǐng)求信號(hào)REF#i(i=0-3)輸出到每個(gè)存儲(chǔ)器存儲(chǔ)體。當(dāng)接收到再生請(qǐng)求信號(hào)REF#i(i=0-3)時(shí)，每個(gè)存儲(chǔ)器存儲(chǔ)體在控制器BKCONT中產(chǎn)生一個(gè)再生地址，由此其本身得到再生。
當(dāng)從每個(gè)存儲(chǔ)器存儲(chǔ)體接收到準(zhǔn)備信號(hào)RDY#i(i=0-3)時(shí)，準(zhǔn)備信號(hào)控制器RDYC產(chǎn)生供控制器內(nèi)部操作的準(zhǔn)備信號(hào)READY#i(i=0-3)和要輸出到控制器外部器件的準(zhǔn)備信號(hào)。構(gòu)成存儲(chǔ)器存取請(qǐng)求裝置(如CPU等)要使得當(dāng)在預(yù)定周期內(nèi)裝置沒(méi)有收到準(zhǔn)備信號(hào)READY時(shí)就不會(huì)發(fā)出新的存儲(chǔ)器存取請(qǐng)求。這樣，緩沖存儲(chǔ)器FIFO決不會(huì)溢出。
組成主放大器控制信號(hào)產(chǎn)生電路CMAMC是為了產(chǎn)生主放大器控制信號(hào)CMAM。
下面說(shuō)明對(duì)存儲(chǔ)宏MM1的內(nèi)部工作。首先，如圖2所述在準(zhǔn)備工作期間輸進(jìn)一個(gè)地址。然后，數(shù)據(jù)通過(guò)全局位線GBL從所選存儲(chǔ)體輸出并傳送到主放大器MA。主放大器MA中的數(shù)據(jù)通過(guò)數(shù)據(jù)輸入/輸出線MAOUT輸出到外部。相反，在寫(xiě)操作時(shí)，通過(guò)數(shù)據(jù)輸入/輸出線MAOUT進(jìn)入的數(shù)據(jù)，經(jīng)過(guò)主放大器MA輸出到全局位線GBL，再傳送到預(yù)定存儲(chǔ)器存儲(chǔ)體。用控制信號(hào)CMAM來(lái)控制進(jìn)/出主放大器MA讀/寫(xiě)數(shù)據(jù)的這種切換。
既然存儲(chǔ)宏構(gòu)成的方法是采用為存儲(chǔ)器存儲(chǔ)宏獨(dú)立配置的控制器BKCONT分別控制每個(gè)存儲(chǔ)器存儲(chǔ)宏，并通過(guò)公共數(shù)據(jù)I/O線(全局位線GBL)將存儲(chǔ)器存儲(chǔ)宏連到主放大器模塊14，這就有可能很容易增/減存儲(chǔ)宏的數(shù)目，并且很容易改變每個(gè)存儲(chǔ)宏的容量。另外，由于存儲(chǔ)宏使用具有DRAM存儲(chǔ)單元的DRAM存儲(chǔ)體模塊10，可在小的芯片面積內(nèi)構(gòu)成一個(gè)大容量的存儲(chǔ)宏。
每個(gè)存儲(chǔ)器存儲(chǔ)體BANK#0，BANK#1，BANK#2和BANK#3可以用SRAM存儲(chǔ)體模塊12而不用DRAM存儲(chǔ)體模塊10。如果使用這樣的SRAM存儲(chǔ)體模塊12獲得同樣的存儲(chǔ)容量，存儲(chǔ)宏所需的芯片面積將比使用DRAM存儲(chǔ)體模塊10時(shí)增大，但存儲(chǔ)宏的運(yùn)行速度將變得更快。因此，這種SRAM存儲(chǔ)體模塊特別適合于那些必須高速運(yùn)行的存儲(chǔ)宏。
圖15表示從存儲(chǔ)宏MM1的所有存儲(chǔ)器存儲(chǔ)體BANK#0，BANK#1，BANK#2和BANK#3依次讀數(shù)的時(shí)序圖。
在時(shí)鐘信號(hào)CLK上升沿到來(lái)時(shí)存儲(chǔ)體控制器15讀取地址信號(hào)ADDIN，并用來(lái)為每個(gè)存儲(chǔ)器的地址信號(hào)線ADD提供一個(gè)地址(ADD#0，ADD#1，ADD#2和ADD#3)。當(dāng)收到地址信號(hào)ADD時(shí)，每個(gè)存儲(chǔ)體輸出一個(gè)準(zhǔn)備信號(hào)RDY#I來(lái)指示三個(gè)時(shí)鐘后存儲(chǔ)體準(zhǔn)備讀數(shù)。從每個(gè)存儲(chǔ)單元讀出的數(shù)據(jù)輸出到全局位線GBL，然后在時(shí)鐘信號(hào)CLK的上升沿輸出到數(shù)據(jù)I/O線MAOUT。每個(gè)箭頭記號(hào)表示地址輸入和數(shù)據(jù)輸出到全局位線GBL之間的對(duì)應(yīng)關(guān)系。所有讀數(shù)的取數(shù)周期是5個(gè)時(shí)鐘周期。
既然存儲(chǔ)體按如上所述依次存取，可以隱去每次存取的時(shí)間而從這些存儲(chǔ)體中連續(xù)讀取數(shù)據(jù)。例如，如果在圖15所示的t0到t3的周期內(nèi)依次對(duì)不同存儲(chǔ)體輸進(jìn)地址，可以連續(xù)地從存儲(chǔ)宏MM1中讀取所有數(shù)據(jù)。但是，如果連續(xù)存取同樣一個(gè)存儲(chǔ)體，則必須在存取期間插入四個(gè)周期。
一般來(lái)說(shuō)，當(dāng)處理器(如中心處理單元CPU)讀取多項(xiàng)數(shù)據(jù)時(shí)，這些數(shù)據(jù)項(xiàng)的地址是連續(xù)的。于是，為在數(shù)據(jù)的地址連續(xù)時(shí)快速讀取多項(xiàng)數(shù)據(jù)，應(yīng)該指定存儲(chǔ)宏MM1的地址這樣分配，使得當(dāng)順序地址連續(xù)輸進(jìn)時(shí)，存儲(chǔ)體就依次存取。
圖16表示一個(gè)為連續(xù)存取順序數(shù)據(jù)項(xiàng)而繪制存儲(chǔ)宏MM1地址圖的例子。箭頭標(biāo)記指明圖16左邊所示地址空間和右邊所示四個(gè)存儲(chǔ)器存儲(chǔ)體BANK#0，BANK#1，BANK#2和BANK#3之間的對(duì)應(yīng)關(guān)系。此處假定DRAM存儲(chǔ)體模塊10含有256K位的容量，故存儲(chǔ)宏MM1的總?cè)萘繛?M位。
這個(gè)存儲(chǔ)宏MM1所需的地址如下。首先，選擇四個(gè)存儲(chǔ)體的每一個(gè)需要2位。然后，如果存儲(chǔ)體內(nèi)的靈敏放大器數(shù)目是1024，全局位線GBL是128，則所需地址空間將是1024/128=8塊，這意味著當(dāng)每個(gè)靈敏放大器要與全局位線相連時(shí)需要選3位。另外，存儲(chǔ)體中含有的存儲(chǔ)單元數(shù)是256×1024，如果存儲(chǔ)單元數(shù)除以靈敏放大器數(shù)1024，其結(jié)果是256。于是字線數(shù)是256。用來(lái)從這256字線中選一的地址空間是8位。于是總地址是13位。由于指定8位地址空間對(duì)一條字線WD的選擇還包括位線的預(yù)充電、靈敏放大器的運(yùn)作、字線WD的激勵(lì)等，所需時(shí)間將比其他操作的時(shí)間更長(zhǎng)。這就是為什么可以繪制存儲(chǔ)宏的地址圖，為的是在另一存儲(chǔ)宏中選擇一條字線WD而不選擇當(dāng)前存取的存儲(chǔ)體，以便當(dāng)要選擇一條為改變地址所多次需要的字線WD時(shí)更快地依次連續(xù)存取地址。圖16表示這種繪制存儲(chǔ)宏地址圖的例子。對(duì)于一條地址的總共十三位數(shù)字，用于選擇字線WD的八位數(shù)字安排在高位，而用于選擇Y譯碼器YD的三位數(shù)字安排在中間位，兩位選擇存儲(chǔ)體的數(shù)字相應(yīng)地安排在低位。
例如對(duì)應(yīng)于地址0,000,000,000,000的數(shù)據(jù)從存儲(chǔ)體BANK#0中讀出。下一地址0,000,000,000,001指明數(shù)據(jù)是從存儲(chǔ)體BANK#0后面的存儲(chǔ)體BANK#1中讀出的。這樣順序安排地址使得地址0,000,000,000,100中的數(shù)據(jù)是從存儲(chǔ)體BANK#0中讀出。
如果用按地址升序存取這種方法排列地址的存儲(chǔ)宏MM1，當(dāng)一新字線驅(qū)動(dòng)時(shí)，則非當(dāng)前存取的另一存儲(chǔ)體被存取。所以，包括目標(biāo)地址預(yù)充電的視在準(zhǔn)備時(shí)間可以隱匿，使數(shù)據(jù)讀取能連續(xù)進(jìn)行。因此，在按圖16所示地址排列的存儲(chǔ)宏MM1中，如果連續(xù)地址依次輸進(jìn)，則所有數(shù)據(jù)位都很容易從存儲(chǔ)宏MM1中讀出。
寫(xiě)操作也同樣如上所述讀操作一樣進(jìn)行。地址信號(hào)ADDIN可以在每個(gè)周期內(nèi)進(jìn)入。所以，寫(xiě)數(shù)據(jù)也在每個(gè)周期內(nèi)傳送到存儲(chǔ)宏MM1。但是，寫(xiě)數(shù)據(jù)此時(shí)不能總是立即寫(xiě)進(jìn)目標(biāo)存儲(chǔ)體。這就是為什么寫(xiě)數(shù)據(jù)要臨時(shí)存儲(chǔ)在寫(xiě)數(shù)據(jù)緩沖器WDB中的緣故。當(dāng)存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，寫(xiě)數(shù)據(jù)從寫(xiě)數(shù)據(jù)緩沖器WDB中讀出，并寫(xiě)入存儲(chǔ)體。這種寫(xiě)操作按寫(xiě)緩沖控制信號(hào)CWDB#i控制。換句話說(shuō)，選中寫(xiě)緩沖WD的一條字線BWL，則寫(xiě)數(shù)據(jù)寫(xiě)入字線。此后，當(dāng)目標(biāo)存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，字線BWL又被選中，寫(xiě)數(shù)據(jù)輸出到數(shù)據(jù)線10。然后，寫(xiě)放大器使能信號(hào)WAE被激活，輸出到數(shù)據(jù)線10的寫(xiě)數(shù)據(jù)通過(guò)主放大器MA#I中的寫(xiě)放大器輸出到全局位線GBL。
《第二存儲(chǔ)宏實(shí)例》如果SRAM存儲(chǔ)體模塊12用作存儲(chǔ)宏MM1的每個(gè)單元，存儲(chǔ)宏的操作速度將更快。圖17表示從四個(gè)SRAM存儲(chǔ)體模塊12組成的存儲(chǔ)宏讀數(shù)的時(shí)序圖。由于在這種情況下取數(shù)僅需要一個(gè)時(shí)鐘周期，與采用DRAM存儲(chǔ)體模塊10作存儲(chǔ)體時(shí)相比，數(shù)據(jù)讀得更快。
如圖1所示，存儲(chǔ)宏MM2由四個(gè)DRAM存儲(chǔ)體模塊10和兩個(gè)SRAM存儲(chǔ)模塊12組成。這種情況下，存儲(chǔ)宏MM2的運(yùn)行速度比用六個(gè)DRAM存儲(chǔ)體模塊10的存儲(chǔ)宏更快。另外存儲(chǔ)宏MM2必需的芯片面積比用六個(gè)SRAM存儲(chǔ)模塊12的存儲(chǔ)宏的面積更小。
如果存儲(chǔ)體由組合存儲(chǔ)體構(gòu)成，其中的每一個(gè)可以獨(dú)立控制，將很容易組成與上述功能和性能互不相同的存儲(chǔ)宏。如果制備了各種各樣的存儲(chǔ)體，每種目標(biāo)存儲(chǔ)宏將具有更強(qiáng)的功能。
《第三存儲(chǔ)宏實(shí)例》圖18表示具有高速緩沖存儲(chǔ)功能的存儲(chǔ)宏MM3的方框圖。存儲(chǔ)宏MM3包括四個(gè)存儲(chǔ)體BANK#0，BANK#1 BANK#2和BANK#3，其中每個(gè)都是高速緩沖存儲(chǔ)體模塊11。存儲(chǔ)宏MM3還包含主放大器模塊13，電源模塊14，高速緩沖存儲(chǔ)控制模塊16和寫(xiě)數(shù)據(jù)緩沖模塊18。
存儲(chǔ)宏MM3的高速緩沖存儲(chǔ)功可從由靈敏放大器中臨時(shí)激活的字線WD所激活的存儲(chǔ)單元中讀出的數(shù)據(jù)，使得當(dāng)下次存取數(shù)據(jù)是在上次存取數(shù)據(jù)所用的字線上時(shí)，靈敏放大器中保存的數(shù)據(jù)便可輸出而無(wú)需再次激勵(lì)該字線。
圖19表示高速緩沖存儲(chǔ)控制模塊16的方框圖。高速緩沖存儲(chǔ)控制模塊16包括緩沖存儲(chǔ)器FIFOCA，緩沖存儲(chǔ)器控制器FIFOCN，存儲(chǔ)體譯碼器BANKDECC，存儲(chǔ)體控制信號(hào)發(fā)生電路CBANKGEC#i(i=0-3)，再生控制器REFCC，主放大器控制信號(hào)發(fā)生電路CMAMCC，準(zhǔn)備信號(hào)控制器RDYCC等。
緩沖存儲(chǔ)器FIFOCA配有緩沖地址信號(hào)ADDIN的功能，以便對(duì)每個(gè)周期內(nèi)的地址信號(hào)ADDIN輸入作備份。當(dāng)對(duì)一個(gè)存儲(chǔ)體的存取選中時(shí)，其地址信號(hào)ADDIN可在每個(gè)周期內(nèi)進(jìn)入。但當(dāng)對(duì)存儲(chǔ)體的存取沒(méi)有選中時(shí)，不能立即對(duì)存儲(chǔ)器存儲(chǔ)體進(jìn)行存取。所以，緩沖存儲(chǔ)器FIFOCA(？)臨時(shí)儲(chǔ)存地址信號(hào)ADDIN和讀/寫(xiě)選擇信號(hào)RW。地址信號(hào)ADDIN和RW對(duì)應(yīng)于多個(gè)總線周期。
組成緩沖存儲(chǔ)器控制器FIFOCN用來(lái)控制緩沖存儲(chǔ)器FIFOCA。
組成存儲(chǔ)體譯碼器BANKDECC是為了對(duì)包含在地址信號(hào)ADDIN中的存儲(chǔ)體信息進(jìn)行譯碼，從而確定對(duì)哪個(gè)存儲(chǔ)體發(fā)出存取請(qǐng)求。
組成存儲(chǔ)體控制信號(hào)發(fā)生電路CBANKGEC#i(i=0-3)是為了輸出對(duì)發(fā)出存取請(qǐng)求的存儲(chǔ)體發(fā)出的地址信號(hào)ADD#i(i=0-3)，以及控制信號(hào)CBANK(存儲(chǔ)體選擇信號(hào)BS#i，RW#i(i=0-3)，BSY#i(i=0-3)等)和寫(xiě)數(shù)據(jù)緩沖控制信號(hào)CWDB#i(i=0-3)。
組成再生控制信號(hào)REFC是為了將再生請(qǐng)求信號(hào)REFS#i(i=0-3)和再生中斷信號(hào)REFE#i(i=0-3)輸出到每個(gè)存儲(chǔ)體。接收再生請(qǐng)求信號(hào)REFS#i(i=0-3)時(shí)，目標(biāo)存儲(chǔ)體產(chǎn)生控制器BKCONTH中的再生地址，其本身由此得到再生。接收再生中斷信號(hào)REFE#i(i=0-3)時(shí)，目標(biāo)存儲(chǔ)體停止再生。如果再生結(jié)束或暫停，該控制器BKCONTH輸出準(zhǔn)備信號(hào)RDY#i(i=0-3)。
當(dāng)從存儲(chǔ)體接收到準(zhǔn)備信號(hào)RDY#i(i=0-3)時(shí)，準(zhǔn)備控制器RDYCC產(chǎn)生用于控制器內(nèi)部工作的準(zhǔn)備信號(hào)READY#i(i=0-3)和將要輸出到控制器外部的器件的準(zhǔn)備信號(hào)READY。如果準(zhǔn)備信號(hào)在預(yù)定周期內(nèi)沒(méi)有進(jìn)入，則禁止隸屬存儲(chǔ)器存取請(qǐng)求的器件(如CPU等)發(fā)出任何存儲(chǔ)器存取請(qǐng)求。因此緩沖存儲(chǔ)器FIFOCA決不會(huì)溢出。
主放大器控制信號(hào)發(fā)生電路CMAMCC產(chǎn)生主放大器控制信號(hào)CMAM。
接下來(lái)說(shuō)明存儲(chǔ)宏MM3的工作。圖20表明存儲(chǔ)宏MM3的運(yùn)行時(shí)序圖。如果經(jīng)過(guò)地址信號(hào)線ADDIN輸入一個(gè)地址到高速緩沖存儲(chǔ)控制模塊16中，則高速緩沖存儲(chǔ)控制模塊16對(duì)對(duì)應(yīng)于該地址的存儲(chǔ)體進(jìn)行存取。在地址存儲(chǔ)體中，命中/出錯(cuò)判斷電路HM判斷該地址與上次存取地址是否匹配。如果地址匹配，則判定目標(biāo)數(shù)據(jù)已讀出且按老地址保存在靈敏放大塊SA中。于是，判斷結(jié)果經(jīng)過(guò)準(zhǔn)備號(hào)線RDY#i通知高速緩沖存儲(chǔ)控制模塊16。然后，該高速緩沖存儲(chǔ)控制模塊16將準(zhǔn)備信號(hào)RDY#i輸出到目標(biāo)外部器件作為準(zhǔn)備信號(hào)READY。
然后，靈敏放大器模塊SA中保存的數(shù)據(jù)經(jīng)Y譯碼器選定并通過(guò)全局位線GBL和主放大器MA從MAOUT輸出。然而，通過(guò)全局位線GBL和主放大器MA從MAOUT輸出的這些數(shù)據(jù)被暫存起來(lái)，直到主放大器被告知忙碌信號(hào)BSY#i置于“低”，即另一存儲(chǔ)體的上一次存取結(jié)束。
如果高速緩沖存儲(chǔ)器以這種方式(重復(fù)存取同一頁(yè))選中，便可以忽略數(shù)據(jù)線的預(yù)充電和字線的激勵(lì)等，結(jié)果使其操作比正常存取要快。另外，既然部分操作被忽略，功率耗散也可以減少。
由于當(dāng)高速緩沖存儲(chǔ)以這種方式選中時(shí)可用兩個(gè)時(shí)鐘周期作數(shù)據(jù)輸出的讀數(shù)時(shí)間，就可能使DRAM存儲(chǔ)宏運(yùn)行加快，即使其芯片面積很小。
如果地址不吻合，則在字線去除激勵(lì)且數(shù)據(jù)線預(yù)充電后存儲(chǔ)器執(zhí)行正常存取。
如上述存儲(chǔ)宏第一實(shí)例中所述，如果處理器(CPU)讀出多項(xiàng)數(shù)據(jù)，通常這些數(shù)據(jù)項(xiàng)地址常常是連續(xù)的。因此，為了從這些連續(xù)地址中快速讀取數(shù)據(jù)，應(yīng)指定存儲(chǔ)宏MM3的地址，以便當(dāng)連續(xù)地址進(jìn)入時(shí)按存儲(chǔ)體的順序存取這些地址。
圖21表示為使數(shù)據(jù)能在存儲(chǔ)宏MM3中連續(xù)存取而繪制的存儲(chǔ)宏MM3地址圖的一個(gè)例子。連線標(biāo)記指明圖21左邊所示的地址空間和右邊所示四個(gè)存儲(chǔ)體BANK#0，BANK#1，BANK#2，BANK#3的對(duì)應(yīng)關(guān)系。在這種情況下，假定DRAM存儲(chǔ)體模塊10含有256K位容量，則存儲(chǔ)宏MM3的總?cè)萘縿t為1M位。
這種存儲(chǔ)宏MM3所需的地址結(jié)構(gòu)如下。首先，需用2位來(lái)選擇四個(gè)存儲(chǔ)體中的每一個(gè)。然后，如果存儲(chǔ)體內(nèi)配置的靈敏放大器數(shù)目是1024，全局位線GBL數(shù)是128，所需地址空間將是1024/128=8路，這意味著如選擇每個(gè)靈敏放大器連接到全局位線需要3位。另外，存儲(chǔ)體中配置的存儲(chǔ)單元數(shù)是256×1024，如果存儲(chǔ)單元數(shù)除以靈敏放大器數(shù)1024，其結(jié)果是256。于是，字線數(shù)目便是256。用來(lái)在256字線中選一的地址空間是8位。于是總地址是13位。由于指定8-位地址空間的一條字線WD的選擇還包括位線的預(yù)充電、靈敏放大器模塊SA的運(yùn)作、字線WD的激勵(lì)等，所需時(shí)間將比其他操作的時(shí)間要長(zhǎng)。這就是為什么可以繪制存儲(chǔ)宏的地址圖，為的是在另一存儲(chǔ)宏中選擇一條字線WD而不選擇當(dāng)前存取的存儲(chǔ)體，以便當(dāng)要選擇一條為改變地址所多次需要的字線WD時(shí)更快地依次連續(xù)存取地址。
圖21給出繪制這種存儲(chǔ)宏地址圖的例子。對(duì)于一條地址的總共十三位數(shù)字，用于選擇字線WD的八位數(shù)字安排在高位，用于選擇存儲(chǔ)體的兩位數(shù)字相應(yīng)地安排在中間位，而用于選擇Y譯碼器YD的三位數(shù)字安排在低位。
例如，存在于地址0,000,000,000,000和0,000,000,000,111之間的數(shù)據(jù)是通過(guò)一條字線WD從存儲(chǔ)體BANK#0中讀出的。后三位用來(lái)指明Y譯碼器的選擇。后第四第五位用來(lái)選擇一個(gè)存儲(chǔ)體。存在于地址0,000,000,001,000和0,000,000,001,111之間的數(shù)據(jù)處于跟在存儲(chǔ)體BANK#0之后的下一個(gè)存儲(chǔ)體BANK#1中的一條字線WD上。將地址如此循環(huán)指定，使存在于地址0,000,000,001,000和0,000,000,001,111之間的數(shù)據(jù)重新變成存儲(chǔ)體BANK#0的那條字線WD上的數(shù)據(jù)。
如果其地址以這種方式繪制的存儲(chǔ)宏MM3按地址依次存取，則當(dāng)一新字線被激勵(lì)時(shí)，另一個(gè)存儲(chǔ)體(不同于當(dāng)前存取的存儲(chǔ)體)被存取。這樣，包括目標(biāo)地址預(yù)充電的視在準(zhǔn)備時(shí)間可以被隱隱匿，連續(xù)讀數(shù)由此而成為可能。因此，在地址分布如圖16所示的存儲(chǔ)宏MM3中，如果順序地址的是依次進(jìn)入的，則很容易從存儲(chǔ)體MM3中讀出所有數(shù)據(jù)。按照這個(gè)方法，一旦字線被激勵(lì)，由該字線激勵(lì)的存儲(chǔ)單元內(nèi)的數(shù)據(jù)就全部讀出。這樣，就可能將從連續(xù)地址讀數(shù)所需的功率耗散減至最小。
寫(xiě)操作也象上述讀操作那樣進(jìn)行。地址信號(hào)ADDIN可在每個(gè)時(shí)鐘周期內(nèi)進(jìn)入。接著，寫(xiě)數(shù)據(jù)也在每個(gè)時(shí)鐘周期內(nèi)傳送到存儲(chǔ)宏MM3，然而，在這種情況下，寫(xiě)數(shù)據(jù)并不總是能立即寫(xiě)入每個(gè)存儲(chǔ)體。這就是為什么要將寫(xiě)數(shù)據(jù)臨時(shí)儲(chǔ)存在寫(xiě)數(shù)據(jù)緩沖WDB中的原因。當(dāng)存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，寫(xiě)數(shù)據(jù)從寫(xiě)數(shù)據(jù)緩沖WDB中讀出并寫(xiě)入存儲(chǔ)體中。這種寫(xiě)操作按寫(xiě)數(shù)據(jù)緩沖控制信號(hào)CWDB#i控制。換言之，寫(xiě)緩沖WB的一條字線BWL被選中，寫(xiě)數(shù)據(jù)就輸出到該字線。此后，當(dāng)隸屬存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，一條字線BWL再次被選中，寫(xiě)數(shù)據(jù)輸出到數(shù)據(jù)線10。然后，寫(xiě)放大器使能信號(hào)WAE被激勵(lì)，輸出到數(shù)據(jù)線10的寫(xiě)數(shù)據(jù)則由主放大器MA#I中配置的寫(xiě)放大器輸出到全局位線GBL。
由于在圖20所示的周期t4內(nèi)進(jìn)入的地址發(fā)生了高速緩沖存儲(chǔ)器選中錯(cuò)誤(頁(yè)選中錯(cuò)誤)，存儲(chǔ)體BANK#0在字線消除激勵(lì)一次后便正常存取，然后數(shù)據(jù)線預(yù)充電，執(zhí)行時(shí)間增加到七個(gè)時(shí)鐘周期。因此，如果當(dāng)靈敏放大器模塊SA是這樣用作高速緩沖存儲(chǔ)器時(shí)發(fā)生命中出錯(cuò)，則字線被激勵(lì)以及數(shù)據(jù)線被預(yù)充電后存儲(chǔ)器才正常存取。于是，這種運(yùn)作將面臨的問(wèn)題是其存儲(chǔ)時(shí)間要長(zhǎng)于沒(méi)有采用高速緩沖存儲(chǔ)功能時(shí)正常讀數(shù)的情況。
另外，相應(yīng)于周期t5、t6、t7進(jìn)入地址的存儲(chǔ)體如圖20所示那樣被分別選中，高速緩沖存儲(chǔ)功能可用來(lái)更快地輸出數(shù)據(jù)。盡管如此，由于高速緩沖存儲(chǔ)功能對(duì)在周期t4內(nèi)進(jìn)入的地址失效，CPU的工作對(duì)相應(yīng)于周期t5內(nèi)及以后進(jìn)入地址的數(shù)據(jù)輸出受到顯著限制，高速緩沖存儲(chǔ)功能因此而不能有效地利用。在這個(gè)例子中，高速緩沖選中錯(cuò)誤使后續(xù)數(shù)據(jù)不能輸出，而DRAM存儲(chǔ)單元的再生運(yùn)作有時(shí)也將引起數(shù)據(jù)輸出的阻塞。
圖22表示存儲(chǔ)宏MM3的各項(xiàng)讀數(shù)時(shí)間值。假定圖22所示讀數(shù)時(shí)間是處于地址信號(hào)ADDIN進(jìn)入和數(shù)據(jù)輸出到數(shù)據(jù)I/O線MAOUT之間。如果主放大器MA保存的數(shù)據(jù)被選中，這些數(shù)據(jù)在所示“Main”的讀數(shù)時(shí)間值1輸出。如果靈敏放大器SA中保存的數(shù)據(jù)被選中，則數(shù)據(jù)在所示“Sense”的讀數(shù)時(shí)間值2輸出。如果一個(gè)存儲(chǔ)體被正常存取，數(shù)據(jù)在所示“Ordinary”的讀數(shù)時(shí)間值5輸出。如果遇到錯(cuò)誤，數(shù)據(jù)在所示“Mishit”讀數(shù)時(shí)間值7輸出。如果隸屬DRAM處于再生周期內(nèi)，則再生結(jié)束后的等待時(shí)間取圖示的各種不同的值“Ref.E”。
如果一個(gè)具有高速緩沖存儲(chǔ)功能快速運(yùn)行的增強(qiáng)性系統(tǒng)直到含DRAM存儲(chǔ)體的存儲(chǔ)宏再生結(jié)束后還不能讀數(shù)，則該系統(tǒng)性能將嚴(yán)重降級(jí)。為了避免這種問(wèn)題，存儲(chǔ)宏的再生可以早一點(diǎn)開(kāi)始。如果在這種再生期間發(fā)出存儲(chǔ)器存取請(qǐng)求，則可能中止一次再生，然后在處理完存儲(chǔ)器的存取請(qǐng)求后重新開(kāi)始。在再生這樣停止一次時(shí)對(duì)輸出數(shù)據(jù)的讀數(shù)時(shí)間將取圖22所示的值“Ref.C”。如果存儲(chǔ)宏是由DRAM存儲(chǔ)體組成的，并配有上述的高速緩沖存儲(chǔ)功能，則存儲(chǔ)宏應(yīng)該對(duì)應(yīng)各種讀數(shù)時(shí)間值。
此外，如果存儲(chǔ)體以各種不同讀數(shù)時(shí)間值存取，則數(shù)據(jù)輸出經(jīng)常會(huì)隨著地址輸入順序暫停。例如，如果在另一存儲(chǔ)體中選中一個(gè)靈敏放大器高速緩沖存儲(chǔ)器的地址恰好在一個(gè)地址進(jìn)入正在再生的存儲(chǔ)體后進(jìn)入，從靈敏放大器模塊SA高速緩沖存儲(chǔ)器讀出的地址通常能更早輸出，但數(shù)據(jù)輸出必須暫停，直到按照早進(jìn)入的地址讀出的數(shù)據(jù)輸出結(jié)束。
《第四存儲(chǔ)宏實(shí)例》圖23所示為這種輸出地址和數(shù)據(jù)ID信號(hào)的存儲(chǔ)宏方框圖。這種存儲(chǔ)宏MM4具有帶ID的存儲(chǔ)順序控制模塊17，取代在存儲(chǔ)宏MM3中配置的高速緩沖存儲(chǔ)控制模塊16。帶ID的存儲(chǔ)順序控制模塊17輸出2位ID信號(hào)作為地址ID信號(hào)AID和數(shù)據(jù)ID信號(hào)DID，這樣，如果能夠不考慮地址進(jìn)入順序，則會(huì)更早輸出對(duì)應(yīng)于后進(jìn)入地址的數(shù)據(jù)。這使得有可能更快地存取存儲(chǔ)體。
下面將簡(jiǎn)要說(shuō)明這種存儲(chǔ)體MM4的運(yùn)行。如果經(jīng)地址信號(hào)線ADDIN進(jìn)入一地址，則帶ID的存儲(chǔ)順序控制模塊17就得到通知來(lái)確定一個(gè)對(duì)應(yīng)于所進(jìn)入地址的ID號(hào)并輸出此ID號(hào)作為地址ID信號(hào)AID。輸出的ID號(hào)由存儲(chǔ)存取處理器保存直到數(shù)據(jù)到達(dá)。另一方面，帶ID的存儲(chǔ)順序控制模塊17對(duì)相應(yīng)于所進(jìn)入地址的存儲(chǔ)體進(jìn)行存取，輸出讀出數(shù)據(jù)，并輸出地址輸入時(shí)指定的ID號(hào)作為數(shù)據(jù)ID信號(hào)DID。接收數(shù)據(jù)和ID號(hào)時(shí)，處理器將在存儲(chǔ)單元存取時(shí)從帶ID的存儲(chǔ)順序控制模塊17接收的ID號(hào)與隨同數(shù)據(jù)一起接收的ID號(hào)進(jìn)行比較。如果兩個(gè)ID號(hào)匹配，處理器找出互相對(duì)應(yīng)的地址和數(shù)據(jù)。既然一個(gè)地址可以這樣通過(guò)ID號(hào)與數(shù)據(jù)相對(duì)應(yīng)，就沒(méi)有必要將地址輸入順序與存儲(chǔ)宏存取時(shí)數(shù)據(jù)輸出的序號(hào)相匹配，而這一點(diǎn)在以前的技術(shù)中是必需的。如上所述，即使當(dāng)存儲(chǔ)器存取是以不同的讀數(shù)時(shí)間連續(xù)進(jìn)行時(shí)(這對(duì)構(gòu)成包含DRAM存儲(chǔ)體并配以高速緩沖存儲(chǔ)功能的就會(huì)成為問(wèn)題)，先準(zhǔn)備的數(shù)據(jù)可以不管地址輸入順序而先輸出，被指定為較大讀數(shù)時(shí)間的數(shù)據(jù)可能要晚輸出，因?yàn)榈刂泛蛿?shù)據(jù)可以通過(guò)ID號(hào)分別一一對(duì)應(yīng)。所以，借助這樣的地址和數(shù)據(jù)的對(duì)應(yīng)關(guān)系，存儲(chǔ)體可以通過(guò)ID號(hào)更有效地存取。
圖24表示帶ID的存儲(chǔ)順序控制模塊17的方框圖。帶ID的存儲(chǔ)順序控制模塊17包括鎖定電路LTCH、存儲(chǔ)體譯碼電路BNKDEC、存儲(chǔ)體控制序號(hào)發(fā)生電路CBNKG#i(i=0-3)、再生控制器RFRSHC、ID序號(hào)控制器IDCNT等。
鎖定電路LTCH在時(shí)鐘序號(hào)CLK的上升沿分別讀取地址信號(hào)ADDIN和讀/寫(xiě)選擇信號(hào)RW。
存儲(chǔ)體譯碼電路BNKDEC對(duì)包含在地址信號(hào)ADDIN中的存儲(chǔ)體信息進(jìn)行譯碼，由此確定對(duì)哪個(gè)存儲(chǔ)體發(fā)出存取請(qǐng)求。
存儲(chǔ)體控制信號(hào)發(fā)生電路CBNKG#i(i=0-3)輸出指明對(duì)哪個(gè)存儲(chǔ)體發(fā)出存取請(qǐng)求的地址信號(hào)ADD#i(i=0-3)、控制信號(hào)CBANKH(存儲(chǔ)體選擇信號(hào)BS#i，RW#i(i=0-3)，BSY#i(i=0-3)等)、存儲(chǔ)體請(qǐng)求信號(hào)BR#i(i=0-3)以及寫(xiě)數(shù)據(jù)緩沖控制信號(hào)CWDB#i(i=0-3)。當(dāng)存儲(chǔ)器存取請(qǐng)求發(fā)出時(shí)，存儲(chǔ)體請(qǐng)求信號(hào)BR#i(i=0-3)無(wú)條件輸出，但直到目標(biāo)存儲(chǔ)體的存取啟動(dòng)以前存儲(chǔ)體選擇信號(hào)BS#i不會(huì)輸出。
再生控制器RFRSHC對(duì)每個(gè)存儲(chǔ)體輸出再生請(qǐng)求信號(hào)REFS#i(i=0-3)和再生中斷信號(hào)REFE#i(i=0-3)。在接收再生請(qǐng)求信號(hào)REFS#i(i=0-3)時(shí)，隸屬存儲(chǔ)體在控制器BKCONTH內(nèi)產(chǎn)生一個(gè)再生地址，本身得到再生。如果在再生運(yùn)作期間輸進(jìn)再生中斷信號(hào)REFE#i(i=0-3)，則再生暫停。
ID信號(hào)控制器IDCONT從存儲(chǔ)體請(qǐng)求信號(hào)BR#i(i=0-3)和準(zhǔn)備信號(hào)RDY#i(i=0-3)產(chǎn)生地址ID信號(hào)AID和數(shù)據(jù)ID信號(hào)DID。由于數(shù)據(jù)可以按進(jìn)入地址的順序輸進(jìn)同一存儲(chǔ)宏或從同一存儲(chǔ)宏輸出，因而存儲(chǔ)體號(hào)和ID號(hào)可以互相對(duì)應(yīng)。因此，按存儲(chǔ)體請(qǐng)求信號(hào)BR#i(i=0-3)就可判斷對(duì)哪個(gè)存儲(chǔ)體進(jìn)行存取。這就有可能從存儲(chǔ)體請(qǐng)求信號(hào)BR#i(i=0-3)產(chǎn)生地址ID信號(hào)AID。另外，還有可能按照指明隸屬存儲(chǔ)體準(zhǔn)備輸出/接收數(shù)據(jù)的準(zhǔn)備信號(hào)RDY#i(i=0-3)來(lái)判斷是哪個(gè)存儲(chǔ)體已做好準(zhǔn)備。這樣，就可以由準(zhǔn)備信號(hào)RDY#i(i=0-3)產(chǎn)生數(shù)據(jù)ID信號(hào)DID。
主放大器控制信號(hào)產(chǎn)生電路CMMC產(chǎn)生主放大器控制信號(hào)CMAM。
圖25表示如上所述輸出數(shù)據(jù)和ID號(hào)的存儲(chǔ)宏MM4的工作時(shí)序圖。首先，四個(gè)地址a，b，c和d(不同的存儲(chǔ)宏地址)依次進(jìn)入到地址信號(hào)線ADDIN，然后，四個(gè)ID號(hào)(每一個(gè)對(duì)應(yīng)于一個(gè)進(jìn)入地址)輸出作為地址ID信號(hào)AID。當(dāng)讀操作結(jié)束而數(shù)據(jù)輸出時(shí)，這些ID號(hào)也作為數(shù)據(jù)ID信號(hào)DID輸出。
例如，ID號(hào)1指定給先進(jìn)入的地址a。但如果該地址a對(duì)應(yīng)于一個(gè)正在再生的存儲(chǔ)體，那么在周期t12內(nèi)數(shù)據(jù)A與數(shù)據(jù)ID信號(hào)DID一起輸出。指定ID號(hào)為2的地址b對(duì)應(yīng)于已經(jīng)保存在靈敏放大器SA中的數(shù)據(jù)。因而這些數(shù)據(jù)在讀數(shù)時(shí)間值2輸出。地址c對(duì)應(yīng)于暫停再生的數(shù)據(jù)輸出，而地址d對(duì)應(yīng)于在主放大器MA中存在的數(shù)據(jù)并將從那里輸出。
由于這個(gè)例子利用了分別使用ID號(hào)的地址和數(shù)據(jù)之間的對(duì)應(yīng)關(guān)系，因而無(wú)需使地址輸入次序與數(shù)據(jù)輸出次序匹配。于是，這個(gè)例子使得有可能先輸出先準(zhǔn)備的數(shù)據(jù)，從而允許存儲(chǔ)體存取加快。
另外，地址輸入時(shí)序和數(shù)據(jù)輸出時(shí)序?qū)⒊霈F(xiàn)交疊，取決于地址輸入時(shí)序。在這種情況下，可以認(rèn)為對(duì)應(yīng)于先進(jìn)入地址的數(shù)據(jù)是更急需的，故該數(shù)據(jù)優(yōu)先輸出。忙碌信號(hào)BSY#i(i=0-3)用來(lái)控制這種運(yùn)作。
例如，某次操作是在如圖22用“Mishit”表示的讀數(shù)時(shí)間7時(shí)數(shù)據(jù)輸出的存儲(chǔ)器的存取過(guò)程。對(duì)應(yīng)于地址e的數(shù)據(jù)在周期t11內(nèi)輸出。然而，對(duì)應(yīng)于地址f的數(shù)據(jù)應(yīng)該輸出的周期是t12。但是該數(shù)據(jù)輸出與對(duì)應(yīng)于地址a的數(shù)據(jù)輸出有交疊。因此，既然優(yōu)先權(quán)給了先進(jìn)入的對(duì)應(yīng)于地址a的數(shù)據(jù)，則對(duì)應(yīng)于地址f的數(shù)據(jù)輸出的等待時(shí)間要增加一個(gè)周期。于是該數(shù)據(jù)在周期t13內(nèi)輸出。
圖26表明每個(gè)存儲(chǔ)體的內(nèi)部運(yùn)作。為簡(jiǎn)化敘述起見(jiàn)，圖26所示僅有兩個(gè)存儲(chǔ)體的操作。首先，兩個(gè)地址a和b進(jìn)入，使兩個(gè)存儲(chǔ)體BANK#0和BANK#1被存取。由于在存儲(chǔ)體BANK#0內(nèi)發(fā)生高速緩沖存儲(chǔ)選中錯(cuò)誤，字線WD立即解除激勵(lì)。該字線WD在相應(yīng)的靈敏放大器預(yù)充電結(jié)束后被重新激勵(lì)。然后，靈敏放大器被驅(qū)動(dòng)。
在存儲(chǔ)體BANK#1內(nèi)，高速緩沖存儲(chǔ)器被選中。這樣，信號(hào)HIT#1被輸出，而數(shù)據(jù)B立即輸出到全局位線GBL。此后，存儲(chǔ)體BANK#0中的靈敏放大器的完成運(yùn)作，讀出數(shù)據(jù)A并輸出到全局位線GBL。
寫(xiě)操作也象以上讀操作一樣進(jìn)行。地址信號(hào)ADDIN可在每個(gè)周期內(nèi)進(jìn)入。接著，寫(xiě)數(shù)據(jù)在每個(gè)周期內(nèi)傳送到存儲(chǔ)宏MM4。然而，寫(xiě)數(shù)并不能總是立即寫(xiě)入每個(gè)存儲(chǔ)體。因此，為了避免這個(gè)問(wèn)題，將寫(xiě)數(shù)據(jù)臨時(shí)儲(chǔ)存在寫(xiě)數(shù)據(jù)緩沖WDB中。當(dāng)存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，寫(xiě)數(shù)據(jù)則從寫(xiě)數(shù)據(jù)緩沖WDB中讀出并輸出到目標(biāo)存儲(chǔ)器。寫(xiě)數(shù)據(jù)緩沖控制信號(hào)CWDB#i用來(lái)控制這一操作。換言之，寫(xiě)數(shù)據(jù)緩沖WB的一條字線BWL被選中，寫(xiě)數(shù)據(jù)寫(xiě)入這條字線。此后，當(dāng)隸屬存儲(chǔ)體準(zhǔn)備接收數(shù)據(jù)時(shí)，字線BWL再次選中，寫(xiě)數(shù)據(jù)輸出到數(shù)據(jù)線10。然后，寫(xiě)放大器使能信號(hào)WAE被激勵(lì)，輸出到數(shù)據(jù)線10的寫(xiě)數(shù)據(jù)通過(guò)主放大器MA#I中的寫(xiě)放大器輸出到全局位線GBL。此時(shí)，數(shù)據(jù)ID信號(hào)DID也同時(shí)輸出。
《帶ID的存取順序控制模塊的另一種結(jié)構(gòu)》圖27表示帶ID的存取順序控制模塊的另一種結(jié)構(gòu)方框圖。這種控制器17包括地址提交/匯總控制單元17A、ID控制器17B和命令提交部分17C。在接收地址信號(hào)ADDIN時(shí)，地址提交/匯總控制單元17A指示ID控制器17B輸出地址ID信號(hào)AID。ID控制器17B參照一個(gè)表(后面描述)而輸出一個(gè)地址ID作為地址ID信號(hào)AID。另外，地址提交/匯總控制單元17A要求命令提交部分17C對(duì)進(jìn)入地址所對(duì)應(yīng)的存儲(chǔ)體發(fā)出一個(gè)命令。管理每個(gè)存儲(chǔ)體狀態(tài)的命令提交部分17C發(fā)出給地址提交/匯總控制部分17A發(fā)輸入地址的時(shí)序，并同時(shí)輸出一個(gè)命令。命令提交部分17C也輸出一個(gè)控制信號(hào)CMAM，指示ID控制器17B輸出數(shù)據(jù)ID，為的是通過(guò)確定從每個(gè)存儲(chǔ)體輸出數(shù)據(jù)的次序來(lái)運(yùn)行主放大器MA。ID控制單元17B參照一個(gè)表而輸出一個(gè)地址ID作為數(shù)據(jù)ID信號(hào)DID。該地址ID作為目標(biāo)數(shù)據(jù)的地址發(fā)出。
圖28、29表示ID控制單元17B的控制流程圖。表MM-TABLE用來(lái)保存指明ID號(hào)(ID No.)、地址值(ADD)及其有效的對(duì)應(yīng)關(guān)系的信息(有效的此后VALID用來(lái)作為有效標(biāo)志)。將數(shù)據(jù)寫(xiě)入/訪問(wèn)這個(gè)表MM-TABLE。表管理狀態(tài)機(jī)TMSM控制這些寫(xiě)入和訪問(wèn)操作。圖28和29表示中心信息單元(CPU)、存儲(chǔ)體BANK#i和表MM-TABLE中的信息流的示意圖。
圖28表示當(dāng)?shù)刂沸盘?hào)ADD進(jìn)入時(shí)發(fā)出地址ID信號(hào)AID的流程圖。從中心處理單元(CPU)進(jìn)入的地址信號(hào)ADDIN(以后表示為地址信號(hào)ADD)作為地址信號(hào)ADD輸出到目標(biāo)存儲(chǔ)體BANK#i。一個(gè)對(duì)應(yīng)于地址信號(hào)ADD的ID號(hào)就這樣確定了。這個(gè)ID號(hào)作為地址ID信號(hào)AID返回到CPU。此后，圖28所示操作流程將在實(shí)施例中對(duì)應(yīng)如下。
(1) CPU將地址信號(hào)ADD(ADD=6)傳送到地址提交/匯總控制單元17A。
(2) 地址提交/匯總控制單元17A將地址信號(hào)ADD(ADD=6)輸出到目標(biāo)存儲(chǔ)體BANK#i。
(3) 地址提交/匯總控制單元17A將地址信號(hào)ADD(ADD=6)傳送到表MM-TABLE。
(4) 將地址信號(hào)A DD(ADD=6)寫(xiě)入表MM-TABLE對(duì)應(yīng)于ID號(hào)(ID=#4)的空間，使有效標(biāo)記VALID生效(圖28中表示為“Yes”)。
(5) 讀出由表MM-TABLE指配地址ID信號(hào)AID(AID=#4)。
(6) 指配的地址ID信號(hào)AID(AID=#4)返回CPU。CPU保存地址ID信號(hào)AID(AID=#4)的值，使得通過(guò)探測(cè)AID值與當(dāng)目標(biāo)數(shù)據(jù)輸出時(shí)附加的數(shù)據(jù)ID信號(hào)DID是否匹配而得知地址和數(shù)據(jù)的對(duì)應(yīng)關(guān)系。
圖29表明數(shù)據(jù)輸出時(shí)發(fā)出數(shù)據(jù)ID信號(hào)DID的流程圖。輸進(jìn)指明從存儲(chǔ)體BANK#i輸出數(shù)據(jù)的信號(hào)，然后對(duì)存儲(chǔ)體用以存取的地址信號(hào)ADD進(jìn)行譯碼。對(duì)應(yīng)于地址信號(hào)ADD的ID號(hào)通過(guò)檢查。這個(gè)ID號(hào)返回CPU作為數(shù)據(jù)ID信號(hào)DID。此后，圖29所示操作流程圖將在實(shí)施例中對(duì)應(yīng)如下。
(1) 準(zhǔn)備信號(hào)RDY#i從輸出數(shù)據(jù)到命令提交部分17C的存儲(chǔ)體BANK#i返回，由此地址信號(hào)ADD(ADD=6)從將存取地址鎖定在地址提交/匯總控制單元17A中的地址鎖定電路ADDLT#i中得到。
(2) 將地址信號(hào)A DD(ADD=6)輸進(jìn)表MM-TABLE。
(3) 在表MM-TABLE中搜索與地址信號(hào)A DD(ADD=6)對(duì)應(yīng)的ID號(hào)。
(4) 從表MM-TABLE中讀出數(shù)據(jù)ID信號(hào)DID(DID=#4)。
(5) 將數(shù)據(jù)ID信號(hào)DID(DID=#4)輸出到CPU。
接收數(shù)據(jù)和數(shù)據(jù)ID信號(hào)DID(DID=#4)時(shí)，CPU可從先前接收的地址ID信號(hào)AID(AID=#4)值得知對(duì)應(yīng)于地址信號(hào)ADDIN(ADDIN=6)的這些數(shù)據(jù)。
圖28所示MM-TABLE表的內(nèi)容不同于圖29所示MM-TABLE表的內(nèi)容。在圖29所示的MM-TABLE表中，對(duì)應(yīng)于IDNo.#2的有效標(biāo)記失效(圖29中表示為“No”)，因而地址空間ADD是空白。這表示對(duì)應(yīng)于地址值2的數(shù)據(jù)已經(jīng)讀出，且#2作為數(shù)據(jù)ID信號(hào)值傳送到CPU。如果有效標(biāo)記VALID失效，就可輸進(jìn)一個(gè)新地址。在圖29所示的MM-TABLE表中，對(duì)應(yīng)于IDNo.#5的有效標(biāo)記VALID生效，且將1寫(xiě)入地址ADD。以上兩種情況之間的差別表明，對(duì)應(yīng)于地址ADD值為0的數(shù)據(jù)在6作為地址ADD值進(jìn)入目標(biāo)存儲(chǔ)宏時(shí)和數(shù)據(jù)輸出時(shí)之間讀出，然后1作為地址值A(chǔ)DD進(jìn)入。
圖30表明MM-TABLE的方塊圖。表MM-TABLE包括相聯(lián)存儲(chǔ)器CAM等。例如，如果控制信號(hào)AW置于“高”電平，相聯(lián)停止電路AINH中止相聯(lián)，而相聯(lián)存儲(chǔ)器CAM字線選擇電路WSEL被驅(qū)動(dòng)，由此有效標(biāo)記失效的字線被選中。在這種狀態(tài)下，地址ADD進(jìn)入相聯(lián)存儲(chǔ)器CAM并保存在其中。如果一個(gè)ID號(hào)預(yù)先與相聯(lián)存儲(chǔ)器的字線相對(duì)應(yīng)，所選的字線經(jīng)過(guò)編碼器電路ENDER編碼，由此而得到地址ID信號(hào)AID。如果控制信號(hào)AW置為“低”電平，相聯(lián)停止電路AINH啟動(dòng)相聯(lián)，相聯(lián)存儲(chǔ)器字線選擇電路WSEL的運(yùn)作因此而停止。如果在這種狀態(tài)下地址進(jìn)入相聯(lián)存儲(chǔ)器CAM，相聯(lián)工作啟動(dòng)，存儲(chǔ)相應(yīng)地址的行的匹配線置為“高”電平。如果一個(gè)ID號(hào)預(yù)先對(duì)應(yīng)于相聯(lián)存儲(chǔ)器CAM的匹配線，所選匹配線由編碼電路ENDER編碼，由此而得到數(shù)據(jù)ID信號(hào)DID。另外，如果將有效標(biāo)記VALID在相聯(lián)存儲(chǔ)器CAM的匹配線上復(fù)位，則對(duì)應(yīng)于存取結(jié)束地址的ID號(hào)可能失效。
ID號(hào)可用來(lái)改變地址輸進(jìn)存儲(chǔ)宏和數(shù)據(jù)從存儲(chǔ)宏輸出兩者的順序。所以，先準(zhǔn)備的數(shù)據(jù)可以先輸出，因而有可能很容易地組成具有非常有效的高速緩沖存儲(chǔ)功能的存儲(chǔ)宏。
《多重處理器系統(tǒng)的應(yīng)用》如以上所述采用ID號(hào)的方法也可適用于多重處理器系統(tǒng)。圖31所示為這種多重處理器系統(tǒng)的方框圖。在這個(gè)例子中，兩個(gè)處理器(CPU#1和CPU#2)共享一個(gè)存儲(chǔ)宏MM。這個(gè)多重處理器還包括地址總線ABUS、數(shù)據(jù)總線BUS、地址ID信號(hào)線，數(shù)據(jù)ID信號(hào)線DID和指示處理器號(hào)的處理器ID信號(hào)線PID。當(dāng)發(fā)出地址時(shí)，每個(gè)處理器輸出處理器ID信號(hào)PID，通知已發(fā)出其地址的處理器的存儲(chǔ)宏MM。存儲(chǔ)宏管理與地址值一起的處理器ID信號(hào)線PID值，使得當(dāng)數(shù)據(jù)輸出時(shí)處理器ID信號(hào)線PID重新輸出，從而確認(rèn)數(shù)據(jù)傳送到的目標(biāo)處理器。
圖32表示當(dāng)進(jìn)入一個(gè)地址時(shí)，從存儲(chǔ)宏MM發(fā)出地址ID信號(hào)AID和處理器ID信號(hào)PID的流程圖。除了這時(shí)將處理器ID信號(hào)PID加到這個(gè)表的管理外，此流程圖與圖28所示的相同。此后，圖32中所示的操作流程在實(shí)施例中對(duì)應(yīng)如下。
(1) 地址信號(hào)ADD(ADD=6)和處理器ID信號(hào)PID(PID=0)都由CPU進(jìn)入地址提交/匯總控制單元17A。
(2) 地址提交/匯總控制單元17A將地址信號(hào)ADD(ADD=6)輸出到目標(biāo)存儲(chǔ)體BAKNC#i。
(3) 地址提交/匯總控制單元17A將地址信號(hào)ADD(ADD=6)和處理器ID信號(hào)PID(PID=0)輸入到表M-TABLE中。
(4) 將地址信號(hào)ADD(ADD=6)和處理器ID信號(hào)PID(PID=0)寫(xiě)入到表M-TABLE對(duì)應(yīng)于ID號(hào)(AID=#4)的位置，然后，有效標(biāo)記VALID生效(圖32所示“Yes”)。
(5) 由表M-TABLE指配的地址信號(hào)AID(AID=#4)讀出。
(6) 將讀出的地址信號(hào)ADD(ADD=6)和處理器ID信號(hào)PID(PID=0)返回到CPU。
圖33表示數(shù)據(jù)輸出時(shí)發(fā)出數(shù)據(jù)ID信號(hào)DID和處理器ID信號(hào)PID的流程圖。除了管理這時(shí)加到這個(gè)表上的處理器ID信號(hào)PID外，此流程圖與圖29所示的相同。此后，圖33中所示的上述運(yùn)作流程將在實(shí)施例中對(duì)應(yīng)如下。
(1) 準(zhǔn)備信號(hào)RDY#i從輸出數(shù)據(jù)到命令提交部分17C的存儲(chǔ)體BANK#i返回，從而從用來(lái)在地址提交/匯總控制單元17A中鎖定地址的地址鎖定電路ADDLT#i中得到地址信號(hào)ADD(ADD=6)(2) 將地址信號(hào)ADD(ADD=6)輸進(jìn)表M-TABLE。
(3) 在表M-TABLE中搜索對(duì)應(yīng)于地址信號(hào)ADD(ADD=6)的ID號(hào)(ID=#4)和處理器ID信號(hào)PID(PID=0)。
(4) 從表M-TABLE中讀出數(shù)據(jù)ID信號(hào)DID(DID=4)和處理器ID信號(hào)PID(PID=0)。
(5) 將數(shù)據(jù)ID信號(hào)DID(DID=#4)和處理器ID信號(hào)PID(PID=0)輸出到CPU。
圖34給出表M-TABLE的方框圖。表M-TABL包含相聯(lián)存儲(chǔ)器CAMM、隨機(jī)存儲(chǔ)器RAMM等。例如，如果控制信號(hào)AW置于“高”電平，則相聯(lián)中止電路AINH停止關(guān)聯(lián)，而相聯(lián)存儲(chǔ)器字線選擇電路WSEL被驅(qū)動(dòng)，從而選中有效標(biāo)志失效的一根字線?？刂菩盘?hào)AW允許相聯(lián)存儲(chǔ)器CAMM的匹配線/字線選擇電路WMSEL選擇一條字線，并將該字線與隨機(jī)存儲(chǔ)器RAMM的字線相連。在此狀態(tài)下，地址信號(hào)ADD進(jìn)入到相聯(lián)存儲(chǔ)器CAMM并儲(chǔ)存在那里。處理器ID信號(hào)PID進(jìn)入到隨機(jī)存儲(chǔ)器RAMM且儲(chǔ)存在那里。如果一個(gè)ID號(hào)預(yù)先與相聯(lián)存儲(chǔ)器CAMM的字線相對(duì)應(yīng)，所選字線可由編碼電路ENDER編碼，從而得到地址ID信號(hào)AID。如果控制信號(hào)AW置于“低”電平，相聯(lián)停止電路啟動(dòng)相聯(lián)，且相聯(lián)存儲(chǔ)器字線選擇電路WSEL停止其操作?？刂菩盘?hào)AW允許相聯(lián)存儲(chǔ)器CAMM的匹配線/字線選擇電路WMSEL選擇一條匹配線，并將該匹配線與隨機(jī)存儲(chǔ)器RAMM的字線相連。如果在此狀態(tài)下地址信號(hào)ADD進(jìn)入到相聯(lián)存儲(chǔ)器，則聯(lián)接運(yùn)作啟動(dòng)，且儲(chǔ)存目標(biāo)地址的該行匹配線置為“高”電平。隨后，處理器ID(PID)從隨機(jī)存儲(chǔ)器RAMM讀出。如果一個(gè)ID號(hào)預(yù)先與相聯(lián)存儲(chǔ)器CAMM的匹配線相對(duì)應(yīng)，則所選匹配線可由編碼器ENDER編碼，從而得到數(shù)據(jù)ID信號(hào)DID。如果有效標(biāo)志VALID在相聯(lián)存儲(chǔ)器CAMM的匹配線上復(fù)位，則對(duì)應(yīng)于存取結(jié)束地址的ID號(hào)可能失效。
圖35、36給出管理處理器ID號(hào)的流程圖。圖35是讀取地址ID信號(hào)AID的流程圖。象存儲(chǔ)宏MM一樣，CPU也配備了一個(gè)表明ID號(hào)和地址之間對(duì)應(yīng)關(guān)系的表CPU-TABLE。表管理狀態(tài)機(jī)CSMC檢索表CPU-TABLE，從而指出ID號(hào)和地址之間的對(duì)應(yīng)關(guān)系。此后，圖35所示工作流程將在實(shí)施例中對(duì)應(yīng)如下。
(1) 地址ID信號(hào)AID(AID=#4)和處理器ID信號(hào)PID(PID=0)都由存儲(chǔ)宏MM進(jìn)入。
(2) 如果處理器ID信號(hào)PID(PID=0)指示其自身處理器的ID，則將地址信號(hào)ADD(ADD=6)和地址ID信號(hào)AID(AID=#4)輸進(jìn)表CPU-TABLE中。
(3) 將地址信號(hào)ADD(ADD=6)和地址ID信號(hào)AID(AID=#4)寫(xiě)入到表CPU-TABLE對(duì)應(yīng)于ID號(hào)(AID=#4)的位置，使有效標(biāo)志VALID生效(圖35所示“Yes”)。
圖36表示讀取數(shù)據(jù)ID信號(hào)DID的流程圖，此后，圖36所示操作流程將在實(shí)施例中對(duì)應(yīng)如下。
(1)將地址ID信號(hào)DID(DID=#4)和處理器ID信號(hào)PID(PID=0)都輸進(jìn)存儲(chǔ)宏MM。
(2)如果處理器ID信號(hào)PID(PID=0)指示其自身處理器的ID，則將數(shù)據(jù)ID信號(hào)DID(DID=#4)輸進(jìn)表CPU-TABLE中。
(3)在表CPU-TABLE中搜索對(duì)應(yīng)于數(shù)據(jù)ID信號(hào)DID(DID=#4)的地址信號(hào)ADD(ADD=6)。
(4)從表CPU-TABLE中讀出地址信號(hào)ADD(ADD=6)。
(6)輸出地址信號(hào)ADD(ADD=6)。
圖37給出表CPU-TABLE的方塊圖。表CPU-TABL含有相聯(lián)存儲(chǔ)器CAMC、隨機(jī)存儲(chǔ)器RAMC等。例如，如果控制信號(hào)AW置于“高”電平，相聯(lián)停止電路AINH停止連接，而相聯(lián)存儲(chǔ)器字線選擇電路WSEL被驅(qū)動(dòng)，從而選中有效標(biāo)志生效的一根字線。另外，控制信號(hào)AW允許相聯(lián)存儲(chǔ)器CAMC的匹配線/字線選擇電路WMSEL選擇一條字線，并將該字線與隨機(jī)存儲(chǔ)器RAMC的字線相連。在此狀態(tài)下地址ID信號(hào)AID進(jìn)入到相聯(lián)存儲(chǔ)器CAMC且儲(chǔ)存在那里。地址ADD進(jìn)入到隨機(jī)存儲(chǔ)器RAMC且儲(chǔ)存在那里。如果控制信號(hào)AW置為“低”電平，相聯(lián)停止電路AINH啟動(dòng)連接，而相聯(lián)存儲(chǔ)器字線選擇電路WMSEL停止其運(yùn)作。另外，控制信號(hào)AW允許相聯(lián)存儲(chǔ)器CAMC的匹配線/字線選擇電路WMSEL選擇一條匹配線，并將該匹配線與隨機(jī)存儲(chǔ)器RAMC的字線相連。如果在此狀態(tài)下數(shù)據(jù)ID信號(hào)DID進(jìn)入到相聯(lián)存儲(chǔ)器CAMC，則連接相聯(lián)運(yùn)作啟動(dòng)，且存儲(chǔ)目標(biāo)ID號(hào)的列的匹配線被置為“高”電平。隨之，地址ADD從隨機(jī)存儲(chǔ)器RAMC中讀出。對(duì)應(yīng)于存取結(jié)束地址的ID號(hào)可能因有效標(biāo)志VALID在相聯(lián)存儲(chǔ)器CAMC的匹配線上復(fù)位而失效。
由于利用ID號(hào)可以改變地址進(jìn)入存儲(chǔ)宏的順序和數(shù)據(jù)從存儲(chǔ)宏輸出的順序，因而先準(zhǔn)備的數(shù)據(jù)可以先輸出。這就有可能很容易地組成配備有效高速緩沖存儲(chǔ)功能的存儲(chǔ)宏。另外，這種存儲(chǔ)宏的應(yīng)用使得有可能組成采用多重處理器的共享存儲(chǔ)系統(tǒng)。
參照幾個(gè)實(shí)例已具體描述的本發(fā)明不僅限于這些例子；可在不超出本發(fā)明的基本概念條件下自由地進(jìn)行修改。
下面將簡(jiǎn)要敘述在本申請(qǐng)中所揭示的本發(fā)明的某些代表性功效。
具體地說(shuō)，存儲(chǔ)宏作為象功能模塊儲(chǔ)存在的數(shù)據(jù)庫(kù)中，這些功能模塊如存儲(chǔ)體、主放大器、電源、控制器等。通過(guò)組合和配置這些功能模塊可以很方便地組成這種配備有各種功能或可變存儲(chǔ)容量的存儲(chǔ)宏。
雖然這些功能通常在大規(guī)模邏輯電路(如微處理器和圖象處理器)內(nèi)部或外部提供，但在組成存儲(chǔ)宏的每個(gè)存儲(chǔ)體中或在控制存儲(chǔ)體的控制器中都配備有控制功能。因此，對(duì)本發(fā)明而言，設(shè)計(jì)象微處理器和圖象處理器這類大規(guī)模邏輯電路是很容易的。
而且，可對(duì)多個(gè)存儲(chǔ)體進(jìn)行連續(xù)存取，先準(zhǔn)備的數(shù)據(jù)可先輸出，從而有可能減少頁(yè)面錯(cuò)誤和再生損失錯(cuò)誤。
權(quán)利要求
1.一種在半導(dǎo)體基片上具有存儲(chǔ)器的半導(dǎo)體集成電路器件，所述存儲(chǔ)器包括一種存儲(chǔ)單元陣列；一種連接到所述存儲(chǔ)單元陣列的靈敏放大器塊；一種連接到所述存儲(chǔ)單元陣列的行譯碼器；一種連接到所述靈敏放大器塊的列譯碼器；以及一種用來(lái)控制所述存儲(chǔ)單元陣列、所述行譯碼器、所述列譯碼器和所述靈敏放大器塊的控制器；其中所述控制器在下一個(gè)存儲(chǔ)周期內(nèi)另一個(gè)地址進(jìn)入后保存一個(gè)存儲(chǔ)周期內(nèi)的一個(gè)地址。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述控制器還包括一個(gè)比較器并且所述比較器將一存儲(chǔ)周期內(nèi)的地址與下一個(gè)存儲(chǔ)周期的另一個(gè)地址進(jìn)行比較。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中所述控制器還包括一個(gè)輸出電路并且所述輸出電路輸出一個(gè)信號(hào)，指示所述存儲(chǔ)器的外部準(zhǔn)備從所述存儲(chǔ)器讀出數(shù)據(jù)或?qū)λ龃鎯?chǔ)器寫(xiě)入數(shù)據(jù)。
4.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中當(dāng)開(kāi)始一個(gè)讀操作并且在所述比較器中的地址比較是匹配時(shí)，所述控制器不使數(shù)據(jù)從所述存儲(chǔ)器陣列讀出，而是將存儲(chǔ)在所述靈敏放大器塊內(nèi)的數(shù)據(jù)輸出到所述存儲(chǔ)器的外部。
5.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，其中當(dāng)開(kāi)始一個(gè)讀操作并且在所述比較器內(nèi)的地址比較為不匹配時(shí)，所述控制器從所述存儲(chǔ)器陣列讀數(shù)據(jù)。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述半導(dǎo)體集成電路器件包括不止一個(gè)所述存儲(chǔ)器。
7.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路器件，其中所述多個(gè)存儲(chǔ)器的每個(gè)控制器包括一個(gè)比較器，而該比較器將一存儲(chǔ)周期內(nèi)的地址與下一個(gè)存儲(chǔ)周期的另一個(gè)地址進(jìn)行比較。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述控制器還包括一種輸出電路，所述輸出電路輸出一個(gè)第一信號(hào)，此信號(hào)指示所述存儲(chǔ)器的外部準(zhǔn)備從所述存儲(chǔ)器讀出數(shù)據(jù)或?qū)λ龃鎯?chǔ)器寫(xiě)入數(shù)據(jù)。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，當(dāng)對(duì)所述多個(gè)存儲(chǔ)器中的某一個(gè)開(kāi)始讀操作且在所述比較器內(nèi)比較的兩個(gè)地址匹配時(shí)，其中所述控制器使保存在所述靈敏放大器塊內(nèi)的數(shù)據(jù)輸出到所述存儲(chǔ)器的外部，而不從所述存儲(chǔ)單元陣列讀取數(shù)據(jù)。
10.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，當(dāng)對(duì)所述多個(gè)存儲(chǔ)器中某一個(gè)的讀操作開(kāi)始，且在所述比較器內(nèi)比較的兩個(gè)地址不匹配時(shí)，其中所述控制器使數(shù)據(jù)從所述存儲(chǔ)單元陣列中讀取。
11.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件，還包括連接到所述多個(gè)存儲(chǔ)器的公共位線、一種讀放大器和一種寫(xiě)放大器，兩種放大器都連接到所述公共位線上。
12.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路器件，還包括一種控制單元，且所述控制單元根據(jù)從每個(gè)所述多存儲(chǔ)器發(fā)出的所述第一信號(hào)產(chǎn)生要對(duì)每個(gè)所述多存儲(chǔ)器發(fā)出的第二個(gè)信號(hào)。
13.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件，其中每個(gè)所述多個(gè)存儲(chǔ)器根據(jù)在讀操作中的所述第二信號(hào)輸出數(shù)據(jù)到所述公共位線。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路器件，其中所述控制單元產(chǎn)生用來(lái)選中一個(gè)所述多存儲(chǔ)器的第三信號(hào)。
15.一種在半導(dǎo)體基片上有一個(gè)存儲(chǔ)器的半導(dǎo)體集成電路器件，所述存儲(chǔ)器包括一個(gè)存儲(chǔ)單元陣列；一個(gè)連接到所述存儲(chǔ)單元陣列的靈敏放大器塊；一個(gè)連接到所述存儲(chǔ)單元陣列的行譯碼器；一個(gè)連接到所述靈敏放大器塊的列譯碼器；以及一個(gè)用來(lái)控制所述存儲(chǔ)單元陣列、所述行譯碼器、所述列譯碼器和所述靈敏放大器塊的控制器；其中所述控制器還包括一種輸出電路，所述輸出電路輸出一個(gè)第一信號(hào)，此信號(hào)指示所述存儲(chǔ)器的外部準(zhǔn)備從所述存儲(chǔ)器讀出數(shù)據(jù)或?qū)λ龃鎯?chǔ)器寫(xiě)入數(shù)據(jù)。
16.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件，其中所述存儲(chǔ)器單元陣列包括多個(gè)動(dòng)態(tài)存儲(chǔ)器單元。
17.一種在半導(dǎo)體基片上的半導(dǎo)體集成電路器件，包括第一種存儲(chǔ)器和第二種存儲(chǔ)器，每種都具有一種存儲(chǔ)單元陣列，一種連接到所述存儲(chǔ)單元陣列的靈敏放大器塊，一種連接到所述存儲(chǔ)單元陣列的行譯碼器，一種連接到所述靈敏放大器塊的列譯碼器，以及一種用來(lái)控制所述存儲(chǔ)單元陣列、所述行譯碼器、所述列譯碼器和所述靈敏放大器塊的控制器；以及一種連接到所述第一和第二存儲(chǔ)器的控制單元；其中所述控制器單元可從所述第一和第二種存儲(chǔ)器讀取數(shù)據(jù)而不管存儲(chǔ)器存取順序。
18.根據(jù)權(quán)利要求17的一種半導(dǎo)體集成電路器件，其中所述控制器單元在某輸入地址進(jìn)入時(shí)輸出一個(gè)對(duì)應(yīng)于輸入地址的識(shí)別信息，而當(dāng)根據(jù)輸入地址讀出一條信息時(shí)輸出所述識(shí)別信息，
19.根據(jù)權(quán)利要求17的一種半導(dǎo)體集成電路器件，其中所述控制器將新進(jìn)入的地址與通過(guò)上一次存儲(chǔ)器存取而保存在所述靈敏放大器塊中的信息所對(duì)應(yīng)的地址進(jìn)行比較，而當(dāng)兩個(gè)地址的所述比較結(jié)果匹配時(shí)，則輸出所述靈敏放大器塊中保存的信息，而不從所述存儲(chǔ)單元陣列中讀取信息。
20.根據(jù)權(quán)利要求19的一種半導(dǎo)體集成電路器件，其中所述控制器可將某地址匹配通知所述存儲(chǔ)器外部。
21.根據(jù)權(quán)利要求17的一種半導(dǎo)體集成電路器件，還包括一種可連接到所述第一存儲(chǔ)器的靈敏放大器塊和所述第二存儲(chǔ)器的靈敏放大器塊的公共位線；以及一種包含放大器的第一電路，將所述公共位線中來(lái)自所述靈敏放大器的信號(hào)進(jìn)行放大，以及一種通過(guò)所述公共位線將信號(hào)傳送到所述靈敏放大器的電路。
22.根據(jù)權(quán)利要求21的半導(dǎo)體集成電路器件，還包括一種第二電路，它含有用來(lái)產(chǎn)生供所述第一、第二存儲(chǔ)器和所述第一電路所用的電壓。
23.根據(jù)權(quán)利要求22的半導(dǎo)體集成電路器件，其中所述半導(dǎo)體集成電路器件可以通過(guò)改變連接到所述第一或第二電路上的所述第一或第二存儲(chǔ)器數(shù)目來(lái)改變存儲(chǔ)器容量。
24.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，還包括一種運(yùn)算電路。
25.根據(jù)權(quán)利要求17的一種半導(dǎo)體集成電路器件，其中所述存儲(chǔ)器單元陣列包括DRAM存儲(chǔ)單元。
全文摘要
一個(gè)存儲(chǔ)器宏(MM),它是下列功能模塊的組合:例如一個(gè)主放大器模塊(13),每個(gè)存儲(chǔ)器體都獨(dú)立工作的存儲(chǔ)器體模塊(11),一個(gè)電源電路(14)等。存儲(chǔ)器宏(MM)的存儲(chǔ)容量可以很簡(jiǎn)單地通過(guò)改變存儲(chǔ)器體模塊(11)的數(shù)量來(lái)從大容量變到小容量。在存儲(chǔ)器宏(MM)的存儲(chǔ)器體模塊(11)中的控制電路(BKCONTH)有一個(gè)附加的地址比較功能(COMP)。因此,能夠高速地訪問(wèn)同一頁(yè)而不用任何存儲(chǔ)器宏(MM)外部的控制電路。另外,還提供了具有例如存儲(chǔ)器訪問(wèn)順序控制功能的模塊(17),并且,當(dāng)進(jìn)行存儲(chǔ)器訪問(wèn)時(shí),在輸入/輸出地址或數(shù)據(jù)的同時(shí)產(chǎn)生一個(gè)標(biāo)識(shí)信息(ID)。因此,通過(guò)用ID來(lái)校驗(yàn)數(shù)據(jù)和地址之間的一致性以及控制存儲(chǔ)器訪問(wèn)順序從而改變地址輸入順序和數(shù)據(jù)輸出順序,可以實(shí)現(xiàn)高速的存儲(chǔ)器訪問(wèn)。
文檔編號(hào)G11C11/407GK1246198SQ97181819
公開(kāi)日2000年3月1日 申請(qǐng)日期1997年2月17日 優(yōu)先權(quán)日1997年2月17日
發(fā)明者鲇川一重, 渡部隆夫, 成田進(jìn) 申請(qǐng)人:株式會(huì)社日立制作所