專利名稱：具有定時電路的靜態(tài)半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及半導體器件技術(shù)，更具體地說是在靜態(tài)半導體存儲器件中，在預定的時間內(nèi)將字線電壓升高的技術(shù)。
近來，對于便攜式器件，例如象便攜式電話的需求迅速增長，并且因此靜態(tài)半導體存儲器件(以下稱為“SRAM”)被廣泛地用于這種便攜式器件用來存儲數(shù)據(jù)。這是由于便攜式器件一般都是由內(nèi)部的電池來供電的，并且SRAM具有這樣的優(yōu)點，即在便攜式器件非工作狀態(tài)下，數(shù)據(jù)存儲所需的功耗低。因此，SRAM適于長時間地工作。這樣，為了使電池供電的便攜式器件工作的時間更長，特別要求SRAM能夠工作在更低的激勵電壓下以及具有更小的電流消耗。
要實現(xiàn)在待機方式下減小SRAM的電流消耗所要求的低功耗SRAM，需要所熟知的由P溝道晶體管和N溝道晶體管所組成的全CMOS型SRAM，以及TFT(薄膜晶體管)型SRAM。然而，在全CMOS型SRAM中，由于同時使用了P溝道晶體管和N溝道晶體管，芯片尺寸增加。同樣，在TFT型SRAM中，使用高阻負載型存儲單元的SRAM，進一步增加了多晶硅層制造步驟。因此，全CMOS型SRAM和TFT型SRAM所需的制造成本更高。
在存儲容量大約為1兆位的SRAM器件中，一般使用高阻負載型單元。另外，增加高阻多晶硅層的阻值，使得盡可能地降低流經(jīng)高阻負載單元的數(shù)據(jù)保持電流。
同時，對于降低激勵電壓的要求，SRAM器件的讀/寫操作要實現(xiàn)低電壓。另外，為了用比正常激勵電壓(例如，列在說明書上的2伏)更低的電壓保持寫入數(shù)據(jù)，在待機狀態(tài)下使用數(shù)據(jù)保持方式。這樣，被寫入數(shù)據(jù)能夠得到保證。這樣，在非工作狀態(tài)下的SRAM器件的功耗能夠被降低。
上述傳統(tǒng)SRAM器件的電路結(jié)構(gòu)，例如在日本公開專利申請(JP-A-Showa63-28992)和日本公開專利申請(JP-A-Heisei3-156795)中有所描述。下面將參考由

圖1A所示的電路方框圖和由圖1B所示的存儲部分的電路結(jié)構(gòu)，說明SRAM器件的電路結(jié)構(gòu)。
圖1A顯示一種使用高阻負載存儲單元10的SRAM器件的電路結(jié)構(gòu)，其中(m×n)高阻負載型存儲單元10由“m”個多晶硅所做的字線WL1，WL2，...和“n”位數(shù)字線對DG1和CDG1，DG2和CDG2，...來激勵。字解碼器13輸入地址信號A0到An以及控制信號21，以便選擇字線WL1，WL2...中的一個。同時，控制信號21被緩沖邏輯電路19放大，被放大的的控制信號21被送給偽字線DWL1。來自這個偽字線DWL1的信號經(jīng)過字線電壓激勵電路12被送到字解碼器13。
每一個高阻負載型存儲單元均與對應的字線WL1，WL2，...中的一個相連接。同樣，每一個高阻負載型的存儲單元10均與對應的位線對DG1，CDG1；DG2，CDG2；...相連接。如圖1B所示，每一個這種高阻負載型存儲單元10均包括激勵MOS晶體管QD1，QD2存儲單元，和存儲單元的轉(zhuǎn)換晶體管QT1，QT2以及負載電阻R。
圖2，3A，3B，4A和4B顯示了用于說明高阻負載型存儲單元10工作的波形圖。圖2顯示當存儲單元10的工作狀態(tài)由實際使用狀態(tài)變?yōu)閿?shù)據(jù)保持狀態(tài)，并由數(shù)據(jù)保持狀態(tài)變?yōu)閷嶋H使用狀態(tài)時，高阻負載型存儲單元10的工作波形圖。圖3A和3B顯示了在T秒內(nèi)(即在說明書(catalog)中所述和如圖2所示的時間內(nèi))，存儲單元10的工作狀態(tài)由數(shù)據(jù)保持狀態(tài)變?yōu)閷嶋H使用狀態(tài)后，當進行數(shù)據(jù)讀操作時，高阻負載型存儲單元10的內(nèi)部工作波形圖。圖4A和圖4B顯示了當照射了α射線后，高阻負載型存儲單元10中數(shù)據(jù)保持節(jié)點“a”和“b”的工作波形圖。
現(xiàn)在參考圖2，將說明當存儲單元10在實際使用狀態(tài)和數(shù)據(jù)保持狀態(tài)之間變化時，高阻負載型存儲單元10的數(shù)據(jù)保持節(jié)點“a”和“b”的工作。由于在數(shù)據(jù)保持狀態(tài)字線的電位是地電位，所以當存儲單元的電壓在實際使用狀態(tài)的電壓VCC和數(shù)據(jù)保持狀態(tài)的電壓VDR之間變化時，高電位側(cè)輸出節(jié)點“a”的電位將按照時間常數(shù)變化，它是根據(jù)高阻元件R和節(jié)點“a”的負載電容來確定的。
現(xiàn)在假設存儲單元10從數(shù)據(jù)保持狀態(tài)變化到實際使用狀態(tài)。同時，假設根據(jù)地址信號A0到An所選擇的字線WL1的電位在經(jīng)過說明書(catalog)中所描述的時間T之后變?yōu)樯叩淖志€電壓，然后進行讀操作?，F(xiàn)在將參考圖3A更加詳細地說明在這樣情況下，當字線電位不再被升高的工作情況。并且將參考圖3B更加詳細地說明當字線電位繼續(xù)升高時的工作情況。
如圖3A所示，當字線電位不再升高的情況下，傳輸晶體管QT1不會變?yōu)閷顟B(tài)，這樣使得結(jié)點“a”的電位無變化。這是因為在實際使用狀態(tài)中結(jié)點“a”和電源電壓VCC之間的電位差低于傳輸晶體管QT1的閾值電壓。相反，由于傳輸晶體管QT2變?yōu)閷顟B(tài)，已經(jīng)被存儲在位線CDG1負載上的電荷將流到結(jié)點“b”。這時，由于結(jié)點“a”電位為低，所以使用結(jié)點“a”的電位作為柵極電位的激勵MOS晶體管QD2的電流能力低。這樣，結(jié)點“b”的電位被抬高。因此，激勵晶體管QD1被變?yōu)閷顟B(tài)，使得在結(jié)點“a”和結(jié)點“b”之間沒有電位差。通過在高阻負載型存儲單元10內(nèi)使用的激勵晶體管的電流能力的微小的變化，結(jié)點“a”和結(jié)點“b”的電位被反相。結(jié)果，單元數(shù)據(jù)將被撤消。
然而，如圖3B所示，在字線電位被升高到比傳輸晶體管QT1的閾值電壓更高的提升電壓VBB的情況下，傳輸晶體管QT1和QT2都將變?yōu)閷顟B(tài)。這樣，電荷將從位線流到結(jié)點“a”和結(jié)點“b”。結(jié)果，結(jié)點“a”的電位將被升高。甚至當電荷從位線流到結(jié)點“b”時，激勵MOS晶體管QD2柵極電位也變?yōu)楦?，使得結(jié)點“b”的電位不再升高。結(jié)果，被寫入高阻負載型存儲單元10的數(shù)據(jù)能夠被讀出，而不會在電氣上破壞這些被寫入的數(shù)據(jù)。
在具有上述低電流消耗工作方式以及數(shù)據(jù)保持方式的1兆位SRAM器件中，利用增加高阻負載型存儲單元10內(nèi)高阻多晶硅層的電阻值來實現(xiàn)低電流消耗工作。在這種情況下，當存儲單元10的工作狀態(tài)由2伏電壓的數(shù)據(jù)保持方式變?yōu)?.7伏低工作電壓的實際使用狀態(tài)時，需要長時間周期，直到該高阻負載型存儲單元10的高電位側(cè)輸出電位被增加到實際使用狀態(tài)的電源電壓為止。這是因為經(jīng)過高阻抗負載電阻施加高電位側(cè)的輸出電位。目前在批量生產(chǎn)中所制造的1兆位SRAM內(nèi)部所形成的高阻抗負載電阻一般其電阻值為10兆兆歐姆，假設在待機狀態(tài)所消耗的電流被選擇為1毫微安培的量級。
在另一方面，SRAM的芯片尺寸正逐年減小。同時，存儲單元高阻負載電阻的掩模圖案也在減小。同樣，根據(jù)多晶硅層內(nèi)部磷離子的劑量所確定的高阻負載電阻的電阻值在8到18兆兆歐姆范圍內(nèi)變化。
這里，假設存儲單元激勵晶體管漏極的擴散層電容被選擇在1.3毫微微法(fF)的量級，并且另一存儲單元觸發(fā)器的激勵晶體管的柵極電容被選擇在1.3fF量級。在這種情況下，到達漏極結(jié)點，從數(shù)據(jù)保持狀態(tài)的電壓上升到實際使用狀態(tài)的電源電源電壓，電位上升所需的時間周期將為(1.3×10-15+1.3×10-15)×(8到18×1012)＝21至47毫秒。
在另一方面，在說明書中所描述的等待時間周期一般被選擇為大約5毫秒。因此，在這種高阻負載型存儲單元10的高電位側(cè)輸出電位被升高到供電電源電位所需的電位上升時間周期之前要完成讀操作。
現(xiàn)在，SRAM器件正試圖以低的成本來制造，并且由于這一原因，如上所述，SRAM器件的芯片尺寸被減小。同樣，高阻負載型存儲單元的單元尺寸也被減小。因此，在實際上要保持單元傳輸晶體管與單元激勵晶體管的電流比，即(單元激勵晶體管的電流能力)/(單元傳輸晶體管的電流能力)是困難的。這種電流能力比的越增大，高阻負載型存儲單元的電流保持能力越好。結(jié)果，高阻負載型存儲單元的高電位側(cè)輸出電位和低電位輸出電位之間的電位差將被降低，使得單元數(shù)據(jù)被破壞。
如前所述，增加字線電位原來所需的時間周期大約為21到47毫秒。如果在字線電位升高期間的時間周期比原來所需的時間周期長，則單元傳輸晶體管的電流能力將被增加，使得該單元傳輸晶體管與單元激勵晶體管的電流能力比減少。因此，由于耐α射線的量將被降低，所以存在另一問題。
接著將參考圖4A和4B說明當照射α射線時，高阻抗負載型存儲單元的工作。圖4A表示當字線電位不增高時存儲單元10的工作，而圖4B顯示了當字線電位增高，同時照射α射線時存儲單元10的工作。當字線電位升高時，傳輸晶體管QT1和QT2的柵極電壓將提高。這樣，其電流能力將增加。然而，當選擇了一條字線并且該字線的電位變?yōu)楦唠娢粫r，與圖4A所示字線電位不升高的情況相比，在圖4B所示字線電位升高的情況下，單元數(shù)據(jù)低電位側(cè)上的結(jié)點“b”的電位升高了。在這種情況下，如果在t0時刻照射α射線，則當結(jié)點“b”的電位為高時，在高電位的結(jié)點“a”可能容易出現(xiàn)電位降。這是因為上面所述傳輸晶體管QT1與激勵晶體管QD1的電流比被降低。因此，可能容易使單元數(shù)據(jù)消失。
如上所述，在SRAM器件的數(shù)據(jù)讀操作中，希望字線電壓升高。然而，如果SRAM器件的讀/寫操作要等待直到高電位側(cè)輸出電位到達供電電源電位，則因為整個系統(tǒng)的操作將被延遲，會帶來另一問題。同時，如果字線電壓上升時間太長，耐α射線強度會降低。因此，在經(jīng)過預定時間周期之后，應該停止字線電壓提升操作。
為了防止這些問題，提出了圖1所示的傳統(tǒng)電路以控制提升字線電位所需的時間周期。在傳統(tǒng)時間控制電路中，利用偽字線DWL1來激勵字線電壓提升電路12直到在偽字線DWL1上的提升電位變?yōu)殡娫措妷簽橹埂Ｒ虼?，為了確保每一字線都被選中，而使用偽字線DWL1。
如前所述，原來增加字線電位所需的時間周期大約為21到47毫秒。然而，在利用偽字線DWL1來激勵字線電壓提升電路12的傳統(tǒng)電路中，產(chǎn)生這樣高精度的長延遲時間實際上是困難的。
通過包括反相器的延遲電路來實現(xiàn)這樣的長延遲時間也是困難的。在另一方面，即使當在最壞條件下構(gòu)成這種反相器型延遲電路，則SRAM器件正常的運行速度被選擇在“毫微秒”的量級。在另一方面，當這種反相器型延遲電路由反相器來構(gòu)成時，需要大量的反相器元件，因為“毫秒”數(shù)量級的運行速度比“毫微秒”要長6個數(shù)量級，結(jié)果，芯片面積增加。因此，構(gòu)造這樣長時間的反相器延遲電路實際上的不可能的。
而且，要產(chǎn)生一種包括電阻R和電容C的定時電路，以便調(diào)整該延遲電路使其適應高阻抗負載型存儲單元的高阻抗值是極為困難的。這是因為高阻值將由于制造條件而產(chǎn)生波動。即，高電阻元件的電阻值將由于多晶硅的制造條件而產(chǎn)生相當大的變化。另外，在1兆位的高阻負載型SRAM中有2百萬個高阻元件。因此，大大地增加了這些電阻值的波動。
這里所公開的SRAM器件，例如，在日本公開專利申請(JP-A-Heisei5-6675)，其中字線電壓提升電路被用來實現(xiàn)低電壓的寫操作。在這一傳統(tǒng)的例子中，在寫操作中利用字線電壓提升電路，從位線上施加高阻負載型存儲單元的高電位側(cè)輸出電位。結(jié)果，在高阻負載型存儲單元的高電位側(cè)輸出電位和低電位側(cè)輸出電位之間將出現(xiàn)大的電位差。然而，只能對寫操作進行提升操作。
本發(fā)明已經(jīng)用傳統(tǒng)的靜態(tài)半導體存儲器解決了這些問題。因此，本發(fā)明的一個目的是提供一種靜態(tài)半導體存儲器件，該器件可以用具有高精度的簡單延遲電路產(chǎn)生26毫秒到47毫秒的延遲時間。
為了實現(xiàn)本發(fā)明的一個方面，靜態(tài)半導體存儲器件包括與若干字線連接的字解碼器；與被選字線連接的電阻負載型存儲單元，其中電阻負載型存儲單元組成兩對負載電阻和MOS晶體管，這兩對連接形成觸發(fā)器；與字解碼器連接的字線電壓提升電路，用來響應升壓控制信號而將被選字線的電壓提升到比供電電源電壓更高的電壓；以及定時電路，該電路包括與兩對之一的負載電阻一樣的電阻和與兩對的MOS晶體管一樣的晶體管，用來響應啟動控制信號而在預定時間周期內(nèi)產(chǎn)生提升控制信號，以激勵字線電壓提升電路。
定時電路包括比較電路部分，該電路用來將與負載電阻一樣的電阻一端的電壓與參考電阻一端的電壓進行比較，其中與負載電阻一樣的電阻的另外一端與第一電壓相連，參考電阻另一端與比第一電壓低的第二電壓相連，并且參考電阻的阻值比與負載電阻一樣的電阻的阻值小。
在這種情況下，比較電路部分包括一對N溝道晶體管和另一個與用來作為恒流源的所述一對N溝道晶體管相連的N溝道晶體管。所述N溝道晶體管中的一個與所述MOS晶體管中的一個一樣，并且所述一個N溝道晶體管的柵極連接到與負載電阻一樣的電阻。
在這種情況下，定時電路包括比較電路部分；輸出電路部分，該輸出電路部分用來根據(jù)比較電路的比較結(jié)果輸出提升控制信號；以及輸出控制電路部分，該電路根據(jù)啟動控制信號，控制比較電路部分和輸出電路部分的連接。輸出電路部分包括電流反射電路。
所述定時電路可以包括第一N溝道晶體管，該晶體管的源極接地，片選信號作為提供給第一N溝道晶體管柵極的啟動控制信號；第一P溝道晶體管；第二N溝道晶體管和與MOS晶體管中的一個一樣的第三N溝道晶體管，該MOS晶體管串聯(lián)地連接在電源電壓源與第一N溝道晶體管的漏極之間；第二P溝道晶體管；串聯(lián)地連接在電源電壓與第一N溝道晶體管漏極之間的第四N溝道晶體管和第五N溝道晶體管，其中第一和第二P溝道晶體管的柵極共同連接到第二P溝道晶體管和第四N溝道晶體管之間的結(jié)點，并且第二和第四N溝道晶體管的柵極連接到片選信號；連接到第一P溝道晶體管和第二N溝道晶體管之間結(jié)點的反相器，用來輸出提升控制信號；定時器電阻，該電阻與負載電阻一模一樣并且連接在第三N溝道晶體管的柵極和電源電壓源之間；以及參考電壓產(chǎn)生電路，該電路與第五N溝道晶體管的柵極相連。
在這種情況下，與負載電阻一樣的電阻和負載電阻最好是以同樣的工藝制造的，并且與MOS晶體管中的一個一樣的MOS晶體管和第三N溝道晶體管最好是以同樣的工藝制造的。同時，與負載電阻一樣的電阻的類型以及第三N溝道晶體管的類型最好分別與電阻負載型存儲單元中一對負載電阻中的一個的類型以及另一對MOS晶體管的類型基本上相同。
定時電路包括第一N溝道晶體管，其源極與地連接，片選信號作為提供給第一N溝道晶體管柵極的啟動控制信號；第一P溝道晶體管；第二N溝道晶體管和與MOS晶體管一樣的第三N溝道晶體管，它們串聯(lián)地連接在電源電壓 與第一N溝道晶體管的漏極之間；第二P溝道晶體管；串聯(lián)地連接在電源電壓源與第一N溝道晶體管漏極之間的第四N溝道晶體管和第五N溝道晶體管，其中第一和第二P溝道晶體管的柵極共同連接到地，并且第二和第四N溝道晶體管的柵極與片選信號相連；反相器，它連接到第一P溝道晶體管和第二N溝道晶體管之間的結(jié)點上，用來輸出提升控制信號；與負載電阻一樣的定時器電阻，它連接在第三N溝道晶體管的柵極和電源電壓之間；以及參考電壓產(chǎn)生電路，該電路與第五N溝道晶體管的柵極相連。
在這種情況下，定時器電阻和第三N溝道晶體管最好在尺寸上與所述各對中的一對的負載電阻，以及所述各對中的另外一對的MOS晶體管基本上相同。同時，定時器電阻的圖案和第三N溝道晶體管的圖案最好分別與所述各對中的一對的負載電阻，以及所述各對中的另外一對的MOS晶體管的圖案基本上相同，并且，定時器電阻，所述各對第三N溝道晶體管中的一對的負載電阻，以及第三N溝道晶體管和所述各對中的另一對的MOS晶體管最好是以相同工藝制造的。
預定時間周期基本上與觸發(fā)器高電位端的輸出上升到電源電壓的時間周期相同。
為了實現(xiàn)本發(fā)明的另外一個目的，靜態(tài)半導體存儲器件包括與若干字線連接的字解碼器，用來對地址信號進行解碼以選擇若干字線中的一個；與若干字線相連接的若干電阻負載型存儲單元；與字解碼器連接的字線電壓提升電路，用來響應完全提升控制信號而將被選字線的電壓提升到高于電源電壓；以及定時電路部分，用來響應啟動控制信號而在預定時間周期產(chǎn)生完全提升控制信號，以激勵字線電壓提升電路。
定時器電路部分可以包括為若干電阻負載型存儲單元而設置的若干定時器電路，其中這些定時器電路中的每一個響應啟動控制信號而在各自的預定時間周期產(chǎn)生提升控制信號；以及邏輯產(chǎn)生電路，用來根據(jù)來自每一個電阻負載型存儲單元的提升控制信號而產(chǎn)生完全提升控制信號。
另外，定時器電路部分可以包括電流反射電路；與電流反射電路連接的反相器，用來輸出提升控制信號；為多個電阻負載型存儲單元的每一個而設置的多個電路部分；第一N溝道晶體管，其漏極與多個電路部分相連接，源極與地相連接，該第一N溝道晶體管的柵極與片選信號連接作為啟動控制信號；以及分壓電路。在這種情況下，多個電路部分中的每一個包括在電流反射電路和第一N溝道晶體管的漏極之間串連連接的第二N溝道晶體管和第三N溝道晶體管；在電流反射電路和第一N溝道晶體管的漏極之間串連連接的第四N溝道晶體管和第五N溝道晶體管。此外，第二和第四N溝道晶體管的柵極與片選信號連接，并且第五N溝道晶體管與分壓電路以及在第三N溝道晶體管的柵極和供電電源之間連接的定時器電阻相連接。另外，與所述電路部分對應的電阻負載型存儲單元包括兩對負載電阻和MOS晶體管，這兩對器件連接形成觸發(fā)器，并且所述定時器電阻與所述兩對中的一對的電阻一樣，而所述第三N溝道晶體管與所述兩對中另一對的MOS晶體管一樣。
參考下面的附圖并結(jié)合說明書能夠更好地理解本發(fā)明
圖1是用來說明傳統(tǒng)SRAM電路結(jié)構(gòu)的方框圖，圖1B是SRAM的高阻負載電阻型存儲單元部分的電路結(jié)構(gòu)圖；圖2是說明如圖1所示的傳統(tǒng)SRAM電路工作的運行波形圖；圖3A和圖3B是說明如圖1所示的傳統(tǒng)SRAM電路工作的波形圖；圖4A和4B是說明當照射α射線時，如圖1所示傳統(tǒng)SRAM電路工作的波形圖；圖5A是說明靜態(tài)半導體存儲器件電路結(jié)構(gòu)，例如按照本發(fā)明實施例使用定時器電路的SRAM器件的方框圖；圖5B是說明如圖5A所示的SRAM存儲單元部分的電路圖；圖6顯示圖5B所說明的高阻負載存儲單元部分的掩模圖案圖；圖7是圖6所示的高阻負載存儲單元部分當沿A-A切開時的剖面圖；圖8是說明圖5A所示的定時器電路的例子的電路結(jié)構(gòu)；圖9是說明圖5A所示的定時器電路的一部分的掩模圖案圖；圖10是說明圖9所示的定時器電路的一部分當沿線B-B剖開時的剖面圖；圖11是描述圖5A所示的定時器電路工作的工作波形圖；圖12A和12B是說明圖5A所示的定時器電路工作的工作波形圖；圖13是說明根據(jù)本發(fā)明的第二實施例含有定時器電路部分的SRAM電路的示意的電路圖；圖14表示根據(jù)本發(fā)明的第三實施例含有定時器電路的SRAM電路的示意的電路圖。
下面將參考附圖詳細地敘述本發(fā)明的靜態(tài)半導體存儲器件。
首先將說明根據(jù)本發(fā)明的第一實施例的靜態(tài)半導體存儲器件，例如SRAM(靜態(tài)隨機存儲器)。圖5A說明根據(jù)本發(fā)明的實施例，使用定時器電路的SRAM器件的方框圖。圖5B是如圖5A所示的SRAM器件存儲單元部分的電路圖。參考圖5A，SRAM器件包括定時器電路11，字線電壓提升電路12，字解碼器13，和存儲單元陣列。
存儲單元陣列(m×n)包括高阻負載型存儲單元10。存儲單元10分別與由多晶硅制成的“m”條字線WL1，WL2，...相連接，并且與位線對DG1和CDG1，DG2和CDG2，...相連接。定時器電路11輸入片選信號CE，以便向字線電壓提升電路12輸出時序控制信號。字解碼器13輸入地址信號A0到An，和控制信號21，以選擇字線WL1，WL2，...中的一個。字線電壓提升電路12響應來自定時器電路11的定時控制信號而產(chǎn)生比供電電源電壓高的電壓，并且將提升電壓送給字解碼器13。因此，被選字線電壓被設置成為提升電壓。
從圖5A可看到，在第一實施例中，字線提升電路12與定時器電路11連接，而不是如圖1A所示與傳統(tǒng)SRAM中所使用的偽字線DWL1相連。
如圖5B所示，高阻負載存儲單元10包括激勵MOS晶體管QD1和QD2，傳輸MOS晶體管QT1和QT2，以及負載電阻R。激勵晶體管QD1和QD2經(jīng)過高阻負載電阻R分別與供電電源連接，并通過相互交叉連接構(gòu)成觸發(fā)器。傳輸晶體管QT1和QT2連接在位線DG1和CDG1之間，并且結(jié)點“a”位于晶體管QD1和電阻R之間，結(jié)點“b”位于晶體管QD2和電阻R之間。例如，傳輸晶體管QT1和QT2的柵極連接到字線WL1。應該明白高阻負載存儲單元10的電路結(jié)構(gòu)與傳統(tǒng)高阻負載電路型存儲單元的電路結(jié)構(gòu)是一樣的。
高阻負載電阻型存儲單元10的一部分的掩模圖案的平面圖如圖6所示。沿圖6中A-A線的剖面部分如圖7所示。
如圖6和圖7所示，在該掩模圖案中，擴散層31和32被制做在半導體基片上。柵極多晶硅層33經(jīng)柵隔離層被制做在擴散層31和32上。第二多晶硅層35經(jīng)過另一隔離層被制做在柵極多晶硅層33上。擴散層鋁觸點37被制做在第二多晶硅層35之間。
圖8是上述圖5A所示定時器電路的電路圖。如圖8所示，定時器電路11是電流反射型讀出放大器，并包括N溝道MOS晶體管Q1到Q5，P溝道MOS晶體管Q6和Q7，以及電路元件R1到R4。
MOS晶體管Q6，Q3和Q1從電源電壓端開始串聯(lián)連接，并且MOS晶體管Q7，Q4和Q2從電源電壓端開始串聯(lián)連接。MOS晶體管Q1和Q2的源極在結(jié)點α處與MOS晶體管Q5的漏極相連，而MOS晶體管Q5的源極與地相連接。
作為結(jié)點“d，”的N溝道MOS晶體管Q1的柵極經(jīng)過具有高電阻值(大約10兆兆歐姆)的第一電阻元件R1連接到電源電壓。同樣，作為結(jié)點“c”的N溝道MOS晶體管Q2的柵極經(jīng)過具有低電阻值(大約1兆歐姆)的第二電阻元件R2連接到電源電壓與地之間的分壓電路的電阻元件R3和R4中間的結(jié)點。因此，由MOS晶體管Q1，Q2和Q5，以及電阻R1到R4構(gòu)成比較電路。
作為負載電路的MOS晶體管Q6和Q7的柵極相互連接，并且連接到作為結(jié)點β的MOS晶體管Q4的漏極，形成反射電路。MOS晶體管Q3的漏極作為結(jié)點X與反相器17相連接。反相器17的輸出供給字線電壓提升電路12作為時間控制信號。
片選信號CE提供給MOS晶體管Q3，Q4和Q5的柵極。
在這種方法中，晶體管Q3，Q4響應片選信號CE而導通/截止，并且比較電路與作為反射電路的負載晶體管Q6和Q7連接。
圖9說明上述圖8所示的定時器電路11的掩模圖案圖。圖10是說明沿定時器電路11中B-B線剖開的部分的剖面示圖。該掩模圖案是與圖9所示一樣布置的。
MOS晶體管Q1和Q3與MOS晶體管QD2和QT2相同。MOS晶體管QD1的圖案被保留，并且MOS晶體管QD1的柵極與MOS晶體管QT1的柵極相連以避免MOS晶體管QD1處于浮動狀態(tài)。結(jié)果，漏極電容和柵極電容在定時器電路11中是有效應的。
定時器電路11的電路部分16包括比較電路，該電路的掩模圖案與圖5B所示的高阻負載電阻型存儲單元10的掩模圖案相似。結(jié)果，定時器電路11具有這樣的特點，即，圖6中所示的高阻負載電路型存儲單元10的掩模圖案的一部分可以按照原樣地被利用。
與圖6相同，如圖10所示的相似結(jié)構(gòu)部分可以通過在半導體基片上形成擴散層41和42的方法來構(gòu)成。由多晶硅制做的柵極43和44經(jīng)過隔離層制做在擴散層41和42上。第二多晶硅層45和46經(jīng)過另一隔離層被制做在多晶硅柵極43和44上。同樣，擴散層鋁結(jié)點47被制做在那些第二多晶硅層45之間。
在上述圖9所示的定時器電路11的掩模圖案中，對應于圖6所示的高電阻元件R、單元激勵晶體管QD2，以及高阻負載電路型存儲單元10的單元傳輸晶體管QT2的圖案被用來作為對應于圖9中所示的定時器電路11的電阻R1、以及N溝道MOS晶體管Q1和Q3的圖案。同樣，對應于如圖6所示的單元激勵晶體管QD1和單元傳輸晶體管QT1的圖案與多晶硅制造的柵極相連，然后被連接到地，如圖9所示。使用這種結(jié)構(gòu)，圖8中“d”結(jié)點的負載電容可以被做成與制做在高阻負載存儲單元10上的結(jié)點“a”的負載電容相等。
這樣，當該電壓從電壓VDR變化到VCC時，如圖8所示結(jié)點“d”的電壓變化與高阻負載存儲單元10中的結(jié)點“a”到達電壓VCC時的變化相等。應當明白，圖8所示電路部分16中的另外的N溝道MOS晶體管Q2和Q4可以利用單元陣列的高阻負載存儲單元10中的單元激勵晶體管和單元傳輸晶體管來構(gòu)成，如圖7所示，存儲單元10位于電路部分16的附近。
圖8所示的結(jié)點“d”被用來作為電流反射型讀出放大器的一個輸入端。結(jié)點“c”用來作為電流反射型讀出放大器的另外一個輸入端，以跟隨電源電壓的變化。電阻元件R2的阻值被選擇在兆歐姆的量級上，以便跟隨電源電壓。所述電阻元件是按照與通過注入磷離子而把多晶硅層用作高阻多晶硅層時的方向相反的方向使用的。另外，其它擴散層，多晶硅柵極，以及作為電阻元件的多晶硅層不經(jīng)過任何處理被保留作為偽電路。
剩下的如圖8所示的晶體管Q5到Q7，電阻元件R3和R4，以及反相器邏輯電路17被制做在另外的地方。此外，在高阻負載存儲單元10中所使用的位線鋁連接線DG1和DG2也被使用。另外，使用圖7所示的用來作為高阻負載電阻型存儲單元10的地線的第二多晶硅層來實現(xiàn)連接。
現(xiàn)在將參考工作波形圖11，12A和12B描述根據(jù)第一實施例的定時電路11的工作情況。當片選信號CE被輸入到定時器電路11時(見圖11中的時間“t1”)，在高阻負載存儲單元10的結(jié)點“a”的電位到達電壓VCC之前，如圖12A所示，由于結(jié)點“d”的電位低于結(jié)點“c”的電位，所以電流反射型讀出放大器的輸出“X”變?yōu)楦唠娢唬沟梅聪嗥?7的邏輯輸出“Z”變?yōu)榈碗娢?。這時，字線電壓提升電路12輸出一個提升電壓到字線解碼器13。
在另一方面，當結(jié)點“a”的電位到達電壓VCC之后，片選信號CE被輸入到定時器電路11時(見圖1 1中的時間“t2”)，結(jié)點“X”變?yōu)榈碗娢?，使得反相?7的邏輯輸出“Z”變?yōu)楦唠娢唬鐖D12B所示。這時，根據(jù)反相器17的作為時間控制信號的輸出“Z”，控制字線電壓提升電路12使之不工作。
結(jié)果，當存儲單元電壓從數(shù)據(jù)保持狀態(tài)電壓VDR變化到實際使用狀態(tài)電壓VCC時，提升字線電壓所需的時間周期可以由高阻負載存儲單元的高電阻元件，和高電位端激勵晶體管漏極的擴散層電容所定義的CR時間常數(shù)來計算。
因此，正如前面在本實施例中所說明的，高阻負載存儲單元的高電阻元件和激勵晶體管被用來形成定時器電路，并且不改變它們在第一實施例中的樣子，用來作為讀出放大器的輸入部分。結(jié)果，可以使這種讀出放大器的工作與高阻負載存儲單元的高電位端結(jié)點的工作相同。
因此，可以把SRAM器件做成這樣，使得字線電壓提升電路只有在定時器電路11的輸出“Z”變?yōu)榈碗娢坏臅r間周期才工作。用這種方法，字線電壓提升操作時間可以被設定為26到47毫秒。
同樣，按照第一實施例，用與高阻負載存儲單元的形狀、或掩模暴光條件完全一樣的掩模圖案制作定時器電路11的電阻元件。因此，當制作高阻負載電阻使其具有最大寬度或最小寬度時，定時器電路的電阻元件也被做得具有最大寬度或最小寬度。
同樣，即使象掩模圖案暴光條件，磷離子注入量和多晶硅的形成這樣的制造條件存在波動，也會把高阻負載存儲單元的波動反映到定時器電路11。
另外，在高電阻元件的電阻值具有波動的情況下，如果使用多個定時器電路，或使用多個具有與高阻負載存儲單元相同的圖案形狀的讀出放大器，則能夠產(chǎn)生適合于最壞條件的最佳延遲時間。
同樣，根據(jù)第一實施例的高阻負載型存儲單元10的電阻元件R是由多晶硅制造的。由于在制造階段掩模圖案的暴光條件的波動，電阻元件R的圖案在寬度上會有變化。因此，可以把定時器電路11做成包括由多晶硅制造的電阻元件R1，該多晶硅具有與電阻元件R相同的寬度。
使用這種方法，字線電壓提升所需的時間周期最大波動值可以被事先設定。
圖13是為部分地說明按照本發(fā)明的第二實施例的靜態(tài)半導體存儲器件的電路圖。如圖13所示，定時器電路部分包括多個定時器電路11a，11b，...，11n，以及“與”門電路18，其中每一個定時器電路都與如圖8所示定時器電路相同。為分散在存儲單元陣列中的各存儲單元設置定時器電路11a，11b，...，11n。所有定時器電路11a，11b，...，11n的輸出被送到“與”門電路18。這樣，當來自所有定時器電路11a，11b，...，11n的輸出都變?yōu)楦唠娢粫r，字線電壓提升電路12的工作被停止。因此，能夠考慮到最壞的條件來構(gòu)成該定時器電路部分。
另外，圖14部分地顯示了按照本發(fā)明的第三實施例的靜態(tài)半導體器件的電路圖。
如圖14所示，制備了對應于高阻負載存儲單元10的多個掩模圖案的電路部分，并且這些電路部分相互并聯(lián)連接，以便構(gòu)成讀出放大器。
為分散在存儲單元陣列中的存儲單元設置這些電路部分。這些電路部分能夠象圖12A和12B所示的那樣工作。雖然在這些實施例中，讀出放大器被設計成為電流反射型讀出放大器，但是也可以另外安排不同類型的讀出放大器。
如同前面詳細描述的，按照本發(fā)明，能夠以高精度制造定時器電路或定時器電路部分，使得字線電壓提升電路工作的延遲時間長，例如，當高阻負載存儲單元的高電位端結(jié)點的電位被增加到電源電位時，其時間接近所需的26到47毫秒。同樣，還有其它的優(yōu)點，即能夠以高精度產(chǎn)生適合用于因制造條件波動的高阻負載存儲單元的高電阻元件的延遲時間。
權(quán)利要求
1.一種靜態(tài)半導體存儲器件，其特征在于包括與多個字線相連接的字解碼器，用來將地址信號解碼以選擇多條字線中的一條；與所述被選字線相連的電阻負載型存儲單元(10)，其中所述電阻負載型存儲單元包括兩對負載電阻(R)和MOS晶體管(QD1或QD2)，所述兩對連接形成觸發(fā)器；與所述字解碼器連接的字線電壓提升電路(12)，用來響應提升控制信號而將所述被選字線電壓提升到比電源電壓高的電壓；定時器電路，該電路包括與所述兩對器件中一對的負載晶體管一樣的晶體管，以及與所述兩對器件中所述MOS晶體管一樣的MOS晶體管，用來響應啟動控制信號而產(chǎn)生預定時間周期的提升控制信號，以觸發(fā)所述字線電壓提升電路。
2.根據(jù)權(quán)利要求1的靜態(tài)半導體存儲器件，其特征在于所述存儲器件包括多個所述的存儲單元(10)；為某些所述若干電阻負載型存儲單元設置多個定時器電路(11a，...，11n)，其中所述若干所述定時器中的每一個響應啟動控制信號而產(chǎn)生各自的預定時間周期的提升控制信號；邏輯產(chǎn)生電路(18)，用來根據(jù)來自每一個所述若干電阻負載型存儲單元的提升控制信號而產(chǎn)生完全提升控制信號。
3.根據(jù)權(quán)利要求1的靜態(tài)半導體存儲器件，其特征在于所述定時器電路包括比較電路部分(Q1，Q2，Q5)，用來比較與所述負載電阻一樣的所述電阻(R1)的一端的電壓和參考電阻(R2)一端的電壓，與所述負載電阻一樣的所述電阻的另外一端與第一電壓相連，而所述參考電阻的另外一端連接到比所述第一電壓低的第二電壓，以及所述參考電阻的阻值比與所述負載電阻一樣的所述電阻的阻值要小。
4.根據(jù)權(quán)利要求3的靜態(tài)半導體存儲器件，其特征在于所述比較電路部分包括一對N溝道晶體管(Q1，Q2)和與作為恒流源的N溝道晶體管對相連的另一個N溝道晶體管(Q5)，以及N溝道晶體管中的一個是與所述MOS晶體管的中的一個一樣的所述MOS晶體管，并且所述一個N溝道晶體管的柵極連接到與所述負載電阻一樣的所述電阻。
5.根據(jù)權(quán)利要求4的靜態(tài)半導體存儲器件，其特征在于所述定時器電路包括所述比較電路部分；輸出電路部分(Q6，Q7，17)，用來根據(jù)所述比較電路部分的比較結(jié)果輸出提升控制信號；輸出控制電路部分(Q3，Q4)，用來響應啟動控制信號而控制所述比較電路部分和所述輸出電路部分之間的連接。
6.根據(jù)權(quán)利要求5的靜態(tài)半導體存儲器件，其特征在于所述輸出電路部分包括電流反射電路。
7.根據(jù)權(quán)利要求5的靜態(tài)半導體存儲器件，其特征在于所述存儲器件包括若干組所述比較電路部分和所述輸出控制電路部分，為所述若干電阻負載存儲單元中的某些存儲單元設置所述組。
8.根據(jù)權(quán)利要求1的靜態(tài)半導體存儲器件，其特征在于所述定時電路包括第一N溝道晶體管(Q5)，其源極與地連接，作為啟動控制信號的片選信號被送到所述第一N溝道晶體管的源極；第一P溝道晶體管(Q6)，第二N溝道晶體管(Q3)以及與所述MOS晶體管中的一個一樣的第三N溝道晶體管(Q1)，它們被串聯(lián)連接在電源電壓與所述第一N溝道晶體管的漏極之間；第二P溝道晶體管(Q7)，第四N溝道晶體管(Q4)和第五N溝道晶體管(Q2)，它們被串聯(lián)地連接在電源電壓與所述第一N溝道晶體管的漏極之間；其中所述第一和第二P溝道晶體管的柵極被共同連接在所述第二P溝道晶體管和所述第四N溝道晶體管之間的結(jié)點上，并且所述第二和第四N溝道晶體管柵極被連接到片選信號上；反相器，該反相器被連接在所述第一P溝道晶體管和所述第二N溝道晶體管之間的結(jié)點上，輸出提升控制信號；與所述負載電阻一模一樣的定時器電阻(R1)，被連接在所述第三N溝道晶體管的柵極和電源電壓之間；參考電壓產(chǎn)生電路(R2，R3，R4)，該電路被連接到所述第五N溝道晶體管的柵極上。
9.根據(jù)權(quán)利要求1的靜態(tài)半導體存儲器件，其特征在于所述定時器電路包括第一N溝道晶體管(Q5)，其源極連接到地，作為啟動控制信號的片選信號被送到所述第一N溝道晶體管的柵極；第一P溝道晶體管(Q6)，第二N溝道晶體管(Q3)以及與所述MOS晶體管一樣的第三N溝道晶體管(Q1)，它們被串聯(lián)連接在電源電壓與所述第一N溝道晶體管的漏極之間；第二P溝道晶體管(Q)，第四N溝道晶體管(Q4)和第五N溝道晶體管(Q2)，它們被串聯(lián)地連接在電源電壓與所述第一N溝道晶體管的漏極之間；其中所述第一和第二P溝道晶體管的柵極被共同連接到地，并且所述第二和第四N溝道晶體管的柵極被連接到片選信號上；反相器(17)，該反相器被連接在所述第一P溝道晶體管和所述第二N溝道晶體管之間的結(jié)點上，輸出提升控制信號；與所述負載電阻一模一樣的定時器電阻(R1)，被連接在所述第三N溝道晶體管的柵極和電源電壓之間；參考電壓產(chǎn)生電路(R2到R4)，該電路被連接到所述第五N溝道晶體管的柵極上。
10.根據(jù)權(quán)利要求1到9中任意一項的靜態(tài)半導體存儲器件，其特征在于與所述負載電阻(R)一樣的所述電阻和所述負載電阻是用相同的工藝制造的，并且與所述MOS晶體管一樣的所述晶體管和所述第三N溝道晶體管(Q1)是用相同的工藝制造的。
11.根據(jù)權(quán)利要求1到9中任意一項的靜態(tài)半導體存儲器件，其特征在于與所述負載電阻一樣的所述電阻的圖案以及所述第三N溝道晶體管的圖案基本上分別與所述電阻負載型存儲單元所述各對中的一對的負載電阻的圖案，以及所述各對中另一對的MOS晶體管的圖案是一樣的。
12.根據(jù)權(quán)利要求1到9中任意一項的靜態(tài)半導體存儲器件，其特征在于所述定時器電阻和所述第三N溝道晶體管與所述各對中的一對的負載電阻以及所述各對中另一對的MOS晶體管具有基本上相同的尺寸。
全文摘要
在靜態(tài)半導體存儲器件中,字解碼器與多個字線相連,對地址信號進行解碼,以選擇多條字線中的一條。電阻負載型存儲單元(10)被連接到所述的被選字線上。電阻負載型存儲單元包括兩對負載電阻和MOS晶體管,并且這兩對器件連接成觸發(fā)器。字線電壓提升電路(12)被連接到字解碼器,用來根據(jù)提升控制信號,將被選字線電壓提升到高于電源電壓的電壓電平。定時器電路(11)包括與兩對器件之一的與負載電阻一樣的電阻和與兩對器件之一的MOS晶體管一樣的晶體管。
文檔編號G11C8/18GK1192029SQ9810540
公開日1998年9月2日 申請日期1998年2月27日 優(yōu)先權(quán)日1997年2月27日
發(fā)明者稻葉秀雄 申請人:日本電氣株式會社