專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置，特別是涉及對于內(nèi)部的存儲電路部分的測試電路和冗余電路。
作為對于半導(dǎo)體集成電路裝置的存儲電路部分的現(xiàn)有的測試電路和冗余電路，例如有特開平8-94718號公報中公開的測試電路和冗余電路。
圖43是示出現(xiàn)有的RAM測試用的掃描觸發(fā)器(以下，有時簡稱為「S-FF」)的結(jié)構(gòu)的電路圖。
如圖43所示，比較器201由“異”(EX-OR)門202和“與非”(NAND)門203構(gòu)成，“異”門202在一個輸入端和另一個輸入端接收輸入數(shù)據(jù)D和預(yù)期值數(shù)據(jù)EXP，“與非”門203在一個輸入端與“異”門202的輸出端連接，在另一個輸入端接收比較控制信號CMP。而且，“與非”門203的輸出端成為比較器201的輸出端。
“與”門204的一個輸入端與比較器201的輸出端連接，選擇器205在“0”輸入端接收串行輸入(數(shù)據(jù))SI，“1”輸入端與“與”門204的輸出端連接，在控制輸入端接收測試模式信號TM1。而且，選擇器205根據(jù)測試模式信號TM1的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
選擇器206在“0”輸入端接收輸入數(shù)據(jù)D，“1”輸入端與選擇器205的輸出部Y連接，在控制輸入端接收移位模式信號SM。而且，選擇器206根據(jù)移位模式信號SM的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
D-FF(D型觸發(fā)器)207在D輸入端與選擇器206的輸出部Y連接，在觸發(fā)輸入端T接收定時信號(時鐘信號)T，將由其Q輸出部得到的信號作為數(shù)據(jù)輸出Q和串行輸出(數(shù)據(jù))SO向外部輸出，同時反饋到“與”門204的另一個輸入端。
在這樣的結(jié)構(gòu)中，如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF207中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF207中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“1”，則成為測試模式。在測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，由于比較器201的輸出強制性地變成“1”,D-FF207的Q輸出反饋到D輸入，故保存D-FF207的鎖存數(shù)據(jù)。
在測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“異”門202的輸出成為“0”，比較器201的輸出、即比較結(jié)果數(shù)據(jù)成為“1”，故保存D-FF207的鎖存數(shù)據(jù)。
另一方面，在兩者不一致的情況下，由于“異”門202的輸出成為“1”，比較器201的輸出成為“0”，故將“0”強制性地鎖存于D-FF207中(復(fù)位)。
圖44是示出現(xiàn)有的帶有測試電路的RAM的結(jié)構(gòu)的電路圖(只示出與RAM的數(shù)據(jù)輸出DO<0>～DO<4>連接的電路)。如圖44中所示，測試電路216具有將5個各自具備圖43中示出的電路結(jié)構(gòu)的掃描觸發(fā)器SFF<0>～SFF<4>串聯(lián)連接起來而構(gòu)成的RAM測試用的掃描總線。以下，有時將掃描觸發(fā)器SFF<>簡單地稱為SFF<>。
即，SFF<4>將由外部得到的串行輸入數(shù)據(jù)SIDO作為串行輸入SI，串行輸出SO與SFF<3>的串行輸入SI連接，同樣，將SFF<2>、SFF<1>和SFF<0>串聯(lián)連接起來，將最后一級的SFF<0>的串行輸出SO作為串行輸出數(shù)據(jù)SODO向外部輸出。
SFF<0>～SFF<4>共同地接收移位模式信號SM、測試模式信號TM1、預(yù)期值數(shù)據(jù)EXP、比較控制信號CMP和定時信號T，接收數(shù)據(jù)輸出DO<0>～DO<4>作為SFF<0>～SFF<4>各自的輸入數(shù)據(jù)D，各自的數(shù)據(jù)輸出Q成為數(shù)據(jù)輸出Q<0>～Q<4>。
以下，參照圖43和圖44，進行RAM測試工作的說明。
(1)在進行RAM的測試前，在{TM1=0,SM=1}的移位模式狀態(tài)下，從串行輸入數(shù)據(jù)SIDO(SFF<4>的串行輸入SI)開始依次移入(shift in)“1”，在SFF<0>～SFF<4>中全部鎖存“1”。此時，作為定時信號T需要提供5個周期的時鐘。其結(jié)果，SFF<0>～SFF<4>的串行輸出SO<0>～SO<4>全部為“1”。
(2)在{TM1=1,SM=1}的測試模式狀態(tài)下，對于全部地址進行RAM的測試。一邊進行測試用的數(shù)據(jù)的寫入或讀出，一邊適當(dāng)?shù)乜刂祁A(yù)期值數(shù)據(jù)EXP和比較控制信號CMP(在“1”下進行比較)，在預(yù)定的時刻變成測試有效狀態(tài)。
此時，如果在RAM211中存在不良情況，則在測試有效狀態(tài)時，預(yù)期值數(shù)據(jù)EXP與RAM211的輸出DO<i>(i=0～4的4任一個)就不同，此時，由于SFF<i>的因比較器201產(chǎn)生的比較結(jié)果數(shù)據(jù)成為“0”，故通過與時鐘信號T同步地鎖存“0”，將SFF<i>復(fù)位。
例如，如果在連接到RAM211的輸出數(shù)據(jù)DO<2>的SFF<2>中檢測出故障，則SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。
(3)在{TM1=0,SM=1}的移位模式狀態(tài)下，從串行輸出數(shù)據(jù)SODO(SFF<0>的串行輸出SO)開始依次移出(shift out)測試結(jié)果。在上述例子中，作為串行輸出數(shù)據(jù)SODO，按“1”、“1”、“0”、“1”、“1”的順序輸出，根據(jù)第3個串行輸出數(shù)據(jù)SODO為“0”(指示故障)可識別在RAM211中存在故障。
現(xiàn)有的半導(dǎo)體集成電路裝置中的RAM用的測試電路由于如以上所述進行RAM的故障測試，故在測試模式狀態(tài)下的上述項目(2)的階段中，即使觀察到輸出到外部的串行輸出數(shù)據(jù)SODO，也只能檢測出數(shù)據(jù)輸出DO<0>有無故障，不能觀察其它的數(shù)據(jù)輸出(DO<1>、DO<2>、DO<3>、DO<4>)有無故障。因而，在項目(2)的測試處理進行了全部地址中的數(shù)據(jù)輸出DO<0>～DO<4>的測試后，需要在項目(3)中來識別對于全部數(shù)據(jù)輸出DO<0>～DO<4>有無故障。因此，存在RAM的不合格品檢測所需要的測試時間比所需要的時間長的問題。
圖45是示出具備帶有測試電路的RAM和冗余電路的半導(dǎo)體集成電路裝置的結(jié)構(gòu)的電路圖。相對于帶有圖44中示出的結(jié)構(gòu)的測試電路的RAM212，圖45成為附加了冗余電路213的結(jié)構(gòu)。
如圖45中所示，將掃描觸發(fā)器SFF<1>～SFF<4>的串行輸出SO<1>～SO<4>取入到寄存器214中，作為存儲數(shù)據(jù)G<1>～G<4>被存儲。
將寄存器214的存儲數(shù)據(jù)G<1>～G<4>分別供給“與”門221～223的一個輸入端，“與”門221的另一個輸入端與“與”門222的輸出端連接，“與”門222的另一個輸入端與“與”門223的輸出端連接，“與”門223的另一個輸入端接收存儲數(shù)據(jù)G<4>。而且，“與”門221～223的輸出成為輸出數(shù)據(jù)F<1>～F<3>。
對應(yīng)于帶有測試電路的RAM212的數(shù)據(jù)輸出Q<0>～Q<4>(或數(shù)據(jù)輸出DO<0>～DO<4>)，設(shè)有選擇器230～233。在選擇器230～233的各自的“0”輸入端接收數(shù)據(jù)輸出Q<0>～Q<3>，在各自的“1”輸入端接收數(shù)據(jù)輸出Q<1>～Q<4>，在控制輸入端接收輸出數(shù)據(jù)F<1>～F<3>和G<4>。而且，選擇器230～233的輸出作為冗余數(shù)據(jù)輸出XDO<0>～XDO<3>來輸出。
另一方面，對應(yīng)于帶有測試電路的RAM212的數(shù)據(jù)輸入DI<0>～DI<4>，設(shè)有“或”門215、選擇器234～236。在“或”門215的一個輸入端接收冗余數(shù)據(jù)輸入XDI<0>，在另一個輸入端接收輸出數(shù)據(jù)F<1>。在選擇器234～236的各自的“0”輸入端接收冗余數(shù)據(jù)輸入XDI<1>～XDI<3>，在各自的“1”輸入端接收冗余數(shù)據(jù)輸入XDI<0>～XDI<2>，在控制輸入端接收輸出數(shù)據(jù)F<2>、F<3>和存儲數(shù)據(jù)G<4>。
而且，將“或”門215的輸出供給數(shù)據(jù)輸入DI<0>，將選擇器234～236的輸出供給數(shù)據(jù)輸入DI<1>～DI<3>，將冗余數(shù)據(jù)輸出XDO<3>原封不動地供給數(shù)據(jù)輸入DI<4>。
在這樣的結(jié)構(gòu)中，例如，考慮RAM211的數(shù)據(jù)輸出DO<2>中存在故障的情況。此時，在對應(yīng)于數(shù)據(jù)輸出DO<2>的SFF<2>中鎖存指示故障的“0”。即，SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。
如果將串行輸出SO<1>～SO<3>取入到寄存器214中，則變成{G<1>=1,G<2>=0,G<3>=1,G<4>=1},{F<3>=1,F<2>=0,F<1>=0}。其結(jié)果，以選擇器230～233的信號選擇產(chǎn)生的對應(yīng)關(guān)系{DO<4>/Q<4>對應(yīng)XDO<3>,DO<3>/Q<3>對應(yīng)XDO<2>,DO<1>/Q<1>對應(yīng)XDO<1>,DO<0>/Q<0>對應(yīng)XDO<0>}，輸出冗余數(shù)據(jù)輸出XDO<0>～XDO<3>。即不使用有故障的數(shù)據(jù)輸出DO<2>。
同樣，以選擇器234～236的信號選擇產(chǎn)生的對應(yīng)關(guān)系{XDI<3>對應(yīng)DI<4>,XDI<2>對應(yīng)DI<3>和DI<2>,XDI<1>對應(yīng)DI<1>,XDI<0>對應(yīng)DI<0>}，輸入冗余數(shù)據(jù)輸入XDI<0>～XDI<3>。即也輸入到除對應(yīng)于有故障的數(shù)據(jù)輸出DO<2>的數(shù)據(jù)輸入DI<2>以外的數(shù)據(jù)輸入DI<3>中。
這樣，通過由冗余電路213產(chǎn)生的連接切換，即使在對應(yīng)于數(shù)據(jù)輸出DO<2>的RAM211中存在故障，利用帶有測試電路的RAM212和冗余電路213，也可作為4位輸入輸出的RAM正常地工作。
再有，在正常工作時，在不將SFF<0>～SFF<4>內(nèi)的D-FF207作為輸出用的FF使用的情況下，通過將D-FF207作為冗余電路14的冗余控制數(shù)據(jù)保存用的寄存器來利用，可省略寄存器214。此外，也可省略“或”門215，如虛線所示將數(shù)據(jù)輸入DI<0>與冗余數(shù)據(jù)輸入XDI<0>短路。
這樣，現(xiàn)有的冗余電路213中，為了產(chǎn)生選擇器230～236的選擇控制信號輸出數(shù)據(jù)F<1>～F<3>，需要有邏輯電路(“與”門221～223)，存在電路結(jié)構(gòu)變得復(fù)雜的問題。
本發(fā)明是為了解決上述問題而進行的，其目的在于得到具有下述的測試電路的半導(dǎo)體集成電路裝置，該測試電路可早期地識別內(nèi)部的被測試的存儲電路的故障的有無，進而使被連接的冗余電路的結(jié)構(gòu)得到簡化。
與本發(fā)明有關(guān)的第1方面所述的半導(dǎo)體集成電路裝置，具備測試電路，所述測試電路包括被測試的存儲電路以及與所述多個輸出數(shù)據(jù)對應(yīng)而設(shè)置的多個掃描觸發(fā)器(S-FF)，其中所述被測試的存儲電路根據(jù)內(nèi)部的存儲內(nèi)容，能并行地輸出與多個位對應(yīng)的多個輸出數(shù)據(jù)，所述多個S-FF分別通過接收上一級的S-FF的串行輸出數(shù)據(jù)作為串行輸入數(shù)據(jù)而串聯(lián)地連接，所述多個S-FF分別包括比較電路和故障信息傳遞裝置，其中，所述比較電路根據(jù)所述多個輸出數(shù)據(jù)中對應(yīng)的至少1個輸出數(shù)據(jù)與至少1個預(yù)期值數(shù)據(jù)的比較，輸出指示故障的有無的比較結(jié)果數(shù)據(jù)，所述故障信息傳遞裝置在第1測試模式時接收包含所述比較結(jié)果數(shù)據(jù)的故障判定用的數(shù)據(jù)組，在所述故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)，所述多個S-FF中連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置中的所述故障判定用的數(shù)據(jù)組還包括所述串行輸入數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第2方面所述的半導(dǎo)體集成電路裝置中，所述多個S-FF各自的所述故障信息傳遞裝置具備存儲用的數(shù)據(jù)輸出裝置和數(shù)據(jù)存儲部，其中，所述存儲用的數(shù)據(jù)輸出裝置在所述第1測試模式時，在所述故障判定數(shù)據(jù)組的至少1個數(shù)據(jù)指示故障時，輸出指示故障的存儲用的數(shù)據(jù)，所述數(shù)據(jù)存儲部與預(yù)定的定時信號同步，存儲所述存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述串行輸出數(shù)據(jù)包含所述鎖存數(shù)據(jù)。
再者，在本發(fā)明有關(guān)的第3方面所述的半導(dǎo)體集成電路裝置中，所述故障判定數(shù)據(jù)組還包括所述鎖存數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第4方面所述的半導(dǎo)體集成電路裝置中，所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部；存儲用的數(shù)據(jù)輸出裝置；以及串行數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲部與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述存儲用的數(shù)據(jù)輸出裝置在所述第1測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)，所述串行數(shù)據(jù)輸出裝置在所述第1測試模式時，在所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第5方面所述的半導(dǎo)體集成電路裝置中，所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部；串行數(shù)據(jù)輸出裝置；以及存儲用的數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲部與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述串行數(shù)據(jù)輸出裝置在所述第1測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)，所述存儲用的數(shù)據(jù)輸出裝置在所述第1測試模式時，在所述串行輸入數(shù)據(jù)和所述串行輸出數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第6方面所述的半導(dǎo)體集成電路裝置中，所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲裝置和串行數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲裝置在所述第1測試模式設(shè)定時，與預(yù)定的定時信號同步，存儲所述串行輸入數(shù)據(jù)作為鎖存數(shù)據(jù)，所述串行數(shù)據(jù)輸出裝置在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第7方面所述的半導(dǎo)體集成電路裝置中，所述數(shù)據(jù)存儲裝置在故障觀察模式時，與預(yù)定的定時信號同步，存儲所述比較結(jié)果數(shù)據(jù)作為所述鎖存數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第8方面所述的半導(dǎo)體集成電路裝置中，所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部；選擇裝置；以及存儲用的數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲部與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述選擇裝置接收所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)，在所述第1測試模式時，輸出所述串行輸入數(shù)據(jù)作為選擇數(shù)據(jù)，在所述第2測試模式時，輸出所述鎖存數(shù)據(jù)作為所述選擇數(shù)據(jù)，所述存儲用的數(shù)據(jù)輸出裝置在所述第1和第2測試模式時，在所述選擇數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)，所述串行輸出數(shù)據(jù)包含所述鎖存數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第9方面所述的半導(dǎo)體集成電路裝置中，所述至少1個輸出數(shù)據(jù)包含2個以上的預(yù)定數(shù)目的輸出數(shù)據(jù)，所述至少1個預(yù)期值數(shù)據(jù)包含所述預(yù)定數(shù)目的預(yù)期值數(shù)據(jù)，所述比較電路分別比較所述預(yù)定數(shù)目的輸出數(shù)據(jù)和所述預(yù)定數(shù)目的預(yù)期值數(shù)據(jù)，即使存在1個不一致的數(shù)據(jù)，也輸出指示故障的所述比較結(jié)果數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第10方面所述的半導(dǎo)體集成電路裝置中，所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部和存儲用的數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲部與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述存儲用的數(shù)據(jù)輸出裝置在第2測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)。
此外，在本發(fā)明有關(guān)的第11方面所述的半導(dǎo)體集成電路裝置中，所述比較結(jié)果數(shù)據(jù)、所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述存儲用的數(shù)據(jù)分別根據(jù)邏輯值“0”/“1”指示故障的有/無，所述存儲用的數(shù)據(jù)輸出裝置和所述數(shù)據(jù)存儲部的合在一起的部分包含在所述第1測試模式時對所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)進行“與”運算處理的“與”運算裝置。
此外，在本發(fā)明有關(guān)的第12方面所述的半導(dǎo)體集成電路裝置中，所述“與”運算裝置包括第1～第3“或”門和“與非”門，其中，所述第1～第3“或”門在所述第1測試模式時分別輸出使所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)有效的第1～第3“或”運算結(jié)果，所述“與非”門同時接收所述第1～第3“或”運算結(jié)果，一并進行所述第1～第3“或”運算結(jié)果的“與非”運算處理，輸出“與非”運算結(jié)果，將所述第1～第3“或”門和所述“與非”門形成為一體，構(gòu)成“或-與非”門。
此外，在本發(fā)明有關(guān)的第13方面所述的半導(dǎo)體集成電路裝置中，所述“與”運算裝置包括第1和第2“或”門、第1“與非”門、倒相器、第3“或”門和第2“與非”門，其中，所述第1和第2“或”門在第1測試模式時分別輸出使所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)有效的第1和第2“或”運算結(jié)果，所述第1“與非”門同時接收所述第1和第2“或”運算結(jié)果，一并進行所述第1和第2“或”運算結(jié)果的“與非”運算處理，并輸出第1“與非”運算結(jié)果，所述倒相器將所述第1“與非”運算結(jié)果在邏輯上反轉(zhuǎn)后輸出第1“與”運算結(jié)果，所述第3“或”門在所述第1測試模式時輸出使所述比較結(jié)果數(shù)據(jù)有效的第3“或”運算結(jié)果，所述第2“與非”門同時接收所述第1“與”運算結(jié)果和第3“或”運算結(jié)果，一并進行所述第1“與”運算結(jié)果和第3“或”運算結(jié)果的“與非”運算處理，并輸出第2“與非”運算結(jié)果，將所述第1、第2“或”門和所述第1“與非”門形成為一體，構(gòu)成第1“或-與非”門，同時將所述第3“或”門和所述第2“與非”門形成為一體，構(gòu)成第2“或-與非”門。
此外，在本發(fā)明有關(guān)的第14方面所述的半導(dǎo)體集成電路裝置中，還具備比較控制信號發(fā)生電路，所述比較控制信號發(fā)生電路在所述第1測試模式時，輸出根據(jù)所述至少1個預(yù)期值將一個定為“1”另一個定為“0”的第1和第2比較控制信號，所述至少1個輸出數(shù)據(jù)包含取作“1”或“0”的值的1位輸出數(shù)據(jù)，所述第3“或”運算結(jié)果包含第1比較用的第3“或”運算結(jié)果和第2比較用的第3“或”運算結(jié)果，所述第3“或”門包括第1比較用的第3“或”門，進行所述1位輸出數(shù)據(jù)與所述第1比較控制信號的“或”運算，并輸出所述第1比較用的第3“或”運算結(jié)果；和第2比較用的第3“或”門，進行所述1位輸出數(shù)據(jù)的反轉(zhuǎn)值與所述第2比較控制信號的“或”運算，并輸出所述第2比較用的第3“或”運算結(jié)果，在所述存儲用的數(shù)據(jù)輸出裝置和所述比較電路中共用所述第1和第2比較用的第3“或”門。
此外，在本發(fā)明有關(guān)的第15方面所述的半導(dǎo)體集成電路裝置中，所述存儲用的數(shù)據(jù)輸出裝置和所述數(shù)據(jù)存儲部的合在一起的部分還具備下述功能在所述第2測試模式時，只進行所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)的“與”運算處理，在所述第3測試模式時，只進行所述串行輸入數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)的“與”運算處理。


圖1是示出本發(fā)明的實施例1的帶有測試功能的RAM內(nèi)的測試電路中使用的掃描觸發(fā)器(S-FF)的內(nèi)部結(jié)構(gòu)的電路圖。
圖2是示出實施例1的測試電路的第1結(jié)構(gòu)的電路圖。
圖3是示出實施例1的測試電路的第2結(jié)構(gòu)的電路圖。
圖4是示出實施例2的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖5是示出實施例3的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖6是示出實施例4的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖7是示出實施例5的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖8是示出實施例6的帶有測試功能和冗余功能的RAM的冗余電路的結(jié)構(gòu)的電路圖。
圖9是示出實施例7的帶有測試功能和冗余功能的RAM的冗余電路的結(jié)構(gòu)的電路圖。
圖10是示出實施例8的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖11是示出實施例9的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖12是示出實施例10的S-FF的比較器的結(jié)構(gòu)的電路圖。
圖13是示出實施例10的測試電路的結(jié)構(gòu)的電路圖。
圖14是示出實施例10的數(shù)據(jù)輸入部的結(jié)構(gòu)的電路圖。
圖15是示出實施例10的數(shù)據(jù)輸入部的結(jié)構(gòu)的電路圖。
圖16是示出RAM的存儲單元陣列結(jié)構(gòu)的平面圖。
圖17是示出RAM的存儲單元陣列結(jié)構(gòu)的電路圖。
圖18是示出RAM的存儲單元陣列結(jié)構(gòu)及其外圍電路的電路圖。
圖19是以RAM的存儲單元陣列的外圍電路為主示出的電路圖。
圖20是示出實施例11的1位用的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖21是示出實施例11的多位用的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖22是示出實施例12的1位用的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖23是示出實施例12的多位用的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖24是示出實施例13的帶有測試功能的RAM中使用的測試電路的結(jié)構(gòu)的電路圖。
圖25是示出實施例14的帶有測試功能的RAM中使用的測試電路的結(jié)構(gòu)的電路圖。
圖26是示出實施例14的帶有測試功能的RAM中使用的測試電路的結(jié)構(gòu)的電路圖。
圖27是示出實施例15的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖28是示出圖27的“或-與非”門的內(nèi)部結(jié)構(gòu)的電路圖。
圖29是示出實施例15的控制信號發(fā)生電路的結(jié)構(gòu)的電路圖。
圖30是示出實施例16的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖31是示出實施例16的控制信號發(fā)生電路的結(jié)構(gòu)的電路圖。
圖32是示出實施例17的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖33是示出圖32的“或-與非”門的內(nèi)部結(jié)構(gòu)的電路圖。
圖34是示出實施例17的控制信號發(fā)生電路的結(jié)構(gòu)的電路圖。
圖35是示出實施例18的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖36是示出實施例18的控制信號發(fā)生電路的結(jié)構(gòu)的電路圖。
圖37是示出實施例19的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖38是示出圖37的“或-與非”門(其1)的內(nèi)部結(jié)構(gòu)的電路圖。
圖39是示出圖37的“或-與非”門(其2)的內(nèi)部結(jié)構(gòu)的電路圖。
圖40是示出實施例20的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖41是示出圖40的“或-與非”門的內(nèi)部結(jié)構(gòu)的電路圖。
圖42是示出實施例21的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖43是示出現(xiàn)有的S-FF的內(nèi)部結(jié)構(gòu)的電路圖。
圖44是示出現(xiàn)有的帶有測試功能的RAM的測試電路的結(jié)構(gòu)的電路圖。
圖45是示出現(xiàn)有的帶有測試功能和冗余功能的RAM的冗余電路的結(jié)構(gòu)的電路圖。
圖46是示出D-FF與倒相器的連接結(jié)構(gòu)例(其1)的電路圖。
圖47是示出D-FF與倒相器的連接結(jié)構(gòu)例(其2)的電路圖。
《實施例1》圖1是示出作為本發(fā)明的實施例1的RRAM、SRAM等半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖1所示，比較器21由“異”門22和“與非”門23構(gòu)成，在“異”門22的一個輸入端和另一個輸入端接收輸入數(shù)據(jù)DO和預(yù)期值數(shù)據(jù)EXP，“與非”門23的一個輸入端與“異”門22的輸出端連接，在另一個輸入端接收比較控制信號CMP，而且，“與非”門23的輸出成為比較器21的輸出。
“與非”門28的一個輸入端與比較器21的輸出端連接。“與非”門29的一個輸入端與“與非”門28的輸出端連接，在另一個輸入端接收測試模式信號TM1。在“與”門30的一個輸入端接收串行輸入(數(shù)據(jù))SI，另一個輸入端與“與非”門29的輸出端連接。
在選擇器26的“0”輸入端接收輸入數(shù)據(jù)D，其“1”輸入端與“與”門30的輸出端連接，在控制輸入端接收移位模式信號SM。而且，選擇器26根據(jù)移位模式信號SM的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
D-FF(D型觸發(fā)器)27的D輸入端與選擇器26的輸出端連接，在觸發(fā)輸入端T接收定時信號(時鐘信號)T，將由其Q輸出部得到的信號作為數(shù)據(jù)輸出Q和串行輸出(數(shù)據(jù))SO向外部輸出，同時反饋到“與非”門28的另一個輸入端。
在這樣的結(jié)構(gòu)中，如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖1的虛線所示，也可除去選擇器26，將“與”門30的輸出端直接連接到D-FF27的D輸入端。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為移位工作模式，由于“與非”門29的輸出強制性地成為“0”，故與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM定為“1”，測試模式信號TM定為“1”，則成為測試模式。在測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，比較器21的輸出強制性地變成“1”。而且，將由“與”門30得到的串行輸入SI與D-FF27的Q輸出的“與”(AND)運算結(jié)果反饋到D-FF27的D輸入。
在測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“異”門22的輸出即比較結(jié)果數(shù)據(jù)成為“0”，比較器21的輸出成為“1”。而且將串行輸入SI與D-FF27的Q輸出(鎖存數(shù)據(jù))的“與”運算結(jié)果反饋到D-FF27的D輸入。另一方面，在兩者不一致的情況下，由于“異”門22的輸出成為“1”，比較結(jié)果數(shù)據(jù)成為“0”，故將“0”強制性地鎖存于D-FF27中(復(fù)位)。
圖2是示出利用了圖1中示出的掃描觸發(fā)器的測試電路的第1結(jié)構(gòu)的電路圖。測試電路10對應(yīng)于RAM11的數(shù)據(jù)輸出DO<0>～DO<4>而設(shè)置。
如圖2中所示，測試電路10具有將5個各自具備圖1中示出的電路結(jié)構(gòu)的掃描觸發(fā)器SFF<0>～SFF<4>串聯(lián)連接起來而構(gòu)成的RAM測試用的掃描總線。
即，SFF<4>將由外部得到的串行輸入數(shù)據(jù)SIDO作為串行輸入SI，串行輸出SO與SFF<3>的串行輸入SI連接起來，同樣，將SFF<2>、SFF<1>和SFF<0>串聯(lián)連接起來，將最后一級的SFF<0>的串行輸出SO作為串行輸出數(shù)據(jù)SODO向外部輸出。
SFF<0>～SFF<4>共同地接收移位模式信號SM、測試模式信號TM、預(yù)期值數(shù)據(jù)EXP、比較控制信號CMP和定時信號T，接收數(shù)據(jù)輸出DO<0>～DO<4>作為SFF<0>～SFF<4>各自的輸入數(shù)據(jù)D和D0，各自的數(shù)據(jù)輸出Q成為數(shù)據(jù)輸出Q<0>～Q<4>。再有，圖2的測試模式信號TM對應(yīng)于圖1的測試模式信號TM1。
以下，說明因圖2中示出的測試電路10產(chǎn)生的對于RAM11的測試工作。
(1)在進行RAM的測試前，在{TM1=0,SM=1}的移位模式狀態(tài)下，依次移入串行輸入數(shù)據(jù)SIDO的“1”，在SFF<0>～SFF<4>中全部鎖存“1”。
(2)在{TM1=1,SM=1}的測試狀態(tài)下，對于全部地址進行RAM的測試。一邊進行測試用的數(shù)據(jù)的寫入或讀出，一邊適當(dāng)?shù)乜刂祁A(yù)期值數(shù)據(jù)EXP和比較控制信號CMP(在“1”下進行比較)，在預(yù)定的時刻變成測試有效狀態(tài)。
此時，如果在RAM11中存在不良情況，則在測試有效狀態(tài)時，預(yù)期值數(shù)據(jù)EXP與RAM11的輸出DO<i>(i=0～4的任一個)就不同，此時，由于SFF<i>的比較結(jié)果數(shù)據(jù)成為指示故障的“0”，故通過與時鐘信號T同步地鎖存“0”，SFF<i>的D-FF27被復(fù)位。其結(jié)果，SFF<i>的數(shù)據(jù)輸出Q<i>和串行輸出SO<i>變成指示故障的“0”。
另一方面，如果在SFF<i>的后級的SFF<i-1>中串行輸入SI(SFF<i>的串行輸出SO)變成“0”，則由于與SFF<i-1>的比較數(shù)據(jù)結(jié)果(對應(yīng)的數(shù)據(jù)輸出DO<i-1>的故障檢測的有/無)無關(guān)，”與”門30的輸出強制性地變成“0”，故通過與時鐘信號T同步地鎖存“0”,SFF<i-1>的D-FF27被復(fù)位。其結(jié)果，SFF<i-1>的數(shù)據(jù)輸出Q<i-1>和串行輸出SO<i-1>變成指示故障的“0”。
以下，對于定時信號T的每一個時鐘周期依次傳播“0”的串行輸出SO，最遲在不良檢測后的定時信號T的4個時鐘周期后從串行輸出數(shù)據(jù)SODO輸出“0”。
例如，如果在連接到RAM11的輸出數(shù)據(jù)DO<2>的SFF<2>中檢測出故障，則SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。
指示故障的“0”的串行輸出SO<2>與下一個時鐘周期的定時信號T同步，鎖存于SFF<1>的D-FF27中，“0”的串行輸出SO<1>與再下一個時鐘周期的定時信號T同步，鎖存于SFF<0>的D-FF27中。其結(jié)果，從SFF<0>的串行輸出SO得到的串行輸出數(shù)據(jù)SODO變成指示故障的“0”。
這樣，如果SFF<i>檢測出RAM11的故障，則在i時鐘周期后串行輸出數(shù)據(jù)SODO變成“0”。此時，串行輸出SO<4>～SO<0>變成{SO<4>=1、SO<3>=1、SO<2>=0、SO<1>=0、SO<0>=0}的狀態(tài)。
這樣，由于實施例1的半導(dǎo)體集成電路裝置中的測試電路的結(jié)構(gòu)是在測試模式時使“0”(故障(指示)信息)在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故在測試模式期間中，即使任一個掃描觸發(fā)器鎖存指示故障的“0”，也可在串行輸出數(shù)據(jù)SODO上迅速地顯現(xiàn)“0”。
其結(jié)果，由于通過在測試模式期間中觀察串行輸出數(shù)據(jù)SODO，能迅速地檢測出RAM11的不良，故與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
此外，第1結(jié)構(gòu)的測試電路10在各掃描觸發(fā)器的正常工作時也可作為RAM11的數(shù)據(jù)輸出用的觸發(fā)器組來使用。
圖3是示出利用了圖1中示出的掃描觸發(fā)器S-FF1的測試電路的第2結(jié)構(gòu)的電路圖。如該圖所示，測試電路16對應(yīng)于RAM11的數(shù)據(jù)輸出DO<0>～DO<4>和數(shù)據(jù)輸入DI<0>～DI<4>而設(shè)置。
如圖3中所示，測試電路16與圖2中示出的測試電路10相同，具有將5個各自具備圖1中示出的電路結(jié)構(gòu)的掃描觸發(fā)器SFF<0>～SFF<4>串聯(lián)連接起來而構(gòu)成的RAM測試用的掃描總線。
SFF<0>～SFF<4>共同地接收移位模式信號SM、測試模式信號TM、預(yù)期值數(shù)據(jù)EXP、比較控制信號CMP和定時信號T。而且，接收數(shù)據(jù)輸出DO<0>～DO<4>作為SFF<0>～SFF<4>各自的輸入數(shù)據(jù)DO，各自的數(shù)據(jù)輸出Q與選擇器40～44的“0”輸入端連接，各自的D輸入端與數(shù)據(jù)輸入DIX<0>～DIX<4>連接。再有，圖3的測試模式信號TM對應(yīng)于圖1的測試模式信號TM1。
在選擇器40～44各自的“1”輸入端共同地接收測試數(shù)據(jù)SID，在各自的控制輸入端共同地接收選擇信號SELSID，各自的輸出端與數(shù)據(jù)輸入DI<0>～DI<4>連接。
利用圖3中示出的第2結(jié)構(gòu)的測試電路16，也能與圖2中示出的第1結(jié)構(gòu)的測試電路10同樣地進行對于RAM11的測試工作。但是，通過將選擇信號SELSID定為“1”，將測試數(shù)據(jù)SID供給數(shù)據(jù)輸入DI<0>～DI<4>，來進行測試用的數(shù)據(jù)的寫入。
此外，第2結(jié)構(gòu)的測試電路16通過將選擇信號SELSID定為“0”使各掃描觸發(fā)器進行正常工作，也可作為RAM11的數(shù)據(jù)輸入用的觸發(fā)器組來使用。
此外，也可在與RAM11無關(guān)的計數(shù)器等的用戶邏輯中利用的觸發(fā)器的結(jié)構(gòu)中使用。
《實施例2》圖4是示出作為本發(fā)明的實施例2的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖4所示，比較器21由“異”門22和“與非”門23構(gòu)成，在“異”門22的一個輸入端和另一個輸入端接收輸入數(shù)據(jù)DO和預(yù)期值數(shù)據(jù)EXP，“與非”門23的一個輸入端與“異”門22的輸出端連接，在另一個輸入端接收比較控制信號CMP，而且，“與非”門23的輸出成為比較器21的輸出。
在“或”門31的一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TM2。3個輸入端的“與”門24的第1輸入端與“或”門31的輸出端連接，第2輸入端與比較器21的輸出端連接。
在選擇器25的“0”輸入端接收串行輸入SI，其“1”輸入端與“與”門24的輸出端連接，在控制輸入端接收測試模式信號TM1。而且，選擇器25根據(jù)測試模式信號TM1的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
在選擇器26的“0”輸入端接收輸入數(shù)據(jù)D，其“1”輸入端與選擇器25的輸出部Y連接，在控制輸入端接收移位模式信號SM。而且，選擇器26根據(jù)移位模式信號SM的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
D-FF27的D輸入端與選擇器26的輸出部Y連接，在觸發(fā)輸入端T接收定時信號(時鐘信號)T，將由其Q輸出部得到的信號作為數(shù)據(jù)輸出Q和串行輸出SO向外部輸出，同時反饋到“與”門24的第3輸入端。在這樣的結(jié)構(gòu)中，如果將測試模式信號TM2定為“1”，則與圖43中示出的現(xiàn)有的S-FF200等效，可進行與S-FF200完全相同的工作。另一方面，如果將測試模式信號TM2定為“0”，則如以下那樣來工作。
如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖4的虛線所示，也可除去選擇器26，將選擇器25的輸出部Y直接連接到D-FF27的D輸入端。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“1”，則成為測試模式。在測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，比較器21的輸出強制性地變成“1”。因而，利用“與”門24將串行輸入SI與D-FF27的Q輸出的“與”(AND)運算結(jié)果反饋到D-FF27的D輸入。
在測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于”異”門22的輸出成為“0”，比較器21的輸出即比較結(jié)果數(shù)據(jù)成為“1”。因而。將串行輸入SI與D-FF27的Q輸出(鎖存數(shù)據(jù))的“與”運算結(jié)果反饋到D-FF27的D輸入。
另一方面，在兩者不一致的情況下，由于”異”門22的輸出成為“1”，比較結(jié)果數(shù)據(jù)成為“0”，故將指示故障的“0”強制性地鎖存于D-FF27中(復(fù)位)。
這樣的結(jié)構(gòu)的S-FF2與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例2的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖4的測試模式信號TM1和TM2。
因而，由于實施例2的測試電路的結(jié)構(gòu)與實施例1相同，在將測試模式信號TM2定為“0”的測試模式時，使指示故障的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。另外，由于實施例2的測試電路根據(jù)測試模式信號TM2的“1”/“0”，只在與產(chǎn)生不良的數(shù)據(jù)輸出DO<i>對應(yīng)的SFF<i>中鎖存“0”，能切換容易進行不良分析的工作模式(TM2=“1”，第2測試模式)和能縮短上述的測試時間的工作模式(TM2=“0”，第1測試模式)，故可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
《實施例3》圖5是示出作為本發(fā)明的實施例2的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖5所示，在“或”門32的一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TM3。而且，“或”門32的輸出端與“與”門30的一個輸入端連接。再有，其它的結(jié)構(gòu)與圖1中示出的S-FF1相同。
在這樣的結(jié)構(gòu)中，如果將測試模式信號TM3定為“1”，則由于能使串行輸入SI變成無效，故與圖43中示出的現(xiàn)有的S-FF2000相同，可在測試模式(第2測試模式)時進行不傳播串行輸出SO的測試工作。但是，移位工作與現(xiàn)有的S-FF200不同，必須在TM3=“0”、TM1=“0”和SM=“1”下進行。
另一方面，如果將測試模式信號TM3定為“0”，則由于成為與圖1中示出的S-FF1等效的電路結(jié)構(gòu)，故S-FF3進行與S-FF1完全相同的工作。
這樣的結(jié)構(gòu)的S-FF3與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例3的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖4的測試模式信號TM1和測試模式信號TM3。
因而，由于實施例3的測試電路的結(jié)構(gòu)與實施例1相同，在將測試模式信號TM3定為“0”的測試模式時，使指示故障的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
另外，由于實施例3的測試電路根據(jù)測試模式信號TM3的“1”/“0”，只在與產(chǎn)生不良的數(shù)據(jù)輸出DO<i>對應(yīng)的SFF<i>中鎖存“0”，能切換容易進行不良分析的工作模式(TM3=“1”，第2測試模式)和能縮短上述的測試時間的工作模式(TM3=“0”，第1測試模式)，故可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
此外，實施例3的S-FF3通過設(shè)定成TM3=1、TM1=0、SM=1，將“與”門30的輸出強制性地定為“1”，可在D-FF27中鎖存“1”。在圖44中示出的現(xiàn)有的測試電路中，在測試RAM之前必須通過串行移位工作在各掃描觸發(fā)器中設(shè)定1，但由于用圖5中示出的S-FF3組成的掃描總線構(gòu)成的測試電路能在定時信號T的1個時鐘周期中通過上述設(shè)定在全部的SFF<0>～SFF<4>中一并地設(shè)定“1”，故可進一步縮短測試時間。
《實施例4》圖6是示出作為本發(fā)明的實施例4的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖6所示，在“或”門33的一個輸入端接收測試模式信號TM4，在另一個輸入端接收串行輸入SI。而且，”與”門34的一個輸入端與“或”門33的輸出端連接，另一個輸入端接收D-FF27的數(shù)據(jù)輸出Q?！芭c”門34的輸出端成為串行輸出SO。
S-FF4與圖4中示出的S-FF2相比，除上述事項以外，省略了測試模式信號TM2、“或”門31及其輸入輸出連接，但其它結(jié)構(gòu)與S-FF2相同。
在這樣的結(jié)構(gòu)中，如果將測試模式信號TM4定為“1”，則與圖43中示出的現(xiàn)有的S-FF200等效，可進行與S-FF200完全相同的工作。另一方面，如果將測試模式信號TM4定為“0”，則如以下那樣來工作。
如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖6的虛線所示，也可除去選擇器26，將選擇器25的輸出部Y直接連接到D-FF27的D輸入端。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“1”，則成為測試模式(第1測試模式)。在測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，比較器21的輸出強制性地變成“1”。因而，在D-FF27的數(shù)據(jù)輸出Q反饋到D輸入端的同時，將利用“與”門34得到的串行輸入SI與D-FF27的Q輸出(鎖存數(shù)據(jù))的“與”運算結(jié)果作為串行輸出SO來輸出。
在測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，“異”門22的輸出成為“0”，比較器21的輸出即比較結(jié)果數(shù)據(jù)成為“1”。因而，在D-FF27的數(shù)據(jù)輸出Q反饋到D輸入端的同時，串行輸入SI與D-FF27的Q輸出(鎖存數(shù)據(jù))的“與”運算結(jié)果作為串行輸出SO來輸出。
另一方面，在兩者不一致的情況下，由于”異”門22的輸出成為“1”，比較結(jié)果數(shù)據(jù)成為“0”，故將“0”強制性地鎖存于D-FF27中(復(fù)位)。因而，數(shù)據(jù)輸出Q和串行輸出SO都是“0”。
這樣的結(jié)構(gòu)的S-FF4與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例4的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖6的測試模式信號TM1和TM4。
因而，由于實施例4的測試電路與實施例1相同，在將測試模式信號TM4定為“0”的測試模式(第2測試模式)時，使指示故障的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
另外，實施例4的測試電路在將測試模式信號TM4定為“0”的測試模式(第1測試模式)時，由于只在與故障產(chǎn)生的數(shù)據(jù)輸出DO<i>對應(yīng)的SFF<i>中鎖存“0”，故通過在測試結(jié)束后從串行輸出數(shù)據(jù)SODO起移出SFF<0>～SFF<4>的鎖存數(shù)據(jù)，故可特別確定故障部位。
《實施例5》圖7是示出作為本發(fā)明的實施例5的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖7所示，倒相器35的輸入端與“與非”門28的輸出端連接，倒相器35的輸出作為串行輸出SO輸出。再有，其它結(jié)構(gòu)與圖5中示出的S-FF3相同。
在這樣的結(jié)構(gòu)中，如果將測試模式信號TM3定為“1”，則由于能使串行輸入SI變成無效，故與圖43中示出的現(xiàn)有的S-FF200相同，能在測試模式(第2測試模式)時進行不傳播串行輸出SO的測試工作。但是，與現(xiàn)有的S-FF200不同，必須設(shè)定為TM3=“0”、TM1=“0”、SM=“1”來進行移位工作。
另一方面，由于如果將測試模式信號TM3定為“0”，則成為與圖1中示出的S-FF1等效的電路結(jié)構(gòu)，故S-FF5可進行與S-FF1完全相同的工作。但是，在測試模式(第1測試模式)時，在由比較器21輸出的比較結(jié)果數(shù)據(jù)是指示故障的“0”時，在將“0”鎖存到D-FF27中之前，從倒相器35輸出指示故障的“0”作為串行輸出SO。
這樣的結(jié)構(gòu)的實施例5的S-FF5與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例5的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖4的測試模式信號TM1和測試模式信號TM3。
因而，由于實施例5的測試電路與實施例1相同，在將測試模式信號TM3定為“0”的測試模式時，使作為故障信息的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
此外，由于將實施例5的測試電路的結(jié)構(gòu)作成使比較器21的輸出、即比較結(jié)果數(shù)據(jù)瞬時地在倒相器35的輸出、即串行輸出SO上顯現(xiàn)，故與圖5中示出的實施例3的測試電路相比，能夠提前定時信號T的一個周期將指示故障的“0”傳遞到下一級的掃描觸發(fā)器，能謀求進一步縮短測試時間。
再者，實施例5的S-FF5通過設(shè)定為TM3=1、TM1=0、SM=1，能夠強制性地將“與”門30的輸出定為“1”，使“1”鎖存到D-FF27中，可進一步縮短測試時間。
此外，由于實施例5的測試電路根據(jù)測試模式信號TM3的“1”/“0”，能切換容易進行不良分析的工作模式(TM3=“1”，第2測試模式)和能縮短測試時間的工作模式(TM3=“0”，第1測試模式)，故與實施例3的測試電路相同，可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
《實施例6》圖8是示出本發(fā)明的實施例6即備有帶有測試電路的RAM和冗余電路的半導(dǎo)體集成電路裝置的結(jié)構(gòu)的電路圖。圖8中的帶有測試電路的RAM12例如相當(dāng)于由圖2中示出的RAM11和測試電路10構(gòu)成的結(jié)構(gòu)。
再有，作為測試電路10中的SFF<0>～SFF<4>，也可使用圖1、圖4、圖5、圖6和圖7中示出的S-FF1～5中的任一個S-FF。如圖8所示，將SFF<1>～SFF<4>的串行輸出SO<1>～SO<4>取入到寄存器214中，作為存儲數(shù)據(jù)G<1>～G<4>來存儲。
冗余電路14對應(yīng)于帶有測試電路的RAM12的數(shù)據(jù)輸出Q<0>～Q<4>設(shè)有選擇器230～234。在選擇器230～233的各自的“0”輸入端接收數(shù)據(jù)輸出Q<0>～Q<3>，在“1”輸入端接收數(shù)據(jù)輸出Q<1>～Q<4>，在控制輸入端接收存儲數(shù)據(jù)G<1>～G<4>。而且，選擇器230～233的輸出作為冗余數(shù)據(jù)輸出XDO<0>～XDO<3>來輸出。
另一方面，對應(yīng)于帶有測試電路的RAM12的數(shù)據(jù)輸入DI<0>～DI<4>，設(shè)有“或”門215、選擇器234～236。在“或”門215的一個輸入端接收冗余數(shù)據(jù)輸入XDI<0>，在另一個輸入端接收輸出數(shù)據(jù)G<1>。在選擇器234～236的各自的“0”輸入端接收冗余數(shù)據(jù)輸入XDI<1>～XDI<3>，在“1”輸入端接收冗余數(shù)據(jù)輸入XDI<0>～XDI<2>，在控制輸入端接收存儲數(shù)據(jù)G<2>～G<4>。
而且，將“或”門215的輸出供給數(shù)據(jù)輸入DI<0>，將選擇器234～236的輸出供給數(shù)據(jù)輸入DI<1>～DI<3>，將冗余數(shù)據(jù)輸出XDO<3>原封不動地供給數(shù)據(jù)輸入DI<4>。
在這樣的結(jié)構(gòu)中，例如，考慮帶有測試電路的RAM12的數(shù)據(jù)輸出DO<2>中存在故障的情況。此時，通過在傳播串行輸出SO的第1測試模式下進行測試工作，在對應(yīng)于數(shù)據(jù)輸出DO<2>的SFF<2>中鎖存“0”，指示故障的“0”的串行輸出SO傳播SFF<1>和SFF<0>。
其結(jié)果，SO<2>=SO<1>=SO<0>=“0”(SO<3>、SO<4>仍然是“1”)。
如果將串行輸出SO<1>～SO<3>取入到寄存器214中，則變成{G<1>=0,G<2>=0,G<3>=1,G<4>=1}。其結(jié)果，以基于存儲數(shù)據(jù)G<1>～G<4>的選擇器230～233的信號選擇產(chǎn)生的對應(yīng)關(guān)系{DO<4>/Q<4>對應(yīng)XDO<3>,DO<3>/Q<3>對應(yīng)XDO<2>,DO<1>/Q<1>對應(yīng)XDO<1>,DO<0>/Q<0>對應(yīng)XDO<0>}，輸出冗余數(shù)據(jù)輸出XDO<0>～XDO<3>。即不使用有故障的數(shù)據(jù)輸出DO<2>。
同樣，以基于存儲數(shù)據(jù)G<2>～G<4>的選擇器234～236的信號選擇產(chǎn)生的對應(yīng)關(guān)系{XDI<3>對應(yīng)DI<4>,XDI<2>對應(yīng)DI<3>和DI<2>,XDI<1>對應(yīng)DI<1>,XDI<0>對應(yīng)DI<0>}，輸入冗余數(shù)據(jù)輸入XDI<0>～XDI<3>。即也在除對應(yīng)于有故障的數(shù)據(jù)輸出DO<2>的數(shù)據(jù)輸入DI<2>以外的數(shù)據(jù)輸入DI<3>中輸入冗余數(shù)據(jù)輸入XDI<2>。
這樣，通過由冗余電路14產(chǎn)生的連接切換，即使在對應(yīng)于數(shù)據(jù)輸出DO<2>的帶有測試電路的RAM12中存在故障，利用帶有測試電路的RAM12和冗余電路14，也可作為4位輸入輸出的RAM正常地工作。
如上所述，利用帶有測試電路的RAM12的串行輸出SO<0>～SO<4>，指示故障的位與不指示故障的位的邊界變得明確。
因而，由于實施例6的冗余電路14能將存儲數(shù)據(jù)G<1>～G<4>、即帶有測試電路的RAM12的串行輸出SO<1>～SO<4>原封不動地用于選擇器230～236的控制，故可用簡單的電路結(jié)構(gòu)來實現(xiàn)。
再有，在正常工作時，在不將SFF<0>～SFF<4>內(nèi)的D-FF27作為輸出用的FF使用的情況下，通過將D-FF27作為冗余電路14的冗余控制數(shù)據(jù)保存用的寄存器來利用，可省略寄存器214。此外，也可省略“或”門215，如虛線所示將數(shù)據(jù)輸入DI<0>與冗余數(shù)據(jù)輸入XDI<0>短路。
《實施例7》圖9是示出本發(fā)明的實施例7即備有帶有測試電路的RAM和備有冗余電路的RAM的結(jié)構(gòu)的電路圖。圖9中的帶有測試電路的RAM13例如相當(dāng)于由圖3中示出的RAM11和測試電路16構(gòu)成的結(jié)構(gòu)。
再有，作為測試電路10中的SFF<0>～SFF<4>，也可使用圖1、圖4、圖5、圖6和圖7中示出的S-FF1～5中的任一個S-FF。如圖9所示，將SFF<1>～SFF<4>的串行輸出SO<1>～SO<4>取入到寄存器214中，作為存儲數(shù)據(jù)G<1>～G<4>來存儲。
冗余電路17對應(yīng)于帶有測試電路的RAM13的數(shù)據(jù)輸出DO<1>～DO<4>設(shè)有選擇器230～234。在選擇器230～233的各自的“0”輸入端接收數(shù)據(jù)輸出DO<0>～DO<3>，在“1”輸入端接收數(shù)據(jù)輸出DO<1>～DO<4>，在控制輸入端接收存儲數(shù)據(jù)G<1>～G<4>。而且，選擇器230～233的輸出作為冗余數(shù)據(jù)輸出XDO<0>～XDO<3>來輸出。
另一方面，對應(yīng)于帶有測試電路的RAM13的數(shù)據(jù)輸入DIX<0>～DIX<4>，設(shè)有“或”門215、選擇器234～236。在“或”門215的一個輸入端接收冗余數(shù)據(jù)輸入XDI<0>，在另一個輸入端接收輸出數(shù)據(jù)G<1>。在選擇器234～236的各自的“0”輸入端接收冗余數(shù)據(jù)輸入XDI<1>～XDI<3>，在各自的“1”輸入端接收冗余數(shù)據(jù)輸入XDI<0>～XDI<2>，在控制輸入端接收存儲數(shù)據(jù)G<2>～G<4>。
而且，將“或”門215的輸出供給數(shù)據(jù)輸入DIX<0>，將選擇器234～236的輸出供給數(shù)據(jù)輸入DIX<1>～DIX<3>，將冗余數(shù)據(jù)輸出XDO<3>原封不動地供給數(shù)據(jù)輸入DIX<4>。
在這樣的結(jié)構(gòu)中，例如，考慮帶有測試電路的RAM13的數(shù)據(jù)輸出DO<2>中存在故障的情況，與實施例6相同，通過進行傳播串行輸出SO的第1測試模式的測試工作，SO<2>=SO<1>=SO<0>=“0”(SO<3>、SO<4>仍然是“1”)。
其結(jié)果，通過基于存儲數(shù)據(jù)G<1>～G<4>的選擇器230～233的信號選擇，與實施例6相同，就不使用有故障的數(shù)據(jù)輸出DO<2>。
同樣，通過基于存儲數(shù)據(jù)G<2>～G<4>的選擇器234～236的信號選擇，與實施例6相同，也在除對應(yīng)于有故障的數(shù)據(jù)輸出DO<2>的數(shù)據(jù)輸入DIX<2>以外的數(shù)據(jù)輸入DIX<3>中輸入冗余數(shù)據(jù)輸入XDI<2>。
這樣，通過由冗余電路17產(chǎn)生的連接切換，即使在對應(yīng)于數(shù)據(jù)輸出DO<2>的帶有測試電路的RAM13中存在故障，利用帶有測試電路的RAM13和冗余電路17，也可作為4位輸入輸出的RAM正常地工作。
再者，由于實施例7的冗余電路17，與實施例6相同，帶有測試電路的RAM13的串行輸出SO<1>～SO<4>原封不動地用于選擇器230～236的控制，故可用簡單的電路結(jié)構(gòu)來實現(xiàn)。
再有，在正常工作時，在不將SFF<0>～SFF<4>內(nèi)的D-FF27作為輸出用的FF使用的情況下，通過將D-FF27作為冗余電路17的冗余控制數(shù)據(jù)保存用的寄存器來利用，可省略寄存器214。此外，也可省略“或”門215，如虛線所示將數(shù)據(jù)輸入DI<0>與冗余數(shù)據(jù)輸入XDI<0>短路。
《實施例8》圖10是示出作為本發(fā)明的實施例8的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖10所示，“與”門36的一個輸入端與選擇器25的輸出部Y連接，另一個輸入端與比較器21的輸出端連接。
S-FF6與圖4中示出的實施例2的S-FF2相比，除上述事項以外，省略了測試模式信號TM2、“或”門31及其輸入輸出連接以及“與”門24及其輸入輸出連接，但其它結(jié)構(gòu)與S-FF2相同。
在這樣的結(jié)構(gòu)中，如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖10的虛線所示，也可除去選擇器26，將選擇器25的輸出部Y直接連接到D-FF27的D輸入端。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，比較控制信號CMP定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“1”，則成為使串行輸入SI無效的測試模式(第2測試模式)，能進行與圖43中示出的S-FF200同樣的測試工作。
另一方面，如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為使串行輸入SI有效的測試模式(第1測試模式)。在該測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，比較器21的輸出強制性地變成“1”。因而，將串行輸入SI原封不動地鎖存于D-FF27中，作為D-FF27的Q輸出和串行輸出SO來輸出。
在使串行輸入SI變得有效的測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“異”門22的輸出成為“0”，比較器21的輸出即比較結(jié)果數(shù)據(jù)成為“1”。因而。將串行輸入SI原封不動地鎖存于D-FF27中，作為D-FF27的Q輸出和串行輸出SO來輸出。
另一方面，在兩者不一致的情況下，由于“異”門22的輸出成為“1”，比較結(jié)果數(shù)據(jù)成為“0”，故將“0”強制性地鎖存于D-FF27中(復(fù)位)。因而，數(shù)據(jù)輸出Q和串行輸出SO都成為指示故障的“0”。
這樣的結(jié)構(gòu)的實施例8的S-FF6與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例8的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖10的測試模式信號TM1。
因而，由于實施例8的測試電路與實施例1相同，在使串行輸入SI變得有效的測試模式時，使作為故障信息的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
再者，即使實施例8的S-FF6與圖43中示出的現(xiàn)有的S-FF200比較，其電路結(jié)構(gòu)要素(3個邏輯門，2個選擇器，1個D-FF)不增加，具有能用簡單的電路結(jié)構(gòu)來實現(xiàn)的效果。
此外，由于實施例8的測試電路根據(jù)測試模式信號TM1的“1”/“0”，能切換容易進行不良分析的工作模式(TM1=“1”，第2測試模式)和能縮短測試時間的工作模式(TM1=“0”，第1測試模式)，故與實施例3的測試電路相同，可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
此外，實施例8的S-FF6在使串行輸入SI變得有效的測試模式時，由于在“與”門36中進行從比較器21輸出的比較結(jié)果數(shù)據(jù)與串行輸入SI的“與”運算，忽略D-FF27的數(shù)據(jù)輸出Q，故具有本身不遺留指示故障的“0”的特征。
《實施例9》
圖11是示出作為本發(fā)明的實施例9的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。
如圖11所示，S-FF7與圖4中示出的S-FF2相比，省略了測試模式信號TM2、“或”門31及其輸入輸出連接，同時將“與”門24的輸出作為串行輸出SO來輸出。但其它結(jié)構(gòu)與S-FF2相同。
在這樣的結(jié)構(gòu)中，如果將移位模式信號SM定為“0”，則成為正常工作，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖11的虛線所示，也可除去選擇器26，將選擇器25的輸出部Y直接連接到D-FF27的D輸入端。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，比較控制信號CMP定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM定為“1”，測試模式信號TM1定為“1”，則成為使串行輸入SI無效的測試模式(第2測試模式)，能進行與圖43中示出的S-FF200同樣的測試工作。
另一方面，如果將移位模式信號SM定為“1”，測試模式信號TM1定為“0”，則成為使串行輸入SI有效的測試模式(第1測試模式)。在該測試模式時，如果將比較控制信號CMP定為“0”，則成為測試無效狀態(tài)，比較器21的輸出強制性地變成“1”。因而，將串行輸入SI原封不動地鎖存于D-FF27中，將D-FF27的Q輸出原封不動地作為串行輸出SO來輸出。
在使串行輸入SI有效的第1測試模式時，如果將比較控制信號CMP定為“1”，則成為測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“異”門22的輸出成為“0”，比較器21的輸出即比較結(jié)果數(shù)據(jù)成為“1”。因而。將串行輸入SI原封不動地鎖存于D-FF27中，將D-FF27的Q輸出原封不動地作為串行輸出SO來輸出。
另一方面，在兩者不一致的情況下，由于“異”門22的輸出成為“1”，比較結(jié)果數(shù)據(jù)成為“0”，故串行輸出SO強制性地成為“0”。另一方面，將串行輸入SI原封不動地鎖存于D-FF27中，作為D-FF27的Q輸出來輸出。
這樣的結(jié)構(gòu)的實施例9的S-FF7與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例9的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖11的測試模式信號TM1。
因而，由于實施例9的測試電路與實施例1相同，在使串行輸入SI有效的第1測試模式時，使作為指示故障的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地傳播，故能迅速地檢測出RAM11的不良，與以往相比可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
再者，即使實施例9的S-FF7與圖43中示出的現(xiàn)有的S-FF200比較，其電路結(jié)構(gòu)要素(3個邏輯門，2個選擇器，1個D-FF)也不增加，具有能用簡單的電路結(jié)構(gòu)來實現(xiàn)的效果。
此外，由于實施例9的測試電路根據(jù)測試模式信號TM1的“1”/“0”，能切換容易進行不良分析的工作模式(TM1=“1”，第2測試模式)和能縮短上述的測試時間的工作模式(TM1=“0”，第1測試模式)，故與實施例3的測試電路相同，可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
此外，實施例9的S-FF7在使串行輸入SI變得有效的測試模式時，由于在“與”門24中進行比較器21的比較結(jié)果與D-FF27的數(shù)據(jù)輸出Q的“與”運算并輸出串行輸出SO，但D-FF27的數(shù)據(jù)輸出Q不反饋到D輸入端，故具有本身不遺留“0”的故障信息的特征。
《實施例10》將S-FF1～7內(nèi)的比較器21變更為多輸入端的比較器的掃描觸發(fā)器是實施例10的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器。實施例10的S-FF對于多位輸出的RAM(DRAM/SRAM)是有效的。
在圖12中，對4位輸入(DO<0>、DO<1>、DO<2>、DO<3>)的比較器進行了例示。如該圖中所示，比較器50由“異”門51～54、“或”門55和“與非”門56構(gòu)成。
在“異”門51～54的各自的一個輸入端接收輸入數(shù)據(jù)DO<0>～DO<3>，在各自的另一個輸入端接收預(yù)期值數(shù)據(jù)EXP<0>～EXP<3>。而且，4輸入端的“或”門55與“異”門51～54的輸出端連接，“與非”門56的一個輸入端與“或”門55的輸出端連接，在另一個輸入端接收比較控制信號CMP。
通過將這樣的結(jié)構(gòu)的比較器50來替換S-FF1～7的比較器21，可得到實施例10的S-FF。實施例10的S-FF能一并進行4位的比較。因而，在構(gòu)成測試電路內(nèi)的掃描總線的情況下，如果使用實施例10的S-FF，則用內(nèi)裝了比較器21的S-FF1～7的數(shù)目的四分之一就可以了。
再有，也可以獨立地提供預(yù)期值數(shù)據(jù)(EXP<0>、EXP<1>、EXP<2>、EXP<3>)，也可以適當(dāng)?shù)鼐幗M，對每個組提供共同的值(依據(jù)RAM的結(jié)構(gòu)而定)。
圖13是示出利用了實施例10的S-FF的半導(dǎo)體集成電路裝置的測試電路的結(jié)構(gòu)的電路圖。測試電路18對應(yīng)于RAM15的數(shù)據(jù)輸出DO<0>～DO<31>而設(shè)置。
如圖13所示，測試電路18將8個各自具有圖12中示出的比較器50的實施例10的S-FF、即MSFF<0>～MSFF<7>串聯(lián)連接起來，形成了RAM測試用的掃描總線。
即，MSFF<7>將由外部得到的串行輸入數(shù)據(jù)SID0作為串行輸入SI，將串行輸出SO與MSFF<6>的串行輸入SI連接起來，同樣，將MSFF<5>、…MSFF<1>和MSFF<0>串聯(lián)連接起來，最后一級的MSFF<0>的串行輸出SO成為串行輸出數(shù)據(jù)SODO。
MSFF<0>～MSFF<7>共同地接收預(yù)期值數(shù)據(jù)EXP<3∶0>(EXP<3>～EXP<0>)，同時，雖然在圖13中未示出，但與圖2的SFF<0>～SFF<4>相同，共同地接收移位模式信號SM、測試模式信號TM、比較控制信號CMP和定時信號T。
此外，接收RAM15的輸出數(shù)據(jù)DO<3∶0>(DO<3>～DO<0>)作為MSFF<0>的輸入數(shù)據(jù)DO<3∶0>(DO<3>～DO<0>)，接收輸出數(shù)據(jù)DO<7∶4>作為MSFF<1>的輸入數(shù)據(jù)DO<3∶0>，同樣，接收輸出數(shù)據(jù)DO<11∶8>、…、DO<27∶24>和DO<31∶28>作為MSFF<2>、…、MSFF<6>和MSFF<7>各自的輸入數(shù)據(jù)DO<3∶0>。
而且，MSFF<0>～MSFF<7>各自的數(shù)據(jù)輸出Q成為數(shù)據(jù)輸出Q<0>～Q<7>。
以下，與圖2中示出的測試電路10相同，測試電路18可進行對于RAM18的數(shù)據(jù)輸出D0<0>～DO<31>的測試。
這樣，由于實施例10的測試電路18在測試模式時，使“0”(指示故障的信息)在由MSFF<0>～MSFF<7>構(gòu)成的掃描總線上順序地移位傳播，故在測試模式期間中即使哪一個MSFF鎖存“0”，也可迅速地在串行輸出數(shù)據(jù)SODO上顯現(xiàn)指示故障的“0”。
其結(jié)果，由于通過在測試模式期間中觀察串行輸出數(shù)據(jù)SODO能迅速地檢測出RAM15的不良，故與以往相比，可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
此時，相對于32位的數(shù)據(jù)輸出DO<0>～DO<31>，只設(shè)置8個MSFF<0>～MSFF<7>即可。
再有，在圖13中示出的測試電路18中，沒有示出對應(yīng)于RAM15的數(shù)據(jù)輸入DI<0>～DI<31>的部分，但例如可使用圖14或圖15的數(shù)據(jù)輸入部18A。
如圖14所示，測試電路18的數(shù)據(jù)輸入部18A由觸發(fā)器FF<0>～FF<31>、選擇器SL1<0>～SL1<31>和選擇器SL2<0>～SL2<31>構(gòu)成。
在選擇器SL2<0>～SL2<31>各自的“0”輸入端接收輸入數(shù)據(jù)DIN<0>～DIN<31>，各自的控制輸入端共同地接收選擇信號SELSID。
在選擇器SL2<0>、SL2<4>、…、SL2<28>各自的“1”輸入端接收測試數(shù)據(jù)SID<0>，在選擇器SL2<1>、SL2<5>、…、SL2<29>各自的“1”輸入端接收測試數(shù)據(jù)SID<1>，在選擇器SL2<2>、SL2<6>、…、SL2<26>、SL2<30>各自的“1”輸入端接收測試數(shù)據(jù)SID<2>，在選擇器SL2<3>、SL2<7>、…、SL2<27>、SL2<31>各自的“1”輸入端接收測試數(shù)據(jù)SID<3>。
選擇器SL1<0>～SL1<31>各自的“0”輸入端與選擇器SL2<0>～SL2<31>的輸出端連接，選擇器SL2<0>～SL2<31>的輸出端與觸發(fā)器FF<0>～FF<31>的輸入端連接。
在SL1<31>的“1”輸入端接收串行輸入SIDI，在選擇器SL1<0>～SL1<30>的“1”輸入端接收觸發(fā)器FF<1>～FF<31>的輸出。將控制信號SMDI共同地輸入到選擇器SL1<0>～SL1<31>各自的控制輸入端。
而且，將觸發(fā)器FF<0>～FF<31>各自的輸出供給數(shù)據(jù)輸入端DI<0>～DI<31>，同時觸發(fā)器FF<0>的輸出成為串行輸出SODI。再有，省略了觸發(fā)器FF<0>～FF<31>的定時控制線等圖示。
在這樣的結(jié)構(gòu)中，數(shù)據(jù)輸入部18A在正常工作時(或用戶邏輯的掃描測試中的數(shù)據(jù)的俘獲工作時)，通過設(shè)定成{SMDI=0,SELSID=0}，可將輸入數(shù)據(jù)DIN<0>～DIN<31>通過觸發(fā)器FF<0>～FF<31>供給RAM15的數(shù)據(jù)輸入端DI<0>～DI<31>。再有，輸入數(shù)據(jù)DIN<0>～DIN<31>是隨機邏輯的輸出結(jié)果。
此外，在移位工作時，設(shè)定成{SMDI=1}，構(gòu)成由從串行輸入SIDI朝向串行輸出SODI的觸發(fā)器FF<31>～FF<0>形成的串聯(lián)移位寄存器。
在RAM測試時，通過設(shè)定成{SMDI=0,SELSID=1}，使測試數(shù)據(jù)SID<j>對應(yīng)于數(shù)據(jù)輸入DI<i>，將測試數(shù)據(jù)SID<j>通過FF<i>傳遞給數(shù)據(jù)輸入端DI<i>，以便能進行圖13中的輸出數(shù)據(jù)DO<i>(i=0～31)與預(yù)期值數(shù)據(jù)EXP<j>(j=0～3)的比較驗證。即，通過測試數(shù)據(jù)SID<j>供給RAM15在測試時的寫入數(shù)據(jù)。
另一方面，如圖15中所示，測試電路18的數(shù)據(jù)輸入部18B由觸發(fā)器FF<0>～FF<31>、選擇器SL3<0>～SL3<31>和選擇器SL4<0>～SL4<31>構(gòu)成。
在選擇器SL4<0>、SL4<4>、…、SL4<28>各自的“1”輸入端接收測試數(shù)據(jù)SID<0>，在選擇器SL4<1>、SL4<5>、…、SL4<29>各自的“1”輸入端接收測試數(shù)據(jù)SID<1>，在選擇器SL4<2>、SL4<6>、…、SL4<26>、SL4<30>各自的“1”輸入端接收測試數(shù)據(jù)SID<2>，在選擇器SL4<3>、SL4<7>、…、SL4<27>、SL4<31>各自的“1”輸入端接收測試數(shù)據(jù)SID<3>。
在選擇器SL4<31>的“0”輸入端接收串行輸入SIDI，在選擇器SL4<0>～SL4<30>的“0”輸入端接收觸發(fā)器FF<1>～FF<31>的輸出。將選擇信號SELSID共同地輸入到選擇器SL4<0>～SL4<31>各自的控制輸入端。
在選擇器SL3<0>～SL3<31>各自的“0”輸入端接收輸入數(shù)據(jù)DIN<0>～DIN<31>，各自的“1”輸入端與SL4<0>～SL4<31>的輸出端連接，在各自的控制輸入端共同地接收控制信號SMDI。而且，選擇器SL3<0>～SL3<31>的輸出端與觸發(fā)器FF<0>～FF<31>的輸入端連接。
將觸發(fā)器FF<0>～FF<31>各自的輸出供給數(shù)據(jù)輸入端DI<0>～DI<31>，同時觸發(fā)器FF<0>的輸出成為串行輸出SODI。再有，省略了觸發(fā)器FF<0>～FF<31>的定時控制線等圖示。
在這樣的結(jié)構(gòu)中，數(shù)據(jù)輸入部18B在正常工作時(或用戶邏輯的掃描測試中的數(shù)據(jù)的俘獲工作時)，通過設(shè)定成{SMDI=0}，可將輸入數(shù)據(jù)DIN<0>～DIN<31>通過觸發(fā)器FF<0>～FF<31>供給RAM15的數(shù)據(jù)輸入端DI<0>～DI<31>。再有，輸入數(shù)據(jù)DIN<0>～DIN<31>是隨機邏輯的輸出結(jié)果。
此外，在移位工作時，設(shè)定成{SMDI=1,SELSID=1}，構(gòu)成由從串行輸入SIDI朝向串行輸出SODO的觸發(fā)器FF<31>～FF<0>形成的串聯(lián)移位寄存器。
在RAM測試時，通過設(shè)定成{SMDI=1,SELSID=1}，使測試數(shù)據(jù)SID<j>對應(yīng)于數(shù)據(jù)輸入DI<i>，將測試數(shù)據(jù)SID<j>通過FF<i>傳遞給數(shù)據(jù)輸入端DI<i>，以便能進行圖13中的輸出數(shù)據(jù)DO<i>(i=0～31)與預(yù)期值數(shù)據(jù)EXP<j>(j=0～3)的比較驗證。即，通過測試數(shù)據(jù)SID<j>供給RAM15在測試時的寫入數(shù)據(jù)。
由于圖15中示出的數(shù)據(jù)輸入部18B成為在輸入數(shù)據(jù)DIN<i>和觸發(fā)器FF<i>之間設(shè)置1個選擇器SL4<i>的結(jié)構(gòu)，故與在輸入數(shù)據(jù)DIN<i>和觸發(fā)器FF<i>之間設(shè)置2個選擇器SL2<i>和SL2<i>的數(shù)據(jù)輸入部18A相比，能謀求縮短信號傳播時間，故能縮短對于輸入數(shù)據(jù)DIN<i>觸發(fā)器的建立(setup)時間，提高了其性能。
再有，為了進行故障檢測率高的測試，希望圖13的測試電路18考慮到RAM的結(jié)構(gòu)來決定RAM的數(shù)據(jù)輸出DO<0>～DO<4>與MSFF<0>～MSFF<7>的連接關(guān)系。以下，關(guān)于這一點舉例來說明。
圖16是示出半導(dǎo)體集成電路裝置的存儲單元陣列的一部分的布局圖。如該圖所示，按WL0～WL7的順序設(shè)置字線WL，按BL0、BL2、BL0B、BL2B、BL1、BL3、BL1B、BL3B的順序設(shè)置位線BL，使其與字線WL垂直地交叉。再有，下面要詳細敘述，將位線BLi(i=0～3)和BLib成對地使用，共同連接到差分型的讀出放大器上。
此外，在1條位線BL和1、2條字線WL在平面上交叉的同時，在圖16的傾斜方向上形成多個有源區(qū)61，在與1條位線BL在平面上交叉的同時，與字線WL平行地形成多個存儲節(jié)點62。
而且，各有源區(qū)61的中心區(qū)域通過位線接觸點64與位線BL進行導(dǎo)電性連接，各有源區(qū)61的端部區(qū)域通過存儲節(jié)點接觸點63與存儲節(jié)點62進行導(dǎo)電性連接。
1位的存儲單元由選擇晶體管和存儲節(jié)點62(電容器的一個電極)構(gòu)成。在有源區(qū)61內(nèi)形成選擇晶體管，將字線WL作為柵電極。多個有源區(qū)61的大部分中，在有源區(qū)61的內(nèi)部形成2個選擇晶體管，同時與2個存儲節(jié)點62進行導(dǎo)電性連接，共有1個位線接觸點64。
這樣，位線接觸點64與選擇晶體管的一個電極區(qū)域和位線BL進行導(dǎo)電性連接，存儲節(jié)點接觸點62與選擇晶體管的另一個電極區(qū)域和存儲節(jié)點62進行導(dǎo)電性連接。
再有，為了在圖16中識別各存儲單元，附加了識別號碼(對應(yīng)于字線WLi、位線BLj(B)，WiBj的形式)。
圖17是圖16的平面結(jié)構(gòu)的等效電路圖。在DRAM中存在存儲單元電容器的另一個電極(單元板電極)，但在圖16中省略了其圖示。在圖17中用VC示出了單元板電極的電位。
如圖17中所示可知，1個存儲單元由存儲單元電容器CO和選擇晶體管ST構(gòu)成，2個存儲單元共有1個節(jié)點，與位線BL連接。
圖18是示出包含圖17中示出的那樣的電路結(jié)構(gòu)和讀出放大器的高位存儲單元陣列MA的結(jié)構(gòu)的電路圖。如該圖中所示，將圖17中示出的結(jié)構(gòu)放大，通過字線WL0～WL255和位線對BL0、BL0B～BL63、BL63B及讀出放大器SA0～SA61來構(gòu)成存儲單元陣列MA。位線對Bli、BLiB(i=0～63)共同連接到差分型讀出放大器SAi上。
利用列選擇信號CSL<0>來控制讀出放大器SA0～SA3的激活/非激活，利用列選擇信號CSL<1>來控制讀出放大器SA4～SA7的激活/非激活，以下，同樣地，利用列選擇信號CSL<k>來控制讀出放大器SA(4*k)～SA(4*k+3)(k=2～15)的激活/非激活。
讀出放大器SA0、SA4、…、SA60的輸出與局部輸入輸出線LIO0連接，讀出放大器SA1、SA5、…、SA61的輸出與局部輸入輸出線LIO1連接，讀出放大器SA2、SA6、…、SA62的輸出與局部輸入輸出線LIO2連接，讀出放大器SA3、SA7、…、SA63的輸出與局部輸入輸出線LIO3連接。
這樣來配置多個存儲單元MC，以便即使字線WL1～WL255中的任一條字線WL成為激活狀態(tài)，也只與連接到讀出放大器SAi的位線對BLi、BLiB中的一對連接。
例如，在激活字線WL1的情況下，位線BL0的存儲單元MC的數(shù)據(jù)被讀出，產(chǎn)生微小的電位變化，但在位線BL0B上由于未與存儲單元MC連接，故電位不變化。因此，讀出放大器SA0通過在激活狀態(tài)時檢測出位線對BL0、BL0B間的微小的電位差并進行放大，再輸出到局部輸入輸出線LIO1，可進行讀出工作。
這樣，如果選擇字線WLj(j=0～255中的任一個)，則將基于對應(yīng)的存儲單元MC的數(shù)據(jù)的電位差供給讀出放大器SA0～SA63。
而且，利用列選擇信號CSL<0>～CSL<15>中的一個列選擇信號CSL<m>將變成激活狀態(tài)的4個讀出放大器SA(4*m)～SA(4*m+3)的放大輸出供給局部輸入輸出線LIO0～LIO3中的局部輸入輸出端。
再有，讀出放大器SAi具有在讀出時檢測·放大位線對BLi、BLiB的電位差的功能，同時也具有在寫入時根據(jù)被輸入的信號，將位線對BLi、BLiB中的一條定為“H”(高)，另一條定為“L”(低)的寫入驅(qū)動器功能。
圖19是示出具有多個圖18中示出的存儲單元陣列并包含外圍電路(譯碼器及寫入驅(qū)動器等)的高位DRAM的結(jié)構(gòu)的電路圖。
如該圖所示，分別配置8個圖18中示出的結(jié)構(gòu)的存儲單元陣列MA0～MA7。各存儲單元陣列MAi(i=0～7)以圖18的連接關(guān)系連接到局部輸入輸出線LIO0<i>～局部輸入輸出線LIO3<i>上(在圖19中省略其圖示)。
而且，各局部輸入輸出線LIO0<i>～LIO3<i>通過開關(guān)電路SWb連接到全局輸入輸出線GIO<i*4>～GIO<(i*4)+3>上。開關(guān)電路SWb全部接收塊選擇信號BSb，塊選擇信號BSb在指示激活狀態(tài)時成為導(dǎo)通狀態(tài)。
X譯碼器XDb接收塊選擇信號BSb和X地址XA<0∶7>(XA<0>～XA<7>)，在塊選擇信號BSb指示激活狀態(tài)時，根據(jù)X地址XA<0∶7>選擇WL<0∶255>(WL0～WL255)中的一條字線WL。
X譯碼器XDb、存儲單元陣列MA0～MA7、LIO0<i>～局部輸入輸出線LIO3<i>和開關(guān)電路SWb構(gòu)成1個存儲單元陣列塊MBb。實際上，存在多個存儲單元陣列塊MBb，但在圖19中只示出1個存儲單元陣列塊MBb。
Y譯碼器YD根據(jù)Y地址YA<0∶3>(YA<0>～YA<7>)，使列選擇信號CSL<0>～CSL<15>中的一個信號成為激活狀態(tài)。
數(shù)據(jù)輸入DI<0>～DI<31>分別通過寫入驅(qū)動器WD連接到全局輸入輸出線GIO<0>～GIO<31>上，全局輸入輸出線GIO<0>～GIO<31>分別通過緩沖放大器BA作為數(shù)據(jù)輸出DO<0>～DO<31>來輸出。
通過寫啟動(enable)信號WE來控制全部寫入驅(qū)動器WD的激活/非激活。
在塊選擇信號BSb指示激活狀態(tài)時，X譯碼器XDb成為激活狀態(tài)，通過開關(guān)電路SWb變成導(dǎo)通狀態(tài)，來選擇存儲單元陣列塊MBb。
其結(jié)果，在讀出時(寫啟動信號WE指示非激活狀態(tài))，各存儲單元陣列MAi的讀出數(shù)據(jù)通過局部輸入輸出線(LIO0<i>、LIO1<i>、LIO2<i>、LIO3<i>)供給全局輸入輸出線(GIO<0>～GIO<31>)。由于在讀出工作時寫入驅(qū)動器WD是非激活狀態(tài)，將從各存儲單元陣列MAi讀出的數(shù)據(jù)作為DRAM的數(shù)據(jù)輸出DO<0>～DO<31>來輸出。
另一方面，在寫入工作時(寫啟動信號WE指示激活狀態(tài))，由于寫入驅(qū)動器WD被激活，故從DRAM的數(shù)據(jù)輸入DI<0>～DI<31>得到的數(shù)據(jù)通過全局輸入輸出線(GIO<0>～GIO<31>)和局部輸入輸出線(LIO0<i>、LIO1<i>、LIO2<i>、LIO3<i>)寫入到各存儲單元陣列Mai的存儲單元中。
在該例中，同時進行對于圖18中示出的結(jié)構(gòu)的各存儲單元陣列MAi內(nèi)的4個存儲單元的寫入。為了對于在存儲單元陣列MAi內(nèi)被選擇的4個存儲單元寫入任意的測試數(shù)據(jù)，有必要將測試電路設(shè)計成能對于這4個存儲單元獨立地寫入數(shù)據(jù)。由于圖14、圖15中示出的數(shù)據(jù)輸入部18A、18B能分別獨立地輸入測試數(shù)據(jù)SID<0>～SID<3>，故能相對于各存儲單元陣列MAi內(nèi)的4個存儲單元獨立地寫入數(shù)據(jù)。
此外，有必要將測試電路設(shè)計成在測試數(shù)據(jù)的讀出時(對應(yīng)于寫入數(shù)據(jù))能設(shè)定任意的4個預(yù)期值。由于圖13中示出的測試電路18能獨立地輸入預(yù)期值數(shù)據(jù)EXP<0>～EXP<3>，故能設(shè)定任意的4個預(yù)期值。
這樣，在圖13～圖15中示出的實施例10的測試電路18(數(shù)據(jù)輸入部18A、18B)能相對于存儲單元陣列內(nèi)的存儲單元進行任意的測試數(shù)據(jù)的測試。
因而，由于實施例10的測試電路18的RAM的數(shù)據(jù)輸出DO<0>～DO<31>與MSFF<0>～MSFF<7>的連接關(guān)系成為考慮到圖16～圖19中示出的RAM的結(jié)構(gòu)的連接關(guān)系，故能對于圖16～圖19中示出的RAM進行有效的測試。
《實施例11》圖20和圖21是示出作為本發(fā)明的實施例11的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。再有，圖20示出了使用了1位輸入用的比較器21的結(jié)構(gòu)，圖21示出了使用了多位輸入用的比較器50的結(jié)構(gòu)。
如圖20所示，在“或”門37的一個輸入端接收測試模式信號TM5，另一個輸入端與選擇器25的輸出部Y連接?！芭c”門38的一個輸入端與“或”門37的輸出端連接，另一個輸入端與比較器21的輸出端連接。而且，“與”門38的輸出端與D-FF27的D輸入端連接。
S-FF8A與圖10中示出的實施例8的S-FF6相比，除上述事項以外，省略了選擇器26及其輸入輸出連接以及“與”門36及其輸入輸出連接，但其它結(jié)構(gòu)與S-FF6相同。
在這樣的結(jié)構(gòu)中，如果將測試模式信號TM5定為“0”，則與將移位模式信號SM定為“1”的實施例8的S-FF6成為等效的結(jié)構(gòu)。
如果將測試模式信號TM1定為“0”，比較控制信號CMP定為“0”，則成為移位工作模式，與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將測試模式信號TM1定為“1”，則成為使串行輸入SI無效的測試模式(第2測試模式)，能進行與圖43中示出的S-FF200同樣的測試工作。另一方面，如果將測試模式信號TM1定為“0”，則成為使串行輸入SI有效的測試模式(第1測試模式)。
另一方面，如果將測試模式信號TM5定為“1”，則成為不良觀察模式，來自選擇器25的輸出部Y的輸出變成無效，將作為比較器21的輸出的比較結(jié)果數(shù)據(jù)原封不動地取入D-FF27中。
因而，如果在不良觀察模式下在外部的測試裝置中觀察D-FF27的數(shù)據(jù)輸出Q，則能容易地進行不良分析。此外，也可得到用于DRAM等大容量的RAM的冗余電路的切換(例如用激光裝置來切斷熔絲)所需要的失效位映像(fail bit map)信息。
實施例11的S-FF8A與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例11的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖20的測試模式信號TM1和TM5。
再者，即使實施例11的S-FF8A與圖43中示出的現(xiàn)有的S-FF200比較，也具有能使其電路結(jié)構(gòu)要素(2個邏輯門，1個選擇器，1個D-FF)減少來實現(xiàn)的效果。
此外，由于實施例11的測試電路根據(jù)測試模式信號TM1的“1”/“0”，能切換容易進行不良分析的工作模式(TM1=“1”，第2測試模式)和能縮短測試時間的工作模式(TM1=“0”，第1測試模式)，故與實施例3的測試電路相同，可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
此外，實施例11的S-FF8A在使串行輸入SI變得有效的測試模式時，由于在“與”門38上進行比較器21的比較結(jié)果與串行輸入SI的“與”運算，并忽略D-FF27的數(shù)據(jù)輸出Q，故具有本身不遺留“0”的故障信息的的特征。
圖21的S-FF8B只是將比較器21替換為比較器50，其它的結(jié)構(gòu)和工作與圖20中輸出的S-FF8A相同。
因而，如果將S-FF8B的測試模式信號TM5定為“1”，則可得到被壓縮的失效位映像信息。
例如，在對于圖19中示出的DRAM使用由S-FF8B構(gòu)成的MSFF<0>～MSFF<7>構(gòu)成圖13中示出的測試電路18的情況下，將對應(yīng)于1個CSL<i>(i=0～15的任一個)的4位部分的故障信息壓縮成1個的壓縮故障信息作為MSFF<0>～MSFF<7>各自的D-FF27的數(shù)據(jù)輸出Q顯現(xiàn)出來，可用外部的測試裝置來觀察。處理該壓縮故障信息(失效位映像信息)，例如由激光裝置進行冗余電路的切換(熔絲的切斷等)。
再有，也可使用LSI內(nèi)部的微處理器來代替LSI外部的測試裝置，也可使用電裝置代替激光裝置來進行冗余電路的切換。
《實施例12》圖22和圖23是示出作為本發(fā)明的實施例12的掃描觸發(fā)器的結(jié)構(gòu)的電路圖。再有，圖22示出了使用了1位輸入用的比較器21的結(jié)構(gòu)，圖23示出了使用了多位輸入用的比較器50的結(jié)構(gòu)。
如圖22所示，在“或”門45的一個輸入端接收測試模式信號TM5，在另一個輸入端接收D-FF27的數(shù)據(jù)輸出Q。“與”門46的一個輸入端與“或”門45的輸出端連接，另一個輸入端與比較器21的輸出端連接。而且，“與”門46的輸出端與選擇器25的“1”輸入端連接，同時作為串行輸出(數(shù)據(jù))SO2輸出。
S-FF9A與圖10中示出的實施例8的S-FF6相比，除上述事項以外，省略了選擇器26及其輸入輸出連接以及“與”門36及其輸入輸出連接，但其它結(jié)構(gòu)與S-FF6相同。
在這樣的結(jié)構(gòu)S-FF9A中，也可使用串行輸出SO和串行輸出SO2的任一個作為串行輸出。但是，在使用串行輸出SO2的情況下，在移位工作時必須設(shè)定成{TM5=1,CMP=0}。
以下，說明S-FF9A的工作。如果設(shè)定成{TM5=0,TM1=1}，則成為使串行輸入SI無效的測試模式(第2測試模式)，因為能進行與圖43中示出的S-FF200同樣的測試工作，故能容易地進行不良分析。
如果設(shè)定成{TM5=1,TM1=1}，則使串行輸入SI和D-FF27的數(shù)據(jù)輸出Q都成為無效，成為只將比較器21的輸出即比較結(jié)果數(shù)據(jù)取入到D-FF27中的不良觀察模式。在該模式下，與實施例11的S-FF9A相同，具有能得到失效位映像信息的效果。
如果設(shè)定成{TM5=0,TM1=0}，則將取入串行輸入SI的D-FF27的數(shù)據(jù)輸出Q(鎖存數(shù)據(jù))與比較結(jié)果數(shù)據(jù)的“與”運算結(jié)果作為串行輸出SO2輸出。因而，在使用了串行輸出SO2作為串行輸出的情況下，就設(shè)定成使串行輸入SI有效的測試模式(第1測試模式)。另一方面，在使用了串行輸出SO作為串行輸出的情況下，成為移位模式，進行串行移位工作。
如果設(shè)定成{TM5=1,TM1=0}，則只將比較器21的輸出作為串行輸出SO2輸出。因而，在使用了串行輸出SO2作為串行輸出的情況下，可將比較器21的輸出作為下一級的掃描觸發(fā)器的串行輸入SI。另一方面，在使用了串行輸出SO作為串行輸出的情況下，成為移位模式，進行串行移位工作。
實施例12的S-FF9A與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例12的半導(dǎo)體集成電路裝置的測試電路。但是，圖2和圖3的測試模式信號TM對應(yīng)于圖22的測試模式信號TM1和測試模式信號TM5。
再者，即使實施例12的S-FF9A與圖43中示出的現(xiàn)有的S-FF200比較，也具有能使其電路結(jié)構(gòu)要素(2個邏輯門，1個選擇器，1個D-FF)減少來實現(xiàn)的效果。
此外，由于實施例12的測試電路根據(jù)將測試模式信號TM3定為“0”的測試模式信號TM1的“1”/“0”，能切換容易進行不良分析的工作模式(TM1=“1”，第2測試模式)和能縮短測試時間的工作模式(TM1=“0”，第1測試模式)，故與實施例3的測試電路相同，可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，進行適當(dāng)?shù)臏y試。
圖23的S-FF9B只是將比較器21替換為比較器50，其它的結(jié)構(gòu)和工作與圖22中輸出的S-FF9A相同。
因而，如果將S-FF9B的測試模式信號TM5定為“1”，則與圖21中示出的S-FF8B相同，可得到被壓縮的失效位映像信息。
《實施例13》圖24是示出利用了實施例11或?qū)嵤├?2的掃描觸發(fā)器S-FFSB或S-FF9B的實施例13的半導(dǎo)體集成電路裝置的測試電路的結(jié)構(gòu)的電路圖。測試電路19對應(yīng)于RAM15的數(shù)據(jù)輸出DO<0>～DO<31>而設(shè)置。
如圖24所示，測試電路19與測試電路18相同，將8個分別是S-FF8B或S-FF9B、即MSFF<0>～MSFF<7>串聯(lián)連接起來，形成RAM測試用的掃描總線，同時附加了選擇器SELP<0>、SELP<1>和觸發(fā)器FFP<0>、FFP<1>。
MSFF<0>～MSFF<7>各自的數(shù)據(jù)輸出Q<0>～Q<7>中，選擇器SELP<0>接收數(shù)據(jù)輸出Q<0>～Q<3>，選擇器SELP<1>接收數(shù)據(jù)輸出Q<4>～Q<7>，選擇器SELP<0>和選擇器SELP<1>共同接收選擇控制信號ZA<1∶0>(ZA<0>、ZA<1>)。
選擇器SELP<0>將數(shù)據(jù)輸出Q<0>～Q<3>中選擇控制信號ZA<1∶0>指示的一個輸出輸出到觸發(fā)器FFP<0>上。選擇器SELP<1>將數(shù)據(jù)輸出Q<4>～Q<7>中的選擇控制信號ZA<1∶0>指示的一個輸出輸出到觸發(fā)器FFP<1>上。
觸發(fā)器FFP<0>和FFP<1>分別與圖中未示出的定時信號同步地取入選擇器SELP<0>和選擇器SELP<1>的輸出，作為輸出P<0>～P<1>輸出。再有，其它的結(jié)構(gòu)與圖13中示出的測試電路18相同。
以下，說明收集測試電路19的失效位映像信息時的工作。
在收集失效位映像信息時，將MSFF<0>～MSFF<7>設(shè)定成不良觀察模式，在該模式下，分別將比較器50的輸出取入到D-FF27中(在圖21的S-FF8B中，定為{TM5=1}，在圖23的S-FF9B中，定為{TM5=1,TM1=1})。
在不良觀察模式時，通過用外部的測試裝置觀察觸發(fā)器FFP<0>、FFP<1>各自的輸出P<0>～P<1>，來收集失效位映像信息。
在不良觀察模式時，一般是適當(dāng)?shù)乜刂票容^控制信號CMP(只在來自RAM15的讀出工作時定為“1”)。此時，在讀出期間以外，由于比較控制信號CMP成為“0”，將“1”鎖存于D-FF27中，故不從輸出P<0>和輸出P<1>觀察故障信息“0”。
此外，在不良觀察模式時，也可將比較控制信號CMP固定于“1”。此時，有必要在測試裝置中設(shè)置只在來自RAM15的讀出期間觀察輸出P<0>和輸出P<1>的所謂掩蔽功能。
在不良觀察模式時進行的測試工作，實際上對于1個測試算法，一邊使選擇控制信號ZA<1∶0>變化，一邊進行多次測試。
例如如(1)設(shè)定成{ZA<1>=0,ZA<0>=0}，進行RAM15的測試，(2)設(shè)定成{ZA<1>=0,ZA<0>=1}，進行RAM15的測試，(3)設(shè)定成{ZA<1>=1,ZA<0>=0}，進行RAM15的測試，(4)設(shè)定成{ZA<1>=1,ZA<0>=1}，進行RAM15的測試，那樣，進行4次測試。
由此，可從輸出P<0>和輸出P<1>得到與圖13中示出的測試電路18同等的失效位映像信息。
此外，通過附加選擇器SELP<0>、SELP<1>和觸發(fā)器FFP<0>、FFP<1>，并只將輸出P<0>和輸出P<1>作為失效位映像信息用的輸出，由于測試電路19與測試電路18相比，可使與外部的測試裝置連接的信號數(shù)從8減少為2，故可謀求測試成本的下降。
具體地說，可預(yù)計因測試裝置的觀察用的引腳數(shù)的減少而引起的價格降低，及因用1個測試裝置可同時測試的RAM等集成電路的個數(shù)的增加引起的成本性能比的提高。
此外，由于附加了觸發(fā)器FFP<0>、FFP<1>，故能以流水線方式進行故障信息的傳遞而對其進行處理，這樣就可高速地進行不良觀察測試。
再有，在圖24中，示出了4輸入端的選擇器SELP<0>、SELP<1>，但也可使用其它的結(jié)構(gòu)(8輸入端、16輸入端、…)的多輸入端的選擇器。
此外，對于輸出P<0>和輸出P<1>，也可再附加選擇器來削減不良觀察用的輸出信號數(shù)。再者，對于所附加的選擇器的輸出也可附加流水線處理用的觸發(fā)器FF。
《實施例14》圖25和圖26是示出利用了圖20或圖22中示出的S-FF8A或S-FF9A的實施例14的半導(dǎo)體集成電路裝置的測試電路20的結(jié)構(gòu)的電路圖。如這些圖中所示，測試電路20對應(yīng)于RAM15的數(shù)據(jù)輸出DO<0>～DO<31>和數(shù)據(jù)輸入DI<0>～DI<31>而設(shè)置。
如圖25和圖26所示，測試電路20具有將32個分別是S-FF8A或S-FF9A、即MSFF<0>～MSFF<31>串聯(lián)連接起來而形成的RAM測試用的掃描總線。
SFF<0>～SFF<31>共同地接收移位模式信號SM、測試模式信號TM、預(yù)期值數(shù)據(jù)EXP<0>～EXP<3>、比較控制信號CMP和定時信號T。而且，接收數(shù)據(jù)輸出DO<0>～DO<31>作為SFF<0>～SFF<31>各自的輸入數(shù)據(jù)DO，各自的數(shù)據(jù)輸出Q與選擇器SL6<0>～SL6<31>的“0”輸入端連接，各自的D輸入端與數(shù)據(jù)輸入DIX<0>～DIX<31>連接。再有，圖25和圖26的測試模式信號TM對應(yīng)于測試模式信號TM1和測試模式信號TM5。
在選擇器SL6<0>、SL6<4>、…、SL6<28>各自的“1”輸入端接收測試數(shù)據(jù)SID<0>，在選擇器SL6<1>、SL6<5>、…、SL6<29>各自的“1”輸入端接收測試數(shù)據(jù)SID<1>，在選擇器SL6<2>、SL6<6>、…、SL6<26>、SL6<30>各自的“1”輸入端接收測試數(shù)據(jù)SID<2>，在選擇器SL6<3>、SL6<7>、…、SL6<27>、SL6<31>各自的“1”輸入端接收測試數(shù)據(jù)SID<3>。
在選擇器SL6<0>～SL6<31>各自的控制輸入端共同接收選擇信號SELSID，各自的輸出端與數(shù)據(jù)輸入DI<0>～DI<31>連接。以上的結(jié)構(gòu)與對應(yīng)于RAM11的測試電路16基本上相同。
再者，測試電路20具有4輸入端的“與”門AG0～AG7、選擇器SELP<0>和SELP<1>以及觸發(fā)器FFP<0>和FFP<1>。
“與”門AGi(i=0～7)接收SFF(4*i)～SFF(4*i+3)的串行輸出SO(4*i)～SO(4*i+3)，輸出作為“與”運算結(jié)果的“與”輸出R(i)。
選擇器SELP<0>將“與”輸出R<0>～R<3>中選擇控制信號ZA<1∶0>指示的一個輸出輸出到觸發(fā)器FFP<0>上。選擇器SELP<1>將“與”輸出R<4>～R<7>中選擇控制信號ZA<1∶0>指示的一個輸出輸出到觸發(fā)器FFP<1>上。
觸發(fā)器FFP<0>和FFP<1>分別與圖中未示出的定時信號同步地取入選擇器SELP<0>和選擇器SELP<1>的輸出，作為輸出P<0>～P<1>輸出。
在這樣的結(jié)構(gòu)中，“與”門AGi將對4個SFF的輸出進行了“與”運算的結(jié)果輸出到SELP<0>或SELP<1>上。例如，如果在RAM15的不良觀察時在SFF<31>、SFF<30>、SFF<29>、SFF<28>的任一個中檢測出故障，則由于對應(yīng)的串行輸出SO成為“0”，故“與”門AG7的輸出R<7>成為“0”。
再有，“與”門AG0～AG7與SFF<0>～SFF<31>的連接，與實施例10的測試電路18相同，如圖16～圖19所示，希望考慮RAM的結(jié)構(gòu)后來進行。
例如通過用外部的測試裝置觀察觸發(fā)器FFP<0>、FFP<1>各自的輸出P<0>及P<1>，來收集失效位映像信息。以該信息為基礎(chǔ)，可由激光裝置等進行冗余電路的切換。
以下，說明收集測試電路20的失效位映像信息時的工作。
在收集失效位映像信息時，將SFF<0>～SFF<31>設(shè)定成不良觀察模式，在該模式下，分別將比較器21的輸出取入到D-FF27中(在圖20的S-FF8A中，定為{TM5=1}，在圖22的S-FF9A中，定為{TM5=1，TM1=1})。
在不良觀察模式時，通過用外部的測試裝置觀察觸發(fā)器FFP<0>和FFP<1>各自的輸出P<0>及輸出P<1>，來收集失效位映像信息。
在不良觀察模式時，與實施例13的測試電路19相同，也是適當(dāng)?shù)乜刂票容^控制信號CMP，也可在不良觀察時將比較控制信號CMP固定于“1”。
此外，在不良觀察模式時進行的測試工作，與實施例13的測試電路19相同，實際上對于1個測試算法，一邊使選擇控制信號ZA<1∶0>變化，一邊進行多次測試。
例如如(1)設(shè)定成{ZA<1>=0,ZA<0>=0}，進行RAM15的測試，(2)設(shè)定成{ZA<1>=0,ZA<0>=1}，進行RAM15的測試，(3)設(shè)定成{ZA<1>=1,ZA<0>=0}，進行RAM15的測試，(4)設(shè)定成{ZA<1>=1,ZA<0>=1}，進行RAM15的測試，那樣，進行4次測試。
由此，可從輸出P<0>和輸出P<1>得到與圖13中示出的測試電路18同等的失效位映像信息。
此外，通過附加“與”門AG0～AG7、選擇器SELP<0>、SELP<1>和觸發(fā)器FFP<0>、FFP<1>，并只將輸出P<0>和輸出P<1>作為失效位映像信息用的輸出，由于測試電路20與測試電路18相比，可使與外部的測試裝置連接的信號數(shù)從8減少為2，故可謀求測試成本的下降。
此外，由于附加了觸發(fā)器FFP<0>、FFP<1>，故能以流水線方式進行故障信息的傳遞而對其進行處理，這樣就可高速地進行不良觀察模式。
再有，在圖25和圖26中，示出了4輸入端的選擇器SELP<0>、SELP<1>，但也可使用其它的結(jié)構(gòu)(8輸入端、16輸入端、…)的多輸入端的選擇器。
此外，對于輸出P<0>和輸出P<1>，也可再附加選擇器來削減不良觀察用的輸出信號數(shù)。再者，對于所附加的選擇器的輸出也可附加流水線處理用的觸發(fā)器FF。
《實施例15》圖27是示出作為本發(fā)明的實施例15的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器101的結(jié)構(gòu)的電路圖。
如圖27所示，比較器121由“同”門(EX-NOR gate)152和“或”門153構(gòu)成，在“同”門152的一個輸入端和另一個輸入端接收輸入數(shù)據(jù)DO和預(yù)期值數(shù)據(jù)EXP，“或”門153的一個輸入端與“同”門152的輸出端連接，在另一個輸入端接收比較控制信號CMP。
在“或”門154的一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TMSI。在“或”門155的一個輸入端接收測試模式信號TMFB。
“與非”門156接收“或”門153～155的輸出，進行3個“或”運算結(jié)果、即“或”門153～155的輸出的“與非”運算處理，將其運算結(jié)果輸出到倒相器168的輸入端。
通過將上述的“與非”門156和“或”門153～155形成為一體，構(gòu)成“或-與非”門131。因而，在比較器121和“或-與非”門131中共用“或”門153。而且，“或-與非”門131的輸出與倒相器168的輸入端連接。
在選擇器26的“0”輸入端接收輸入數(shù)據(jù)D，其“1”輸入端與倒相器168的輸出端連接，在控制輸入端接收移位模式信號SM2。而且，選擇器26根據(jù)移位模式信號SM2的“1”/“0”，從輸出部Y輸出由“1”輸入端/“0”輸入端得到的信號。
D-FF27的D輸入端與選擇器26的輸出部Y連接，在觸發(fā)輸入端T接收定時信號T，將由其Q輸出部得到的信號作為數(shù)據(jù)輸出Q和串行輸出SO向外部輸出，同時反饋到“或”門155的另一個輸入端。
圖28是示出“或-與非”門131的內(nèi)部結(jié)構(gòu)的電路圖。如該圖所示，在電源VDD、接地電平間串聯(lián)連接PMOS晶體管QA1、QA0和傳輸門TF1～TF3。
再者，對于PMOS晶體管QA1、QA0，分別并聯(lián)連接PMOS晶體管QB1、QB0和PMOS晶體管QC1、QC0。
將第1A輸入INA1和第0A輸入INA0分別輸入到傳輸門TF1的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QA1和QA0的柵上。將第1B輸入INB1和第0B輸入INB0分別輸入到傳輸門TF2的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QB1和QB0的柵上。將第1C輸入INC1和第0C輸入INC0分別輸入到傳輸門TF3的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QC1和QC0的柵上。
通過這樣來構(gòu)成，可得到“或-與非”門131，該“或-與非”門131從輸出OUT輸出來自第1A輸入INA1和第0A輸入INA0、第1B輸入INB1和第0B輸入INB0和第1C輸入INC1和第0C輸入INC0的信號的“或-與非”運算結(jié)果。
再有，由于第1A輸入INA1和第0A輸入INA0、第1B輸入INB1和第0B輸入INB0或第1C輸入INC1和第0C輸入INC0在邏輯上是等效的，故都可作為“或”門153～155的任一個的輸入來使用。
例如，可將第1B輸入INB1和第0B輸入INB0作為“或”門154的輸入來使用，將串行輸入SI輸入到第1B輸入INB1，將測試模式信號TMSI輸入到第0B輸入INB0，也可將第1C輸入INC1和第0C輸入INC0作為“或”門154的輸入來使用，將串行輸入SI輸入到第1C輸入INC1，將測試模式信號TMSI輸入到第0C輸入INC0。
此外，在將第1B輸入INBI和第0B輸入INB0作為”或”門154的輸入來使用的情況下，也可將上述組合反過來，將測試模式信號TMSI輸入到第1B輸入INB1，將串行輸入SI輸入到第0B輸入INB0。
在圖27、圖28示出的結(jié)構(gòu)中，如果將移位模式信號SM2定為“0”，則成為正常(NORMAL(CAPTURE俘獲))模式，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。再有，在不需要正常工作的情況下，如圖27的虛線所示，也可除去選擇器26，將倒相器168的輸出直接連接到D-FF27的D輸入端。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，比較控制信號CMPL定為“1”，則成為維持(HOLD)模式，由于強制性地將“或”門153和154的輸出變成“1”，故通過將D-FF27的Q輸出原封不動地反饋到D輸入，來保存D-27的內(nèi)容。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，比較控制信號CMPL定為“1”，則成為移位工作(SHIFT)模式，由于強制性地將“或”門153和155的輸出變成“1”，故與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“0”，則成為第1測試(TEST1)模式。在第1測試模式時，如果將比較控制信號CMPL定為“1”，則變成測試無效狀態(tài)，比較器121的輸出強制性地變成“1”。因而，通過“或-與非”門131和倒相器168將串行輸入SI和D-FF27的Q輸出的“與”運算結(jié)果反饋到D-FF27的D輸入端。
在第1測試模式時，如果將比較控制信號CMPL定為“0”，則變成測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“同”門152的輸出即比較結(jié)果數(shù)據(jù)成為“1”，比較器121的輸出成為“1”，將串行輸入SI和D-FF27的Q輸出的“與”運算結(jié)果反饋到D-FF27的D輸入端。另一方面，在兩者不一致的情況下，由于“同”門152的輸出成為“0”，比較結(jié)果數(shù)據(jù)成為“0”，故將“0”強制性地鎖存于D-FF27中。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，則成為第2測試(TEST2)模式。在第2測試模式時，與圖43中示出的現(xiàn)有的S-FF200相同，能進行不傳播串行輸出SO的測試工作。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，則成為第3測試(TEST3)模式。在第3測試模式時，如果將比較控制信號CMPL定為“1”，則變成測試無效狀態(tài)，比較器121的輸出強制性地變成“1”。因而，通過“或-與非”門131和倒相器168將串行輸入SI反饋到D-FF27的D輸入端。
在第3測試模式時，如果將比較控制信號CMPL定為“0”，則變成測試有效狀態(tài)，比較輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP，在兩者一致的情況下，由于“同”門152的輸出即比較結(jié)果數(shù)據(jù)成為“1”，比較器121的輸出成為“1”，將串行輸入SI反饋到D-FF27的D輸入端。另一方面，在兩者不一致的情況下，由于“同”門152的輸出成為“0”，比較結(jié)果數(shù)據(jù)成為“0”，故將“0”強制性地鎖存于D-FF27中。
即，在第3測試模式時，將作為故障信息的“0”作為串行輸出SO輸出后，在S-FF101內(nèi)不遺留故障信息。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，比較控制信號CMPL定為“1”，則成為置位(SET1)模式，在置位模式時，能在D-FF27中置位“1”。
通過用置位模式將“1”寫入D-FF27中，在與RAM的輸出連接的隨機邏輯的掃描測試中也產(chǎn)生優(yōu)點。
在隨機邏輯的掃描測試時，在現(xiàn)有的RAM用的的測試電路中存在以下那樣的問題。
在現(xiàn)有的RAM用的的測試電路中，在正常模式(SM=0)的正常工作時取入RAM的輸出數(shù)據(jù)。在未對RAM進行初始化的情況下，因為取入了不定值(X)，故有必要在移出時將其忽略(Dont care)。此外，在進行隨機邏輯的自測試的情況下，必須有用于忽略上述不定值X的電路，存在自測試的控制電路變得復(fù)雜的問題。
如果能進行RAM的初始化，則可解決該問題，但必須有初始化的測試圖形，存在隨機邏輯的掃描測試變得復(fù)雜的問題及自測試的控制電路變得復(fù)雜的問題。
但是，在實施例15的測試電路中，由于只通過設(shè)定成置位模式，就能在內(nèi)部的D-FF27內(nèi)寫入“1”，故能可靠地取入“1”來代替不定值X。其結(jié)果，可解決上述問題，可使隨機邏輯的測試變得容易，可使自測試的控制電路變得簡單。
<測試電路>
在這樣的結(jié)構(gòu)的S-FF101中，與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF<0>～SFF<4>使用，來實現(xiàn)實施例15的半導(dǎo)體集成電路裝置的測試電路。但是，在圖2和圖3與圖27的關(guān)系中，測試模式信號TM對應(yīng)于測試模式信號TMSI和測試模式信號TMFB，移位模式信號SM對應(yīng)于移位模式信號SM2，比較控制信號CMP對應(yīng)于比較控制信號CMPL。
因而，由于實施例15的測試電路在第1或第3測試模式時，使指示故障的“0”在由SFF<0>～SFF<4>構(gòu)成的掃描總線上順序地移位傳播，故能迅速地檢測出RAM11的不良，故與以往相比，可在短時間內(nèi)進行不合格品的檢測，可縮短測試時間。
而且，能在第1測試模式時在本身遺留指示故障的“0”，在第3測試模式時不在本身遺留指示故障的“0”。
另外，實施例15的測試電路通過設(shè)定成第2測試模式，由于也能將“0”只鎖存于對應(yīng)于產(chǎn)生了不良情況的數(shù)據(jù)輸出DO<i>的SFF<i>中，故可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，在第1～第3測試模式中的適當(dāng)?shù)臏y試模式下進行測試。
此外，通過設(shè)定成置位模式，也可直接將“1”寫入S-FF101的D-FF27中。
此外，通過用“或-與非”門131同時地對比較器121的比較結(jié)果、分別基于串行輸入SI和D-FF27的Q輸出的“或”運算結(jié)果進行“與非”運算處理，可謀求提高作為故障信息的“0”的檢測速度。
此外，由于“或-與非”門131如圖28所示能用較少的數(shù)目的晶體管來構(gòu)成，故與個別地形成“或”門和“與非”門、或?qū)⑦x擇器及其它邏輯門組合起來實現(xiàn)同等的邏輯功能的電路相比，成為簡單的電路結(jié)構(gòu)。因而，可謀求大幅度地縮小S-FF101的整體的電路結(jié)構(gòu)。
再有，如圖8所示，通過將實施例15的測試電路與冗余電路14連接，當(dāng)然也可控制冗余電路14。
<控制信號發(fā)生電路>
圖29是示出實施例15的控制信號發(fā)生電路111的結(jié)構(gòu)的電路圖。
如該圖所示，倒相器141接收測試模式信號TM1。倒相器141的輸出成為測試模式信號TMFB。
“與”門142在一個輸入端接收移位模式信號SM，在另一個輸入端接收倒相器141的輸出。“或非”門143在一個輸入端接收串行傳播模式信號ANDSI，在另一個輸入端接收“與”門142的輸出。而且，“或非”門143的輸出成為測試模式信號TMSI。
原封不動地輸出預(yù)期值數(shù)據(jù)EXP，同時成為“或”門145的第1輸入。比較控制信號CMP通過倒相器144被反轉(zhuǎn)(/CMP)，作為比較控制信號CMPL被輸出，同時成為“或”門145的第2輸入。
“或”門145在第3輸入端接收移位模式信號SM，進行從第1～第3輸入端得到的信號的“或”運算，輸出移位模式信號SM2。
表1是對于每個模式示出控制信號發(fā)生電路111的輸入信號組(SM、EXP、CMP、TM1、ANDSI)與輸出信號組(TMSI、TMFB、CMPL、SM2、EXP)的關(guān)系的真值表。以下，參照表1，說明由控制信號發(fā)生電路111的輸入信號組產(chǎn)生的模式設(shè)定。
表1
p><p>正常(NORMAL)模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“0”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
維持(HOLD)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
移位(SHIFT)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第1測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
第2測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第3測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
置位模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例15的測試電路之間設(shè)置這樣的結(jié)構(gòu)的控制信號發(fā)生電路111，可與現(xiàn)有的帶有測試功能的RAM合在一起。即，如果將串行傳播模式信號ANDSI定為“0”，則由于其它的輸入信號組(SM、TM1、EXP、CMP、T)成為與圖44中示出的現(xiàn)有的帶有測試功能的RAM用的測試電路的輸入信號組完全相同的信號組，故可與現(xiàn)有結(jié)構(gòu)的測試電路共用除串行傳播模式信號ANDSI以外的輸入引腳。
《實施例16》圖30是示出作為本發(fā)明的實施例16的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器102的結(jié)構(gòu)的電路圖。
如該圖中所示，比較器122由“同”門157～160、“與”門161和“或”門153構(gòu)成。
在“同”門157～160的各自的一個輸入端接收輸入數(shù)據(jù)DO&lt;0&gt;～DO&lt;3&gt;，在各自的另一個輸入端接收預(yù)期值數(shù)據(jù)EXP&lt;0&gt;～EXP&lt;3&gt;。而且，4輸入端的“與”門161與“同”門157～160的輸出端連接，“或”門153的一個輸入端與“與”門161的輸出端連接，在另一個輸入端接收比較控制信號CMPL。
“或”門154在一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TMSI。“或”門155在一個輸入端接收測試模式信號TMFB。
“與非”門156接收“或”門153～155的輸出，進行3個“或”運算結(jié)果、即“或”門153～155的輸出的“與非”運算處理，將其運算結(jié)果輸出到倒相器168的輸入端。
通過將上述的“與非”門156和“或”門153～155形成為一體，構(gòu)成“或-與非”門132。因而，在比較器122和“或-與非”門132中共用“或”門153。再有，由于其它的結(jié)構(gòu)與圖27中示出的S-FF101相同，故省略其說明。此外，“或-與非”門132的內(nèi)部結(jié)構(gòu)與圖28中示出的結(jié)構(gòu)相同。
這樣的結(jié)構(gòu)的S-FF102與實施例15的S-FF101相同，可在正常模式、維持模式、移位模式、第1～第3測試模式以及置位模式下進行工作。因而，實施例16的S-FF102與實施例15的S-FF101起到同樣的效果。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF102中，與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例16的半導(dǎo)體集成電路裝置的測試電路。但是，在圖2和圖3與圖30的關(guān)系中，測試模式信號TM對應(yīng)于測試模式信號TMSI和測試模式信號TMFB，移位模式信號SM對應(yīng)于移位模式信號SM2，比較控制信號CMP對應(yīng)于比較控制信號CMPL。
因而，實施例16的測試電路可根據(jù)開發(fā)時和批量生產(chǎn)時的需要，在第1～第3測試模式中的適當(dāng)?shù)臏y試模式下進行測試。此外，通過設(shè)定成置位模式，也可直接將“1”寫入S-FF102的D-FF27中。
此外，通過用“或-與非”門132同時地對比較器122的比較結(jié)果、分別基于串行輸入SI和D-FF27的Q輸出的“或”運算結(jié)果進行“與非”運算處理，可謀求提高作為故障信息的“0”的檢測速度。
此外，由于“或-與非”門132如圖31所示能用較少的數(shù)目的晶體管來構(gòu)成，故與實施例15相同，與通過將選擇器及其它邏輯門的組合來構(gòu)成相比，成為簡單的電路結(jié)構(gòu)。因而，可謀求大幅度地縮小S-FF102的整體的電路結(jié)構(gòu)。
另外，實施例16的S-FF102能一并地進行4位的比較。因而，在構(gòu)成測試電路內(nèi)的掃描總線的情況下，與使用內(nèi)裝了比較器121的S-FF101的情況相比，只設(shè)置四分之一的數(shù)目的S-FF102即可。
再有，通過將實施例16的測試電路與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
圖31是示出實施例16的控制信號發(fā)生電路112的結(jié)構(gòu)的電路圖。
在原封不動地輸出預(yù)期值數(shù)據(jù)EXP&lt;0&gt;的同時，成為“或”門145的第1輸入，除此以外，與圖29中示出的實施例15的控制信號發(fā)生電路111相同。
表2是對于每個模式示出控制信號發(fā)生電路112的輸入信號組(SM、EXP&lt;0&gt;～EXP&lt;3&gt;、CMP、TM1、ANDSI)與輸出信號組(TMSI、TMFB、CMPL、SM2、EXP&lt;0&gt;～EXP&lt;3&gt;)的關(guān)系的真值表。以下，參照表2，說明由控制信號發(fā)生電路112的輸入信號組產(chǎn)生的模式設(shè)定。
表2Table 2<
>
正常(NORMAL)模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP&lt;0&gt;設(shè)定為“0”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
維持(HOLD)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
移位(SHIFT)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第1測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
第2測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第3測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。置位模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP&lt;0&gt;設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例16的測試電路之間設(shè)置這樣的結(jié)構(gòu)的控制信號發(fā)生電路112，可與圖13中示出的那樣的結(jié)構(gòu)的多輸入端的帶有測試功能的RAM合在一起。即，如果將串行傳播模式信號ANDSI定為“0”，則由于其它的輸入信號組(SM、TM1、EXP、CMP、T(圖13中未圖示))成為與多輸入端的帶有測試功能的RAM用的測試電路的輸入信號組完全相同的信號組，故可與現(xiàn)有結(jié)構(gòu)的測試電路共用除串行傳播模式信號ANDSI以外的輸入引腳。
《實施例17》圖32是示出作為本發(fā)明的實施例17的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器103的結(jié)構(gòu)的電路圖。
如該圖中所示，比較器123由倒相器162、“或”門163和164構(gòu)成，倒相器162接收輸入數(shù)據(jù)DO，在“或”門163的一個輸入端和另一個輸入端接收比較控制信號CMP1L和輸入數(shù)據(jù)DO，在“或”門164的一個輸入端接收比較控制信號CMP0L，另一個輸入端與倒相器162的輸出連接。
“或”門165在一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TMSI?！盎颉遍T166在一個輸入端接收測試模式信號TMFB，在另一個輸入端接收來自D-FF27的Q輸出。
“與非”門167接收“或”門163～166的輸出，進行4個“或”運算結(jié)果、即“或”門163～166的輸出的“與非”運算處理，將其運算結(jié)果輸出到倒相器168的輸入端。
通過將上述的“與非”門167和“或”門163～166形成為一體，構(gòu)成“或-與非”門133。因而，在比較器123和“或-與非”門133中共用“或”門163、164。而且，“或-與非”門133的輸出與倒相器168的輸入端連接。再有，其它的結(jié)構(gòu)與圖27中示出的實施例15的S-FF101相同。
圖33是示出“或-與非”門133的內(nèi)部結(jié)構(gòu)的電路圖。如該圖所示，在電源VDD、接地電平間串聯(lián)連接PMOS晶體管QA1、QA0和傳輸門TF1～TF4。
再者，對于PMOS晶體管QA1、QA0，分別并聯(lián)連接PMOS晶體管QB1、QB0、PMOS晶體管QC1、QC0和PMOS晶體管QD1、QD0。
將第1A輸入INA1和第0A輸入INA0分別輸入到傳輸門TF1的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QA1和QA0的柵上。將第1B輸入INB1和第0B輸入INB0分別輸入到傳輸門TF2的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QB1和QB0的柵上。將第1C輸入INC1和第0C輸入INC0分別輸入到傳輸門TF3的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QC1和QC0的柵上。將第1D輸入IND1和第0D輸入IND0分別輸入到傳輸門TF4的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QD1和QD0的柵上。
通過這樣來構(gòu)成，可得到“或-與非”門133，該“或-與非”門133從輸出OUT輸出來自第1A輸入INA1和第0A輸入INA0、第1B輸入INB1和第0B輸入INB0、第1C輸入INC1和第0C輸入INC0以及第1D輸入IND1和第0D輸入IND0的信號的“或-與非”運算結(jié)果。
再有，由于第1A輸入INA1和第0A輸入INA0、第1B輸入INB1和第0B輸入INB0、第1C輸入INC1和第0C輸入INC0或第1D輸入IND1和第0D輸入IND0在邏輯上是等效的，故都可作為“或”門163～166的任一個的輸入來使用。
例如，可將第1B輸入INB1和第0B輸入INB0作為“或”門165的輸入來使用，將串行輸入SI輸入到第1B輸入INB1，將測試模式信號TMSI輸入到第0B輸入INB0，也可將第1C輸入INC1和第0C輸入INC0作為”或”門165的輸入來使用，將串行輸入SI輸入到第1C輸入INC1，將測試模式信號TMSI輸入到第0C輸入INC0。
此外，在將第1B輸入INB1和第0B輸入INB0作為“或”門165的輸入來使用的情況下，也可將上述組合反過來，將測試模式信號TMSI輸入到第1B輸入INB1，將串行輸入SI輸入到第0B輸入INB0。
在圖32、圖33示出的結(jié)構(gòu)中，如果將移位模式信號SM2定為“0”，則成為正常(NORMAL(CAPTURE俘獲))模式，與定時信號T同步地將輸入數(shù)據(jù)D取入D-FF27中。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，比較控制信號CMP0L和比較控制信號CMP1L定為“1”，則成為維持(HOLD)模式，由于強制性地將“或”門163～165的輸出變成“1”，故通過將D-FF27的Q輸出原封不動地反饋到D輸入，來保存D-27的內(nèi)容。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，比較控制信號CMP0L和比較控制信號CMP1L定為“1”，則成為移位工作(SHIFT)模式，由于強制性地將“或”門163、164和166的輸出變成“1”，故與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“0”，根據(jù)預(yù)期值數(shù)據(jù)EXP將比較控制信號CMP1L和比較控制信號CMP0L中的一個定為“0”、另一個定為“1”，則成為第1測試(TEST1)模式。在第1測試模式時，如果將比較控制信號CMP1L定為“0”(CMP0L=“1”)，則通過“或”門163輸入數(shù)據(jù)DO是“1”的情況下，進行看作故障的測試(“1”故障測試)。此時，將串行輸入SI、D-FF27的Q輸出和“或”門163的輸出的“與”運算結(jié)果反饋到D-FF27的D輸入端。再有，所謂“1”故障測試，成為實施例15的S-FF101的第1(～第3)測試模式工作時的比較控制信號CMPL=“0”、預(yù)期值數(shù)據(jù)EXP=“0”時的測試。
在第1測試模式時，如果將比較控制信號CMP0L定為“0”(CMP1L=“1”)，則通過“或”門164輸入數(shù)據(jù)DO是“0”的情況下，進行看作故障的測試(“0”故障測試)。此時，將串行輸入SI、D-FF27的Q輸出和“或”門164的輸出的“與”運算結(jié)果反饋到D-FF27的D輸入端。再有，所謂“0”故障測試，成為實施例15的S-FF101的第1(～第3)測試模式工作時的比較控制信號CMPL=“0”、預(yù)期值數(shù)據(jù)EXP=“1”時的測試。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，則成為第2測試(TEST2)模式。在第2測試模式時，能進行不傳播串行輸出SO的測試(“0”故障測試或“1”故障測試)工作。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，則成為第3測試(TEST3)模式。在第3測試模式時，將作為故障信息的“0”作為串行輸出SO輸出后，可進行在S-FF103內(nèi)不遺留故障信息的測試(“0”故障測試或“1”故障測試)工作。
如果將移位模式信號SM2定為“1”，測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，比較控制信號CMP0L和比較控制信號CMP1L定為“1”，則成為置位(SET1)模式，在置位模式時，能在D-FF27中置位“1”。
通過用置位模式將“1”寫入D-FF27中，與RAM的輸出連接的隨機邏輯的掃描測試等與實施例15同樣地變得容易。
此外，除了在“或-與非”門133中被共用的“或”門163、164外，只用倒相器162來構(gòu)成比較器123。因而，與如實施例15的比較器121那樣使用了“同”門的情況相比，可大幅度簡化電路結(jié)構(gòu)。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF103中，與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例17的半導(dǎo)體集成電路裝置的測試電路。但是，在圖2和圖3與圖32的關(guān)系中，測試模式信號TM對應(yīng)于測試模式信號TMSI和測試模式信號TMFB，移位模式信號SM對應(yīng)于移位模式信號SM2，比較控制信號CMP和預(yù)期值數(shù)據(jù)EXP對應(yīng)于比較控制信號CMP0L和比較控制信號CMP1L。
因而，實施例17的測試電路可進行與實施例15的測試電路等效的工作，起到與實施例15同樣的效果。
再有，通過將實施例17的測試電路如圖8所示那樣與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
圖34是示出實施例17的控制信號發(fā)生電路113的結(jié)構(gòu)的電路圖。
如該圖中所示，預(yù)期值數(shù)據(jù)EXP成為倒相器146的輸入?！芭c非”門147的一個輸入端與倒相器146的輸出端連接，另一個輸入端接收比較控制信號CMP。而且，“與非”門147的輸出成為比較控制信號CMP0L。
“與非”門148的一個輸入端接收預(yù)期值數(shù)據(jù)EXP，另一個輸入端接收比較控制信號CMP。而且，“與非”門148的輸出成為比較控制信號CMP1L。
“或”門149在第1輸入端接收預(yù)期值數(shù)據(jù)EXP，在第2輸入端接收比較控制信號CMP，在第3輸入端接收移位模式信號SM。而且，“或”門149的輸出成為移位模式信號SM2。再有，其它的結(jié)構(gòu)與圖29中示出的實施例15的控制信號發(fā)生電路111相同。
表3是對于每個模式示出控制信號發(fā)生電路113的輸入信號組(SM、EXP、CMP、TM1、ANDSI)與輸出信號組(TMSI、TMFB、CMOPL、CM1PL、SM2)的關(guān)系的真值表。以下，參照表3，說明由控制信號發(fā)生電路113的輸入信號組產(chǎn)生的模式設(shè)定。
表3Table 3
正常(NORMAL)模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“0”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
維持(HOLD)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
移位(SHIFT)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第1測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
第2測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第3測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
置位模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例17的測試電路之間設(shè)置這樣的結(jié)構(gòu)的控制信號發(fā)生電路113，可與現(xiàn)有的帶有測試功能的RAM合在一起。即，如果將串行傳播模式信號ANDSI定為“0”，則由于其它的輸入信號組(SM、TM1、EXP、CMP、T)成為與圖44中示出的現(xiàn)有的帶有測試功能的RAM用的測試電路的輸入信號組完全相同的信號組，故可與現(xiàn)有結(jié)構(gòu)的測試電路共用除串行傳播模式信號ANDSI以外的輸入引腳。
《實施例18》圖35是示出作為本發(fā)明的實施例18的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器104的結(jié)構(gòu)的電路圖。
如圖35中所示，從圖32中示出的S-FF103中除去選擇器26和選擇器26控制用的移位模式信號SM2的輸入，將倒相器168的輸出直接連接到D-FF27的D輸入端。此外，“或”門163在另一個輸入端取入輸入數(shù)據(jù)D0或輸入數(shù)據(jù)D。再有，其它的結(jié)構(gòu)與S-FF103相同。
在這樣的結(jié)構(gòu)中，如果將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，將比較控制信號CMP0L和比較控制信號CMP1L中的一個定為“1”，另一個定為“0”，則成為正常(NORMAL(CAPTURE俘獲))模式。
在正常模式時，如果將比較控制信號CMP1L定為“0”(CMP0L=“1”)，則將作為“或”門163的另一個輸入得到的輸入數(shù)據(jù)D與定時信號T同步地取入到D-FF27中，如果將比較控制信號CMP0L定為“0”(CMP1L=“1”)，則將作為“或”門164的另一個輸入得到的輸入數(shù)據(jù)D的反轉(zhuǎn)值與定時信號T同步地取入到D-FF27中。
這樣，在正常模式時，可根據(jù)比較控制信號CMP0L和CMP1L，將輸入數(shù)據(jù)D的非反轉(zhuǎn)值和反轉(zhuǎn)值中的一個值有選擇地取入到D-FF27中。
如果將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，比較控制信號CMP0L和CMP1L定為“1”，則成為維持(HOLD)模式，由于”或”門163～165的輸出強制性地變成“1”，故通過將D-FF27的Q輸出原封不動地反饋到D輸入，來保存D-FF27的內(nèi)容。
如果將測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，比較控制信號CMPOL和比較控制信號CMP1L定為“1”，則成為移位工作(SHIFT)模式，由于“或”門163、164和166的輸出強制性地變成“1”，故與定時信號T同步地將串行輸入SI取入D-FF27中。
如果將測試模式信號TMSI定為“0”，測試模式信號TMFB定為“0”，根據(jù)預(yù)期值數(shù)據(jù)EXP將比較控制信號CMP1L和比較控制信號CMP0L中的一個定為“0”、另一個定為“1”，則成為第1測試(TEST1)模式。在第1測試模式時，如果將比較控制信號CMP1L定為“0”(CMP0L=“1”)，則進行“1”故障測試。如果將比較控制信號CMP0L定為“0”(CMP1L=“1”)，則進行“0”故障測試。
如果將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“0”，則成為第2測試(TEST2)模式。在第2測試模式時，能進行不傳播串行輸出SO的測試(“0”故障測試或“1”故障測試)工作。
如果將測試模式信號TMSI定為“0”，測試模式信號TMFB定為“1”，則成為第3測試(TEST3)模式。在第3測試模式時，將作為故障信息的“0”作為串行輸出SO輸出后，可進行在S-FF103內(nèi)不遺留故障信息的測試(“0”故障測試或“1”故障測試)工作。
如果將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，比較控制信號CMP0L和比較控制信號CMP1L定為“1”，則成為置位(SET1)模式，在置位模式時，能在D-FF27中置位“1”。
由于比較器123如實施例15的比較器121那樣，不使用“同”門來構(gòu)成，故可使電路結(jié)構(gòu)變得簡單。
另外，實施例18的S-FF104與實施例17的S-FF103相比，省略了選擇器26，可謀求電路結(jié)構(gòu)的進一步簡化。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF104中，與實施例1的S-FF1相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例18的半導(dǎo)體集成電路裝置的測試電路。但是，在圖2和圖3與圖35的關(guān)系中，測試模式信號TM對應(yīng)于測試模式信號TMSI和TMFB，比較控制信號CMP和預(yù)期值數(shù)據(jù)EXP對應(yīng)于比較控制信號CMP0L和比較控制信號CMP1L。
因而，實施例18的測試電路可進行與實施例15的測試電路等效的工作，起到與實施例15～17同樣的效果。
再有，通過將實施例18的測試電路如圖8所示那樣與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
圖36是示出實施例18的控制信號發(fā)生電路114的結(jié)構(gòu)的電路圖。如該圖中所示，“與非”門150的一個輸入端與“與非”門148的輸出端連接，另一個輸入端與“或”門149輸出端連接。而且，也可用“或-與非”門構(gòu)成“或”門149和“與非”門150。
“與非”門150的輸出通過倒相器151作為比較控制信號CMP1L輸出。再有，其它的結(jié)構(gòu)與圖34中示出的實施例17的控制信號發(fā)生電路113相同。
表4是對于每個模式示出控制信號發(fā)生電路114的輸入信號組(SM、EXP、CMP、TM1、ANDSI)與輸出信號組(TMSI、TMFB、CMP0L、CMP1L)的關(guān)系的真值表。以下，參照表4，說明由控制信號發(fā)生電路114的輸入信號組產(chǎn)生的模式設(shè)定。
表4Table 4
正常(NORMAL)模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“0”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
維持(HOLD)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
移位(SHIFT)模式通過將移位模式信號SM設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第1測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
第2測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“1”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
第3測試模式通過將移位模式信號SM設(shè)定為“1”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“1”來實現(xiàn)。
置位模式通過將移位模式信號SM設(shè)定為“0”、將預(yù)期值數(shù)據(jù)EXP設(shè)定為“1”、將比較控制信號CMP設(shè)定為“0”、將測試模式信號TM1設(shè)定為“0”、將串行傳播模式信號ANDSI設(shè)定為“0”來實現(xiàn)。
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例18的測試電路之間設(shè)置這樣的結(jié)構(gòu)的控制信號發(fā)生電路114，可與現(xiàn)有的帶有測試功能的RAM合在一起。即，如果將串行傳播模式信號ANDSI定為“0”，則由于其它的輸入信號組(SM、TM1、EXP、CMP、T)成為與圖44中示出的現(xiàn)有的帶有測試功能的RAM用的測試電路的輸入信號組完全相同的信號組，故可與現(xiàn)有結(jié)構(gòu)的測試電路共用除串行傳播模式信號ANDSI以外的輸入引腳。
《實施例19》圖37是示出作為本發(fā)明的實施例19的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器105的結(jié)構(gòu)的電路圖。
如圖37中所示，比較器124由倒相器162、“或”門163和164構(gòu)成，倒相器162接收輸入數(shù)據(jù)D或輸入數(shù)據(jù)DO，在“或”門163的一個輸入端和另一個輸入端接收比較控制信號CMP1L，在另一個輸入端接收輸入數(shù)據(jù)D或輸入數(shù)據(jù)DO，在“或”門164的一個輸入端接收比較控制信號CMP0L，另一個輸入端與倒相器162的輸出連接。
“或”門170在一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TMSI?！盎颉遍T171在一個輸入端接收測試模式信號TMFB，在另一個輸入端接收來自D-FF27的Q輸出。
“與非”門172接收“或”門170、171的輸出，進行2個“或”運算結(jié)果、即“或”門170、171的輸出的“與非”運算，將其運算結(jié)果供給倒相器173的輸入端。
通過將上述的“與非”門172和“或”門170、171形成為一體，構(gòu)成“或-與非”門134。
“與非”門169接收“或”門163、164和倒相器173的輸出，進行“或”門163、164和倒相器173的輸出的“與非”運算處理，將其運算結(jié)果供給倒相器168的輸入端。
通過將上述的“與非”門169和“或”門163、164形成為一體，構(gòu)成帶有第3輸入的“或-與非”門135。因而，在比較器124和“或-與非”門135中共用“或”門163、164。而且，“或-與非”門135的輸出與倒相器168的輸入端連接。其它的結(jié)構(gòu)與圖35中示出的實施例18的S-FF104相同。
這樣的結(jié)構(gòu)的實施例19的S-FF105與實施例18的S-FF104完全相同，將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，根據(jù)比較控制信號CMP0L和比較控制信號CMP1L，可進行正常模式、維持模式、移位模式、第1～第3測試模式和置位模式下的工作，起到與實施例18的S-FF104同樣的效果。
圖38是示出“或-與非”門134的內(nèi)部結(jié)構(gòu)的電路圖。如該圖所示，在電源VDD、接地電平間串聯(lián)連接PMOS晶體管QA1、QA0和傳輸門TF1、TF2。
再者，對于PMOS晶體管QA1、QA0，分別并聯(lián)連接PMOS晶體管QB1、QB0。
將第1A輸入INA1和第0A輸入INA0分別輸入到傳輸門TF1的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QA1和QA0的柵上。將第1B輸入INB1和第0B輸入INB0分別輸入到傳輸門TF2的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QB1和QB0的柵上。
通過這樣來構(gòu)成，可得到“或-與非”門134，該“或-與非”門134從輸出OUT輸出來自第1A輸入INA1和第0A輸入INA0以及第1B輸入INB1和第0B輸入INB0的信號的“或-與非”運算結(jié)果。
圖39是示出“或-與非”門135的內(nèi)部結(jié)構(gòu)的電路圖。如該圖所示，在電源VDD、接地電平間串聯(lián)連接PMOS晶體管QA1、QA0、傳輸門TF1、TF2和NMOS晶體管QN1。
再者，對于PMOS晶體管QA1、QA0，分別并聯(lián)連接PMOS晶體管QB1、QB0和PMOS晶體管QP1。
將第1A輸入INA1和第0A輸入INA0分別輸入到傳輸門TF1的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QA1和QA0的柵上。將第1B輸入INB1和第0B輸入INB0分別輸入到傳輸門TF2的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QB1和QB0的柵上。將第3輸入INC輸入到NMOS晶體管QN1的柵上，同時輸入到PMOS晶體管QP1的柵上。
通過這樣來構(gòu)成，可得到“或-與非”門135，該“或-與非”門135從輸出OUT輸出來自第1A輸入INA1和第0A輸入INA0以及第1B輸入INB1和第0B輸入INB0的信號的“或”運算結(jié)果與來自第3輸入INC的信號的“與非”運算結(jié)果。
上述結(jié)構(gòu)的S-FF105在正常模式時，由于將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，故倒相器173的輸出固定于“1”。
因而，在正常模式時，根據(jù)“或-與非”門135的運算處理時間來決定S-FF105的工作時間。如圖39所示，“或-與非”門135的結(jié)構(gòu)中，串聯(lián)連接在電源VDD、接地間的晶體管的級數(shù)是5級，由于NMOS晶體管QN1經(jīng)常處于導(dǎo)通狀態(tài)，故實際上是4級。
另一方面，在S-FF103、104中使用的“或-與非”門133(參照圖33)中，在接地間串聯(lián)連接的晶體管的級數(shù)是6級。
因而，實施例19的S-FF105與實施例18的S-FF104相比，可謀求在正常模式時的工作速度的高速化。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF105中，與實施例18的S-FF104相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例19的半導(dǎo)體集成電路裝置的測試電路。
再有，通過將實施倒19的測試電路如圖8所示那樣與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例19的測試電路之間設(shè)置圖36中示出的控制信號發(fā)生電路114，與實施例18相同，可與現(xiàn)有的帶有測試功能的RAM合在一起。
《實施例20》圖40是示出作為本發(fā)明的實施例20的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器106的結(jié)構(gòu)的電路圖。
如圖40中所示，比較器124由倒相器174、180、“或”門175、179、“與非”門181和“與非”門178的一部分功能構(gòu)成，倒相器174接收輸入數(shù)據(jù)D或輸入數(shù)據(jù)DO，在“或”門179的一個輸入端接收比較控制信號CMP1L，在另一個輸入端接收輸入數(shù)據(jù)D或輸入數(shù)據(jù)DO，在“或”門175的一個輸入端接收比較控制信號CMP0L，另一個輸入端與倒相器174的輸出端連接。
“與非”門181的一個輸入端與”或”門179的輸出端連接，另一個輸入端與倒相器180的輸出端連接。通過將上述的“與非”門181和“或”門179形成為一體，構(gòu)成帶有第2輸入端的“或-與非”門137。
“或”門176在一個輸入端接收串行輸入SI，在另一個輸入端接收測試模式信號TMSI?！盎颉遍T177在一個輸入端接收測試模式信號TMFB，在另一個輸入端接收來自D-FF27的Q輸出。
“與非”門178接收“或”門175～177的輸出，進行3個“或”運算結(jié)果、即“或”門175～177的輸出的“與非”運算，將其運算結(jié)果供給倒相器180的輸入端。
通過將上述的“與非”門178和“或”門175～177形成為一體，構(gòu)成“或-與非”門136。其它的結(jié)構(gòu)與圖35中示出的實施例18的S-FF104相同。
這樣的結(jié)構(gòu)的實施例20的S-FF106與實施例18的S-FF104完全相同，將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，根據(jù)比較控制信號CMP0L和比較控制信號CMP1L，可進行正常模式、維持模式、移位模式、第1～第3測試模式和置位模式下的工作，起到與實施例18的S-FF104同樣的效果。
圖41是示出“或-與非”門137的內(nèi)部結(jié)構(gòu)的電路圖。如該圖所示，在電源VDD、接地電平間串聯(lián)連接PMOS晶體管QA1、QA0、傳輸門TF1和NMOS晶體管QN2。
再者，對于PMOS晶體管QA1、QA0，分別并聯(lián)連接PMOS晶體管QP2。
將第1A輸入INA1和第0A輸入INA0分別輸入到傳輸門TF1的2個NMOS柵的一個和另一個上，同時分別輸入到PMOS晶體管QA1和QA0的柵上。將第2輸入INB輸入到NMOS晶體管QN2的柵上，同時輸入到PMOS晶體管QP2的柵上。
通過這樣來構(gòu)成，可得到“或-與非”門137，該“或-與非”門137從輸出OUT輸出來自第1A輸入INA1和第0A輸入INA0的“或”運算結(jié)果與來自第2輸入INB的信號的“與非”運算結(jié)果。
再有，“或-與非”門136的內(nèi)部結(jié)構(gòu)與圖28中示出的“或-與非”門131的內(nèi)部結(jié)構(gòu)成為等效的結(jié)構(gòu)。
上述結(jié)構(gòu)的S-FF106在進行輸入數(shù)據(jù)D的非反轉(zhuǎn)值取入的正常模式時，由于將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，比較控制信號CMP1L定為“0”，比較控制信號CMP0L定為“1”，故倒相器180的輸出固定于“1”。
因而，在進行輸入數(shù)據(jù)D的非反轉(zhuǎn)值取入的正常模式時，根據(jù)“或-與非”門137的運算處理時間來決定S-FF106的工作時間。如圖41所示，“或-與非”門137的結(jié)構(gòu)中，串聯(lián)連接在電源VDD、接地間的晶體管的級數(shù)是4級，由于NMOS晶體管QN2經(jīng)常處于導(dǎo)通狀態(tài)，故實際上是3級。
另一方面，在S-FF103、104中使用的“或-與非”門133(參照圖33)中，在接地間串聯(lián)連接的晶體管的級數(shù)是6級。
因而，實施例20的S-FF106，與實施例18的S-FF104相比是不用說的，即使與實施例19的S-FF105相比，也可謀求實現(xiàn)在進行輸入數(shù)據(jù)D的非反轉(zhuǎn)值取入的正常模式時的工作速度的高速化。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF106中，與實施例18的S-FF104相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例20的半導(dǎo)體集成電路裝置的測試電路。
再有，通過將實施例20的測試電路如圖8所示那樣與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例20的測試電路之間設(shè)置圖36中示出的控制信號發(fā)生電路114，與實施例18相同，可與現(xiàn)有的帶有測試功能的RAM合在一起。
《實施例21》圖42是示出作為本發(fā)明的實施例21的DRAM、SRAM等的半導(dǎo)體集成電路裝置的測試電路中使用的掃描觸發(fā)器107的結(jié)構(gòu)的電路圖。
如圖42中所示，其特征在于，設(shè)置了“或”門182、倒相器183和“與非”門184，來代替圖32中所示的實施例17的S-FF103的選擇器26。
“或”門182在一個輸入端接收移位模式信號SM2，在另一個輸入端接收輸入數(shù)據(jù)D?！迸c非”門184的一個輸入端與”或”門182的輸出端連接，另一個輸入端與倒相器168的輸出端連接?！迸c非”門184的輸出通過倒相器183與D-FF27的數(shù)據(jù)輸入D連接。
通過將上述的“與非”門184和“或”門182形成為一體，構(gòu)成帶有第2輸入端的“或-與非”門138。再有，“或-與非”門138的內(nèi)部結(jié)構(gòu)與圖41中示出的“或-與非”門137的內(nèi)部結(jié)構(gòu)等效。
再有，由于其它的結(jié)構(gòu)與圖32中示出的實施例17的S-FF103相同，故省略其說明。
這樣的結(jié)構(gòu)的實施例21的S-FF107與實施例17的S-FF103完全相同，將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，根據(jù)比較控制信號CMP0L和比較控制信號CMP1L，可進行正常模式、維持模式、移位模式、第1～第3測試模式和置位模式下的工作，起到與實施例17的S-FF103同樣的效果。
上述結(jié)構(gòu)的S-FF107在正常模式時，由于將測試模式信號TMSI定為“1”，測試模式信號TMFB定為“1”，比較控制信號CMP1L定為“1”，比較控制信號CMP0L定為“1”，故倒相器168的輸出固定于“1”。
因而，在正常模式時，根據(jù)“或-與非”門138的運算處理時間來決定S-FF107的工作時間。由于“或-與非”門138的內(nèi)部結(jié)構(gòu)與圖41中示出的“或-與非”門137的結(jié)構(gòu)是等效的，故串聯(lián)連接在電源VDD、接地間的晶體管的級數(shù)是4級，由于NMOS晶體管QN2經(jīng)常處于導(dǎo)通狀態(tài)，故實際上是3級。
因而，實施例21的S-FF107，與實施例17的使用了選擇器26的S-FF103相比，可謀求正常模式時的工作速度的高速化。
實施例21的S-FF107通過使用邏輯門182-184來實現(xiàn)與選擇器26同等的功能以代替選擇器26，可在用CMOS電路構(gòu)成的情況下用比較簡單的電路結(jié)構(gòu)來進行比較高速的選擇工作。
&lt;測試電路&gt;
在這樣的結(jié)構(gòu)的S-FF107中，與實施例17的S-FF103相同，通過作為構(gòu)成圖2中示出的第1結(jié)構(gòu)的測試電路10或圖3中示出的第2結(jié)構(gòu)的測試電路16的各自的掃描總線的SFF&lt;0&gt;～SFF&lt;4&gt;使用，來實現(xiàn)實施例21的半導(dǎo)體集成電路裝置的測試電路。
再有，通過將實施例21的測試電路如圖8所示那樣與冗余電路14連接，當(dāng)然也可控制冗余電路14。
&lt;控制信號發(fā)生電路&gt;
此外，通過在半導(dǎo)體集成電路裝置的輸入引腳和實施例21的測試電路之間設(shè)置圖34中示出的控制信號發(fā)生電路113，與實施例17相同，可與現(xiàn)有的帶有測試功能的RAM合在一起。
《其它》再有，在上述的實施例中，構(gòu)成測試電路的掃描總線的初級的S-FF(圖2、圖3的SFF&lt;3&gt;、圖13的MSFF&lt;3&gt;等)也與其后級的S-FF一樣，使用了能進行考慮了串行輸入SI的故障判定的第1測試模式的測試的本申請發(fā)明的S-FF，但由于初級的S-FF的串行輸入SI與測試結(jié)果無關(guān)，故即使使用圖26中示出的那樣的只能進行不考慮串行輸入SI的第2測試模式的測試的現(xiàn)有結(jié)構(gòu)的S-FF，也沒有關(guān)系。
此外，也可只在由構(gòu)成掃描總線的S-FF中的連續(xù)的1個以上的S-FF構(gòu)成的一部分S-FF中使用能進行第1測試模式的測試的S-FF。此時，通過在觀察上述一部分S-FF的最后一級的串行輸出SO的同時進行第1測試模式的測試，該測試范圍成為對應(yīng)于一部分S-FF(如果上述一部分S-FF中存在與初級的S-FF之前連接的S-FF，則也包含該S-FF的數(shù)據(jù)輸出)的RAM的位。
再有，在上述的實施例中，作為測試對象的存儲電路示出了RAM(隨機存取存儲器)，但也可使用FIFO存儲器那樣的順序存取(sequentialaccess)的存儲電路。
再有，在上述的實施例18～實施例21(圖35、圖37、圖40和圖42)中，如圖46所示，示出了在D-FF27的D輸入側(cè)設(shè)置倒相器168、“或-與非”門的輸出數(shù)據(jù)DINV通過倒相器168供給D-FF27的D輸入端的結(jié)構(gòu)，但也可如圖47所示作成下述的結(jié)構(gòu)直接將輸出數(shù)據(jù)DINV供給D-FF27的D輸入端，在D-FF27的Q輸出側(cè)設(shè)置倒相器168，將倒相器168的輸出作為串行輸出SO和數(shù)據(jù)輸出Q來輸出。
即，如果將實施例18(圖35)的結(jié)構(gòu)舉例來說明，則如果預(yù)先構(gòu)成能對“或”門163～166的輸出進行“與”運算處理的比較器123、“或-與非”門133、倒相器168和D-FF的合在一起的部分的結(jié)構(gòu)，則倒相器168配置在D-FF27的D輸入側(cè)或Q輸出側(cè)都可以。
同樣，即使在上述的實施例15～實施例17(圖27、圖30和圖32)中，如圖47中所示，也可作成將設(shè)置于選擇器26的“1”輸入側(cè)的倒相器168設(shè)置在D-FF27的Q輸出側(cè)的結(jié)構(gòu)。但是，在該結(jié)構(gòu)的情況下，有必要也在選擇器26的“0”輸入與輸入數(shù)據(jù)D之間另外設(shè)置倒相器。再有，在半導(dǎo)體集成電路裝置內(nèi)存在多個RAM的情況下，也可這樣來構(gòu)成半導(dǎo)體集成電路裝置傳遞另一個RAM的測試電路的串行輸出數(shù)據(jù)SODO，作為某個RAM的測試電路的串行輸入數(shù)據(jù)SIDO。此時，有必要在構(gòu)成后級的RAM的測試電路的掃描總線的初級的S-FF中也使用能進行第1測試模式的測試的S-FF。
此外，在上述的實施例中，作為半導(dǎo)體集成電路裝置主要舉出了DRAM為例，但當(dāng)然本發(fā)明可適用于在內(nèi)部具有數(shù)據(jù)存儲部的所有的半導(dǎo)體集成電路裝置。
如以上所說明的那樣，本發(fā)明的第1方面所述的半導(dǎo)體集成電路裝置中的多個S-FF中連續(xù)的1個以上的S-FF的故障信息傳遞裝置在第1測試模式時，在除比較結(jié)果數(shù)據(jù)之外的包含串行輸入數(shù)據(jù)的故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障時，輸出指示故障的串行輸出數(shù)據(jù)。
因而，如果上述連續(xù)的1個以上的S-FF的第一級～最后一級各自的串行輸出數(shù)據(jù)和上述第一級的S-FF的串行輸入數(shù)據(jù)中任一個數(shù)據(jù)指示故障，則指示故障的串行輸出數(shù)據(jù)從最初輸出的S-FF到最后一級的S-FF傳播指示故障的串行輸出數(shù)據(jù)。
其結(jié)果，在第1測試模式時，通過只觀察上述最后一級的S-FF的串行輸出數(shù)據(jù)，就可至少對于與上述連續(xù)的1個以上的S-FF對應(yīng)的部分早期地識別被測試的存儲電路的故障的有無。
此外，本發(fā)明的第2方面所述的半導(dǎo)體集成電路裝置通過存儲用的數(shù)據(jù)輸出裝置，在第1測試模式時，在故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障時，將指示故障的存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)存儲于數(shù)據(jù)存儲部中，串行輸出數(shù)據(jù)包含鎖存數(shù)據(jù)。
因而，可將將指示故障的串行輸出數(shù)據(jù)作為鎖存數(shù)據(jù)保存于數(shù)據(jù)存儲部中。
此外，在本發(fā)明的第3方面所述的半導(dǎo)體集成電路裝置中，由于故障判定數(shù)據(jù)組還包含鎖存數(shù)據(jù)，故如果指示故障的鎖存數(shù)據(jù)一旦保存于數(shù)據(jù)存儲部中，則就繼續(xù)保存指示故障的鎖存數(shù)據(jù)。
本發(fā)明的第4方面所述的半導(dǎo)體集成電路裝置在第1測試模式時，在比較結(jié)果數(shù)據(jù)和鎖存數(shù)據(jù)中至少1個數(shù)據(jù)指示故障時，通過存儲用的數(shù)據(jù)輸出裝置，使指示故障的鎖存數(shù)據(jù)存儲于數(shù)據(jù)存儲部中，再者，通過串行數(shù)據(jù)輸出裝置，在串行輸入數(shù)據(jù)和鎖存數(shù)據(jù)中至少1個數(shù)據(jù)指示故障時，輸出指示故障的串行輸出數(shù)據(jù)。
因而，如果包含串行輸入數(shù)據(jù)、比較結(jié)果數(shù)據(jù)和鎖存數(shù)據(jù)的故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則輸出指示故障的串行輸出數(shù)據(jù)。
此外，由于串行數(shù)據(jù)輸出裝置在串行輸入數(shù)據(jù)指示故障時，與鎖存數(shù)據(jù)的指示內(nèi)容無關(guān)地輸出指示故障的串行輸出數(shù)據(jù)，故與確定鎖存數(shù)據(jù)相比可早期地輸出指示故障的串行輸出數(shù)據(jù)。
在本發(fā)明的第5方面所述的半導(dǎo)體集成電路裝置中，串行輸出數(shù)據(jù)輸出裝置在第1測試模式時，在比較結(jié)果數(shù)據(jù)和考慮了串行輸入數(shù)據(jù)的故障指示內(nèi)容的鎖存數(shù)據(jù)中至少1個數(shù)據(jù)指示故障時，輸出指示故障的串行輸出數(shù)據(jù)。
因而，如果包含串行輸入數(shù)據(jù)、比較結(jié)果數(shù)據(jù)和鎖存數(shù)據(jù)的故障判定數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則輸出指示故障的串行輸出數(shù)據(jù)。
此外，由于串行數(shù)據(jù)輸出裝置在比較結(jié)果數(shù)據(jù)指示故障時，與鎖存數(shù)據(jù)的指示內(nèi)容無關(guān)地輸出指示故障的串行輸出數(shù)據(jù)，故與確定鎖存數(shù)據(jù)相比可早期地輸出指示故障的串行輸出數(shù)據(jù)。
在本發(fā)明的第6方面所述的半導(dǎo)體集成電路裝置中，串行輸出數(shù)據(jù)輸出裝置在比較結(jié)果數(shù)據(jù)和本身是串行輸入數(shù)據(jù)的鎖存數(shù)據(jù)中至少1個數(shù)據(jù)指示故障時，輸出指示故障的串行輸出數(shù)據(jù)。
因而，如果包含串行輸入數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的故障判定數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則輸出指示故障的串行輸出數(shù)據(jù)。
此外，由于串行數(shù)據(jù)輸出裝置在比較結(jié)果數(shù)據(jù)指示故障時，與鎖存數(shù)據(jù)的指示內(nèi)容無關(guān)地輸出指示故障的串行輸出數(shù)據(jù)，故與確定鎖存數(shù)據(jù)相比可早期地輸出指示故障的串行輸出數(shù)據(jù)。
再者，在本發(fā)明的第7方面所述的半導(dǎo)體集成電路裝置中，由于數(shù)據(jù)存儲裝置在故障觀察模式時，與預(yù)定的定時信號同步，將比較結(jié)果數(shù)據(jù)作為鎖存數(shù)據(jù)進行存儲，故通過觀察鎖存數(shù)據(jù)就可容易地識別比較結(jié)果數(shù)據(jù)的故障指示內(nèi)容。
本發(fā)明的第8方面所述的半導(dǎo)體集成電路裝置具備數(shù)據(jù)存儲部；選擇裝置；以及存儲用的數(shù)據(jù)輸出裝置，其中，所述數(shù)據(jù)存儲部存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)和串行輸出數(shù)據(jù)，所述選擇裝置在第1測試模式時，輸出串行輸入數(shù)據(jù)作為選擇數(shù)據(jù)，在第2測試模式時，輸出鎖存數(shù)據(jù)作為選擇數(shù)據(jù)，所述存儲用的數(shù)據(jù)輸出裝置在上述第1和第2測試模式時，在選擇數(shù)據(jù)和比較結(jié)果數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的存儲用的數(shù)據(jù)。
因而，在第1測試模式時，如果包含串行輸入數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的故障判定數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則輸出指示故障的串行輸出數(shù)據(jù)，在第2測試模式時，如果包含鎖存數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則輸出指示故障的串行輸出數(shù)據(jù)。
在本發(fā)明的第9方面所述的半導(dǎo)體集成電路裝置中，由于比較電路分別比較預(yù)定數(shù)目的輸出數(shù)據(jù)和預(yù)定數(shù)目的預(yù)期值數(shù)據(jù)，即使存在1個不一致的數(shù)據(jù)，也輸出指示故障的比較結(jié)果數(shù)據(jù)，故能以預(yù)定數(shù)目的單位一并進行故障判定。
因而，相對于被測試的存儲電路的多個輸出數(shù)據(jù)的數(shù)目，能使用與預(yù)定數(shù)目成反比例的數(shù)目的比較少的S-FF來構(gòu)成測試電路。
本發(fā)明的第10方面所述的半導(dǎo)體集成電路裝置的存儲用的數(shù)據(jù)輸出裝置在第2測試模式時，在比較結(jié)果數(shù)據(jù)和鎖存數(shù)據(jù)中至少1個數(shù)據(jù)指示故障時，由于輸出指示故障的存儲用的數(shù)據(jù)，故在第2測試模式時，如果包含上述鎖存數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的故障判定數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障，則可得到指示故障的鎖存數(shù)據(jù)。
因而，通過分別使用第1和第2測試模式，在故障判定數(shù)據(jù)組中包含串行輸入數(shù)據(jù)的情況下和不包含串行輸入數(shù)據(jù)的情況下，可分別進行被測試的存儲電路的測試。
在本發(fā)明的第11方面所述的半導(dǎo)體集成電路裝置中，由于“與”運算裝置在第1測試模式時對串行輸入數(shù)據(jù)、鎖存數(shù)據(jù)和比較結(jié)果數(shù)據(jù)進行“與”運算處理，故通過至少將這3個數(shù)據(jù)中的2個數(shù)據(jù)一并進行“與”運算處理，能迅速地得到指示故障信息的存儲用的數(shù)據(jù)，可謀求故障檢測速度的提高。
在本發(fā)明的第12方面所述的半導(dǎo)體集成電路裝置中，將第1～第3“或”門和“與非”門形成為一體，構(gòu)成“或-與非”門，所述第1～第3“或”門在第1測試模式時分別輸出使串行輸入數(shù)據(jù)、鎖存數(shù)據(jù)和比較結(jié)果數(shù)據(jù)有效的第1～第3“或”運算結(jié)果，所述“與非”門一并進行第1～第3“或”運算結(jié)果的“與非”運算處理，輸出“與非”運算結(jié)果。
“或-與非”門與個別地形成“或”門和“與非”門、或?qū)⑦x擇器及其它邏輯門組合起來實現(xiàn)同等的邏輯功能的電路相比，可用簡單的電路結(jié)構(gòu)來實現(xiàn)。因而，可得到作為整體可謀求集成度的提高的半導(dǎo)體集成電路裝置。
在本發(fā)明的第13方面所述的半導(dǎo)體集成電路裝置中，通過將第1和第2“或”門及第1“與非”門形成為一體來構(gòu)成第1“或-與非”門，將第3“或”門及第2“與非”門形成為一體來構(gòu)成第2“或-與非”門，與本發(fā)明的第12方面所述的半導(dǎo)體集成電路裝置相同，可謀求集成度的提高。
此外，由于將第2“與非”門原來接收第1和第2“或”運算結(jié)果的結(jié)構(gòu)作成接收第1“與”運算結(jié)果的結(jié)構(gòu)，可縮短第2“與非”門的運算處理時間，故在能早期地得到第1“與”運算結(jié)果的情況下，可實現(xiàn)高速工作。
在本發(fā)明的第14方面所述的半導(dǎo)體集成電路裝置中，在存儲用的數(shù)據(jù)輸出裝置和比較電路中共用第1和第2比較用的第3“或”門，故可謀求裝置的集成度的提高。
本發(fā)明的第15方面所述的半導(dǎo)體集成電路裝置中的存儲用的數(shù)據(jù)輸出裝置和數(shù)據(jù)存儲部的合在一起的部分還具備下述功能在第2測試模式時，只進行鎖存數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的“與”運算處理，在第3測試模式時，只進行串行輸出數(shù)據(jù)和比較結(jié)果數(shù)據(jù)的“與”運算處理。
因而，通過根據(jù)需要設(shè)定第1～第3測試模式，可在最佳的測試模式下進行被測試的存儲電路的測試。
權(quán)利要求
1．一種半導(dǎo)體集成電路裝置，其特征在于具備測試電路，所述測試電路包括被測試的存儲電路，能根據(jù)內(nèi)部的存儲內(nèi)容并行地輸出與多個位對應(yīng)的多個輸出數(shù)據(jù)；以及與所述多個輸出數(shù)據(jù)對應(yīng)而設(shè)置的多個掃描觸發(fā)器(S-FF)，所述多個S-FF分別通過接收上一級的S-FF的串行輸出數(shù)據(jù)作為串行輸入數(shù)據(jù)而串聯(lián)地連接，所述多個S-FF分別包括比較電路，根據(jù)所述多個輸出數(shù)據(jù)中對應(yīng)的至少1個輸出數(shù)據(jù)與至少1個預(yù)期值數(shù)據(jù)的比較，輸出指示故障的有無的比較結(jié)果數(shù)據(jù)；以及故障信息傳遞裝置，在第1測試模式時接收包含所述比較結(jié)果數(shù)據(jù)的故障判定用的數(shù)據(jù)組，在所述故障判定用的數(shù)據(jù)組中至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)，所述多個S-FF中連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置中的所述故障判定用的數(shù)據(jù)組還包括所述串行輸入數(shù)據(jù)。
2．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述多個S-FF各自的所述故障信息傳遞裝置具備存儲用的數(shù)據(jù)輸出裝置，在所述第1測試模式時，在所述故障判定用的數(shù)據(jù)組的至少1個數(shù)據(jù)指示故障時，輸出指示故障的存儲用的數(shù)據(jù)；以及數(shù)據(jù)存儲部，與預(yù)定的定時信號同步，存儲所述存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)，所述串行輸出數(shù)據(jù)包含所述鎖存數(shù)據(jù)。
3．如權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征在于所述故障判定用的數(shù)據(jù)組還包括所述鎖存數(shù)據(jù)。
4．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部，與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)；存儲用的數(shù)據(jù)輸出裝置，在所述第1測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)；以及串行數(shù)據(jù)輸出裝置，在所述第1測試模式時，在所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)。
5．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部，與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)；串行數(shù)據(jù)輸出裝置，在所述第1測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)；以及存儲用的數(shù)據(jù)輸出裝置，在所述第1測試模式時，在所述串行輸入數(shù)據(jù)和所述串行輸出數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)。
6．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲裝置，在所述第1測試模式設(shè)定時，與預(yù)定的定時信號同步，存儲所述串行輸入數(shù)據(jù)作為鎖存數(shù)據(jù)；以及串行數(shù)據(jù)輸出裝置，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述串行輸出數(shù)據(jù)。
7．如權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征在于所述數(shù)據(jù)存儲裝置在故障觀察模式時，與預(yù)定的定時信號同步，存儲所述比較結(jié)果數(shù)據(jù)作為所述鎖存數(shù)據(jù)。
8．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部，與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)；選擇裝置，接收所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)，在所述第1測試模式時，輸出所述串行輸入數(shù)據(jù)作為選擇數(shù)據(jù)，在所述第2測試模式時，輸出所述鎖存數(shù)據(jù)作為所述選擇數(shù)據(jù)；以及存儲用的數(shù)據(jù)輸出裝置，在所述第1和第2測試模式時，在所述選擇數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)，所述串行輸出數(shù)據(jù)包含所述鎖存數(shù)據(jù)。
9．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述至少1個輸出數(shù)據(jù)包含2個以上的預(yù)定數(shù)目的輸出數(shù)據(jù)，所述至少1個預(yù)期值數(shù)據(jù)包含所述預(yù)定數(shù)目的預(yù)期值數(shù)據(jù)，所述比較電路分別比較所述預(yù)定數(shù)目的輸出數(shù)據(jù)和所述預(yù)定數(shù)目的預(yù)期值數(shù)據(jù)，即使存在1個不一致的數(shù)據(jù)，也輸出指示故障的所述比較結(jié)果數(shù)據(jù)。
10．如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于所述連續(xù)的1個以上的S-FF各自的所述故障信息傳遞裝置具備數(shù)據(jù)存儲部，與預(yù)定的定時信號同步，存儲存儲用的數(shù)據(jù)作為鎖存數(shù)據(jù)；和存儲用的數(shù)據(jù)輸出裝置，在第2測試模式時，在所述比較結(jié)果數(shù)據(jù)和所述鎖存數(shù)據(jù)中的至少1個數(shù)據(jù)指示故障時，輸出指示故障的所述存儲用的數(shù)據(jù)。
11．如權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于所述比較結(jié)果數(shù)據(jù)、所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述存儲用的數(shù)據(jù)分別根據(jù)邏輯值“0”/“1”指示故障的有/無，所述存儲用的數(shù)據(jù)輸出裝置和所述數(shù)據(jù)存儲部的合在一起的部分包含在所述第1測試模式時對所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)進行“與”運算處理的“與”運算裝置。
12．如權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于所述“與”運算裝置包括第1～第3“或”門，在所述第1測試模式時，分別輸出使所述串行輸入數(shù)據(jù)、所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)有效的第1～第3“或”運算結(jié)果；和“與非”門，同時接收所述第1～第3“或”運算結(jié)果，一并進行所述第1～第3“或”運算結(jié)果的“與非”運算處理，輸出“與非”運算結(jié)果，將所述第1～第3“或”門和所述“與非”門形成為一體，構(gòu)成“或-與非”門。
13．如權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于所述“與”運算裝置包括第1和第2“或”門，在所述第1測試模式時，分別輸出使所述串行輸入數(shù)據(jù)和所述鎖存數(shù)據(jù)有效的第1和第2“或”運算結(jié)果；第1“與非”門，同時接收所述第1和第2“或”運算結(jié)果，一并進行所述第1和第2“或”運算結(jié)果的“與非”運算處理，并輸出第1“與非”運算結(jié)果；倒相器，將所述第1“與非”運算結(jié)果在邏輯上反轉(zhuǎn)后輸出第1“與”運算結(jié)果；第3“或”門，在第1測試模式時，輸出使所述比較結(jié)果數(shù)據(jù)有效的第3“或”運算結(jié)果；以及第2“與非”門，同時接收所述第1“與”運算結(jié)果和所述第3“或”運算結(jié)果，一并進行所述第1“與”運算結(jié)果和所述第3“或”運算結(jié)果的“與非”運算處理，并輸出第2“與非”運算結(jié)果，將所述第1、第2“或”門和所述第1“與非”門形成為一體，構(gòu)成第1“或-與非”門，同時將所述第3“或”門和所述第2“與非”門形成為一體，構(gòu)成第2“或-與非”門。
14．如權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于還具備比較控制信號發(fā)生電路，所述比較控制信號發(fā)生電路在所述第1測試模式時，輸出根據(jù)所述至少1個預(yù)期值將一個定為“1”另一個定為“0”的第1和第2比較控制信號，所述至少1個輸出數(shù)據(jù)包含取作“1”或“0”的值的1位輸出數(shù)據(jù)，所述第3“或”運算結(jié)果包含第1比較用的第3“或”運算結(jié)果和第2比較用的第3“或”運算結(jié)果，所述第3“或”門包括第1比較用的第3“或”門，進行所述1位輸出數(shù)據(jù)與所述第1比較控制信號的“或”運算，并輸出所述第1比較用的第3“或”運算結(jié)果；和第2比較用的第3“或”門，進行所述1位輸出數(shù)據(jù)的反轉(zhuǎn)值與所述第2比較控制信號的“或”運算，并輸出所述第2比較用的第3“或”運算結(jié)果，在所述存儲用的數(shù)據(jù)輸出裝置和所述比較電路中共用所述第1和第2比較用的第3“或”門。
15．如權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征在于所述存儲用的數(shù)據(jù)輸出裝置和所述數(shù)據(jù)存儲部的合在一起的部分還具備下述功能在所述第2測試模式時，只進行所述鎖存數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)的“與”運算處理，在所述第3測試模式時，只進行所述串行輸入數(shù)據(jù)和所述比較結(jié)果數(shù)據(jù)的“與”運算處理。
全文摘要
得到具有能早期地識別內(nèi)部的被測試的存儲電路的故障的有無的測試電路的半導(dǎo)體集成電路裝置。在將移位模式信號SM定為“1”、測試模式信號TM定為“1”的第1測試模式時,如果將比較控制信號CMP定為“1”,則成為測試有效狀態(tài)。而且,各自在指示故障時成為“0”的輸入數(shù)據(jù)D與預(yù)期值數(shù)據(jù)EXP的比較結(jié)果(比較器21的輸出)、串行輸入SI和鎖存數(shù)據(jù)(D－FF27的數(shù)據(jù)輸出Q)的“與”運算結(jié)果經(jīng)由“與非”門28、29、“與”門30和選擇器26,供給D－FF27的D輸入端。
文檔編號G11C29/00GK1223443SQ98119300
公開日1999年7月21日 申請日期1998年9月18日 優(yōu)先權(quán)日1998年9月18日
發(fā)明者前野秀史, 大澤德哉 申請人:三菱電機株式會社