]全局線控制器122可以與全局源極選擇線GSSL、第一全局字線GWLl至第η全局字線GWLn、以及第一全局漏極選擇線⑶SLl和第二全局漏極選擇線⑶SL2耦接。全局源極選擇線GSSL、第一全局字線GWLl至第η全局字線GWLn、以及第一全局漏極選擇線⑶SLl和第二全局漏極選擇線GDSL2可以形成如以上參照圖5所述的全局線GLs。在擦除操作期間，全局線控制器122可以從電壓發(fā)生器130中接收電壓，并且響應(yīng)于控制邏輯150的控制而將電壓傳送至全局線GLs。
[0070]根據(jù)本發(fā)明的一個(gè)實(shí)施例，當(dāng)存儲塊BLKl被配置成以上參照圖5所述的實(shí)施例(BLK1’)時(shí)，還可以提供與全局線控制器122耦接的全局管道選擇線，并且第一傳輸晶體管組210還可以包括耦接在圖4中所示的局部管道線LPL、與全局管道選擇線之間的管道傳輸晶體管。
[0071]圖7是說明在擦除操作期間施加至選中的存儲塊BLKl的電壓的時(shí)序圖。
[0072]參見圖6和圖7，在第一時(shí)刻Tl處，塊字線電壓Vblk可以被施加至塊字線BLKWL。
[0073]在第二時(shí)刻T2處，具有高電壓電平的預(yù)電壓Vpre可以被傳送至單元串CSll至CSlm和CS21至CS2m中的存儲器單元的溝道。例如，從電壓發(fā)生器130中產(chǎn)生的預(yù)電壓Vpre可以穿通存儲塊BLKl的體區(qū)和公共源極線CSL，并且被傳送至存儲器單元的溝道。
[0074]字線電壓Vwl可以被施加至全局字線GWLl至GWLn。字線電壓Vwl可以分別經(jīng)由全局字線GWLl至GWLn傳送至正常傳輸晶體管NPTl至ΝΡΤη。正常傳輸晶體管NPTl至NPTn的柵極可以經(jīng)由塊字線BLKWL來接收塊字線電壓Vblk。字線電壓Vwl可以比塊字線電壓Vblk高。當(dāng)將正常傳輸晶體管NPTl至NPTn的每個(gè)的柵極電壓減去其源極電壓獲得的電壓比相應(yīng)的閾值電壓高時(shí)，正常傳輸晶體管NPTl至NPTn中的每個(gè)可以導(dǎo)通。由于施加至正常傳輸晶體管NPTl至NPTn中的每個(gè)的柵極的塊字線電壓Vblk比施加至其源極的電壓(Vwl)低，所以正常傳輸晶體管NPTl至NPTn可以被關(guān)斷。因此，全局字線GWLl至GWLn和局部字線LWLl至LWLn可以彼此電分開，并且局部字線LWLl至LWLn可以被浮置。局部字線LWLl至LWLn的電壓可以被升高施加至存儲器單元的溝道的預(yù)電壓Vpe這么多。
[0075]在第三時(shí)刻T3處，比預(yù)電壓Vpre高的擦除電壓Vers可以被施加至單元串CSll至CSlm和CS21至CS2m的存儲器單元的溝道。由于局部字線LWLl至LWLn被浮置，所以局部字線LWLl至LWLn的電壓可以進(jìn)一步地增大。
[0076]選擇線電壓Vsl可以被施加至全局漏極選擇線⑶SLl和⑶SL2以及全局源極選擇線GSSL。選擇線電壓Vsl可以高于通過將塊字線電壓Vblk減去傳輸晶體管的閾值電壓獲得的電壓。例如，選擇線電壓Vsl可以被設(shè)定成比塊字線電壓Vblk高。漏極傳輸晶體管DPTl和DPT2以及源極傳輸晶體管SPT可以被關(guān)斷，由于通過將其柵極電壓減去其源極電壓獲得的電壓比相應(yīng)的閾值電壓低。結(jié)果，局部漏極選擇線LDSLl和LDSL2以及局部源極選擇線LSSL可以被浮置，并且局部漏極選擇線LDSLl和LDSL2以及局部源極選擇線LSSL的電壓可以被升高施加至存儲器單元的溝道的擦除電壓Vers這么多。
[0077]在第四時(shí)刻T4處，塊字線BLKWL的電壓可以逐步地增大至預(yù)定的電壓Vs。圖6中所示的塊解碼器121可以響應(yīng)于控制邏輯150而臺階式逐步地增大塊字線BLKWL的電壓。例如，預(yù)定的電壓Vs可以大于字線電壓Vwl和正常傳輸晶體管的閾值電壓之和。
[0078]施加至正常傳輸晶體管NPTl至NPTn的柵極的電壓可以從塊字線電壓Vblk起逐步地增大。結(jié)果，通過從施加至每個(gè)正常傳輸晶體管的柵極的電壓中減去施加至每個(gè)正常傳輸晶體管的源極的電壓(Vwl)所獲得的電壓可以逐步地降低。因此，在全局字線GWLl至GffLn與局部字線LWLl至LWLn之間流動的電流量可以逐步地增大，并且局部字線LWLl至LffLn的升高電壓可以逐步地降低。
[0079]通過將預(yù)定的電壓Vs減去字線電壓Vwl獲得的電壓可以高于正常傳輸晶體管的閾值電壓。即，當(dāng)塊字線BLKWL的電壓增大至預(yù)定的電壓Vs時(shí)，正常傳輸晶體管可以被完全導(dǎo)通，并且全局字線GWLl至GWLn和局部字線LWLl至LWLn可以彼此電耦接。
[0080]選擇線電壓Vsl可以被設(shè)定成比預(yù)定的電壓Vs高。即，施加至漏極傳輸晶體管DPTl和DPT2的柵極的預(yù)定的電壓Vs，可以比施加至其源極的電壓(Vsl)低。局部漏極選擇線LDSLl和LDSL2以及局部源極選擇線LSSL仍會被浮置。
[0081]在第五時(shí)刻T5處，當(dāng)塊字線BLKWL的電壓達(dá)到預(yù)定的電壓Vs時(shí)，接地電壓可以被施加至全局字線GWLl至GWLn。因此，接地電壓可以經(jīng)由全局字線GWLl至GWLn傳送至局部字線LWLl至LWLn。
[0082]由于擦除電壓Vers與傳送至局部字線LWLl至LWLn的電壓之間的差，所以可以擦除儲存在單元串CSll至CSlm和CS21至CS2m的存儲器單元中的數(shù)據(jù)。
[0083]不同于根據(jù)本發(fā)明的實(shí)施例，當(dāng)全局字線GWLl至GWLn的電壓從字線電壓Vwl急劇地改變成接地電壓、而非逐步地增大塊字線電壓Vblk時(shí)，正常傳輸晶體管NPTl至NPTn可以因施加至其柵極的塊字線電壓Vblk與施加至其源極的接地電壓之間的差而導(dǎo)通。因此，局部字線LWLl至LWLn的電壓可以從高電壓急劇地改變成接地電壓。當(dāng)局部字線LWLl至LWLn的電壓在每個(gè)擦除操作中都急劇地改變時(shí)，局部字線LWLl至LWLn與溝道之間的電場會急劇地改變，并且存儲器單元會由于電氣過應(yīng)力(例如，存儲器單元的隧道氧化物)而快速地惡化。
[0084]根據(jù)本發(fā)明的一個(gè)實(shí)施例，在塊字線BLKWL與全局接地字線GWLl至GWLn之間的電壓差降低之后，接地電壓可以被施加至全局字線GWLl至GWLn。因此，局部字線LWLl至LffLn的電壓可以逐步地降低。因此，可以防止存儲器單元的惡化。
[0085]在第六時(shí)刻T6處，擦除電壓Vers可以被阻擋，并且存儲器單元的溝道的電壓可以降低。因此，處于浮置狀態(tài)的局部漏極選擇線LDSLl和LDSL2以及局部源極選擇線LSSL的電壓也可以被降低。
[0086]在第七時(shí)刻T7處，全局漏極選擇線⑶SLl和⑶SL2以及全局源極選擇線GSSL的電壓可以被改變成接地電壓，并且隨后，塊字線BLKWL的電壓也可以被改變成接地電壓。
[0087]根據(jù)本發(fā)明的一個(gè)實(shí)施例，當(dāng)存儲塊BLKl被配置成如以上參照圖4所述的實(shí)施例(BLK1’)時(shí)，也可以采用與全局漏極選擇線⑶SLl和⑶SL2以及全局源極選擇線GSSL大體相同的方式來控制全局管道線。結(jié)果，可以采用與圖7中所示的局部漏極選擇線LDSLl和LDSL2以及局部源極選擇線LSSL大體相同的方式來描述圖4中所示的局部管道線LPL的電壓。
[0088]圖8是說明施加至執(zhí)行擦除操作的存儲塊的電壓的另一個(gè)實(shí)施例的時(shí)序圖。
[0089]圖8可以采用除了第四時(shí)刻T4和第五時(shí)刻T5之間的間隔之外與圖7大體相同的方式來描述。在下文中，省略與之前描述的時(shí)序圖共同的內(nèi)容的描述。
[0090]在第四時(shí)刻T4處，施加至全局字線GWLl至GWLn的字線電壓Vwl可以逐步地降低。例如，圖6中所示的全局線控制器122可以響應(yīng)于控制邏輯150而臺階式逐步地降低全局字線GWLl至GWLn的電壓。塊字線BLKWL的電壓可以保持在塊字線電壓Vblk。
[0091]通過將施加至正常傳輸晶體管NPTl至NPTn的柵極的塊字線電壓Vblk減去施加至正常傳輸晶體管NPTl至NPTn的源極的電壓獲得的電壓可以逐步地降低。結(jié)果，在全局字線GWLl至GWLn與局部字線LWLl至LWLn之間流動的電流量可以逐步地增大，因而局部字線LWLl至LWLn的升高電壓可以逐步地降低。
[0092]另夕卜，當(dāng)全局字線GWLl至GWLn的電壓達(dá)到接地電壓時(shí)，局部字線LWLl至LWLn的電壓可以具有接地電壓。
[0093]根據(jù)本發(fā)明的一個(gè)實(shí)施例，可以通過逐步地降低施加至全局字線GWLl至GWLn的字線電壓Vwl來降低塊字線BLKWL與全局字線GWLl至GWLn之間的電壓差。
[0094]圖9是說明根據(jù)施加至執(zhí)行擦除操作的存儲塊的電壓的本發(fā)明的又一個(gè)實(shí)施例的時(shí)序圖。
[0095]圖9可以采用除了第四時(shí)刻T4與第五時(shí)刻T5之間的間隔之外與圖7大體相同的方式來描述。在下文中，省略與之前描述的時(shí)序圖共同內(nèi)容的描述。
[0096]在第四時(shí)刻T4處，施加至全局字線GWLl至GWLn的字線電壓Vwl可以逐步地降低。塊字線BLKWL的電壓可以從塊字線電壓Vblk逐步地增大至預(yù)定的電壓Vs。
[0097]因此，通過將經(jīng)由塊字線BLKWL施加至正常傳輸晶體管NPTl至NPTn的柵極的電壓減去經(jīng)由全局字線GWLl至GWLn施加至正常傳輸晶體管NPTl至NPTn的源極的電壓獲得的電壓可