132]技術(shù)方案3.如技術(shù)方案2所述的半導體存儲器件，其中，當所述塊字線的電壓逐步地增大至第一電壓電平時，所述地址解碼器將接地電壓施加至所述全局字線。
[0133]技術(shù)方案4.如技術(shù)方案3所述的半導體存儲器件，其中，所述存儲器單元陣列還包括漏極選擇晶體管和源極選擇晶體管，以及
[0134]預定數(shù)目個所述存儲器單元耦接在所述漏極選擇晶體管與所述源極選擇晶體管之間。
[0135]技術(shù)方案5.如技術(shù)方案4所述的半導體存儲器件，其中，所述傳輸晶體管組還包括:
[0136]漏極傳輸晶體管，耦接在局部漏極選擇線與全局漏極選擇線之間，所述局部漏極選擇線與所述漏極選擇晶體管耦接；以及
[0137]源極傳輸晶體管，耦接在局部源極選擇線與全局源極選擇線之間，所述局部源極選擇線與所述源極選擇晶體管耦接，
[0138]其中，所述漏極傳輸晶體管的柵極和所述源極傳輸晶體管的柵極共同耦接至所述塊字線，
[0139]其中，所述地址解碼器分別經(jīng)由所述全局漏極選擇線和所述全局源極選擇線而與所述漏極傳輸晶體管和所述源極傳輸晶體管耦接。
[0140]技術(shù)方案6.如技術(shù)方案5所述的半導體存儲器件，其中，所述地址解碼器將具有比所述第一電壓電平高的電壓電平的電壓施加至所述全局漏極選擇線和所述全局源極選擇線。
[0141]技術(shù)方案7.如技術(shù)方案3所述的半導體存儲器件，其中，所述多個存儲器單元被分成串聯(lián)耦接的第一存儲器單元和串聯(lián)耦接的第二存儲器單元，以及
[0142]所述存儲器單元陣列還包括被布置在所述第一存儲器單元與所述第二存儲器單元之間的管道晶體管。
[0143]技術(shù)方案8.如技術(shù)方案7所述的半導體存儲器件，其中，所述傳輸晶體管組還包括耦接在局部管道選擇線與全局管道選擇線之間的管道傳輸晶體管，所述局部管道選擇線與所述管道晶體管耦接，
[0144]其中，所述管道傳輸晶體管的柵極與所述塊字線耦接，以及
[0145]所述地址解碼器將具有比所述第一電壓電平高的電壓電平的電壓施加至所述全局管道選擇線。
[0146]技術(shù)方案9.如技術(shù)方案I所述的半導體存儲器件，其中，當所述擦除電壓被提供至所述多個存儲器單元的溝道時，所述地址解碼器使所述全局字線的電壓逐步地降低。
[0147]技術(shù)方案10.如技術(shù)方案I所述的半導體存儲器件，其中，所述地址解碼器包括:
[0148]塊解碼器，適用于控制所述塊字線；以及
[0149]行解碼器，適用于控制所述全局字線。
[0150]技術(shù)方案11.一種半導體存儲器件的擦除方法，所述半導體存儲器件具有多個存儲器單元和正常傳輸晶體管，所述正常傳輸晶體管耦接在全局字線與局部字線之間，所述多個存儲器單元與所述局部字線耦接，所述擦除方法包括以下步驟:
[0151]將擦除電壓提供至所述多個存儲器單元的溝道；以及
[0152]在提供所述擦除電壓的同時，使通過從與所述正常傳輸晶體管的柵極共同連接的塊字線的電壓中減去所述全局字線的電壓所獲得的電壓逐步地增大；以及
[0153]將接地電壓經(jīng)由所述全局字線施加至所述局部字線。
[0154]技術(shù)方案12.如技術(shù)方案11所述的擦除方法，其中，在所述電壓逐步地增大的步驟中，所述塊字線的電壓逐步地增大，且所述全局字線的電壓被保持。
[0155]技術(shù)方案13.如技術(shù)方案12所述的擦除方法，其中，當所述塊字線的電壓逐步地增大至第一電壓電平時，所述接地電壓被施加至所述全局字線。
[0156]技術(shù)方案14.如技術(shù)方案11所述的擦除方法，其中，提供所述擦除電壓的步驟包括:將所述局部字線浮置以根據(jù)所述擦除電壓來增大所述局部字線的電壓。
[0157]技術(shù)方案15.如技術(shù)方案11所述的擦除方法，其中，在電壓逐步地增大的步驟中，所述塊字線的電壓被保持，且所述全局字線的電壓逐步地降低。
[0158]技術(shù)方案16.如技術(shù)方案11所述的擦除方法，其中，在電壓逐步地增大的步驟中，所述塊字線的電壓逐步地增大，且所述全局字線的電壓逐步地降低。
[0159]技術(shù)方案17.—種半導體存儲器件,包括:
[0160]存儲器單元陣列，具有多個存儲器單元；
[0161]局部字線，與所述多個存儲器單元耦接；以及
[0162]地址解碼器，與所述局部字線耦接，
[0163]其中，所述地址解碼器將所述局部字線浮置，以將所述局部字線的電壓增大提供至所述多個存儲器單元的溝道的擦除電壓的量，然后將所述局部字線的電壓逐步地放電。
[0164]技術(shù)方案18.如技術(shù)方案17所述的半導體存儲器件，其中，所述地址解碼器包括耦接在全局字線與所述局部字線之間的正常傳輸晶體管，
[0165]所述地址解碼器經(jīng)由塊字線而與所述正常傳輸晶體管的柵極耦接，以及
[0166]所述地址解碼器逐步地增大所述塊字線的電壓，以將所述局部字線的電壓放電至所述全局字線。
[0167]技術(shù)方案19.如技術(shù)方案17所述的半導體存儲器件，其中，所述地址解碼器包括耦接在所述全局字線與所述局部字線之間的正常傳輸晶體管，以及
[0168]所述地址解碼器逐步地降低所述全局字線的電壓，以將所述局部字線的電壓放電至所述全局字線。
【主權(quán)項】
1.一種半導體存儲器件，包括: 存儲器單元陣列，具有多個存儲器單元； 傳輸晶體管組，具有耦接在全局字線與局部字線之間的正常傳輸晶體管，所述局部字線與所述多個存儲器單元耦接；以及 地址解碼器，與所述全局字線和塊字線耦接，所述正常傳輸晶體管的柵極共同耦接至所述塊字線， 其中，當擦除電壓被提供至所述多個存儲器單元的溝道時，所述地址解碼器使通過從所述塊字線的電壓中減去所述全局字線的電壓所獲得的電壓逐步地增大。
2.如權(quán)利要求1所述的半導體存儲器件，其中，當所述擦除電壓被提供至所述多個存儲器單元的所述溝道時，所述地址解碼器使所述塊字線的電壓逐步地增大。
3.如權(quán)利要求2所述的半導體存儲器件，其中，當所述塊字線的電壓逐步地增大至第一電壓電平時，所述地址解碼器將接地電壓施加至所述全局字線。
4.如權(quán)利要求3所述的半導體存儲器件，其中，所述存儲器單元陣列還包括漏極選擇晶體管和源極選擇晶體管，以及 預定數(shù)目個所述存儲器單元耦接在所述漏極選擇晶體管與所述源極選擇晶體管之間。
5.如權(quán)利要求4所述的半導體存儲器件，其中，所述傳輸晶體管組還包括: 漏極傳輸晶體管，耦接在局部漏極選擇線與全局漏極選擇線之間，所述局部漏極選擇線與所述漏極選擇晶體管耦接；以及 源極傳輸晶體管，耦接在局部源極選擇線與全局源極選擇線之間，所述局部源極選擇線與所述源極選擇晶體管耦接， 其中，所述漏極傳輸晶體管的柵極和所述源極傳輸晶體管的柵極共同耦接至所述塊字線， 其中，所述地址解碼器分別經(jīng)由所述全局漏極選擇線和所述全局源極選擇線而與所述漏極傳輸晶體管和所述源極傳輸晶體管耦接。
6.如權(quán)利要求5所述的半導體存儲器件，其中，所述地址解碼器將具有比所述第一電壓電平高的電壓電平的電壓施加至所述全局漏極選擇線和所述全局源極選擇線。
7.如權(quán)利要求3所述的半導體存儲器件，其中，所述多個存儲器單元被分成串聯(lián)耦接的第一存儲器單元和串聯(lián)耦接的第二存儲器單元，以及 所述存儲器單元陣列還包括被布置在所述第一存儲器單元與所述第二存儲器單元之間的管道晶體管。
8.如權(quán)利要求7所述的半導體存儲器件，其中，所述傳輸晶體管組還包括耦接在局部管道選擇線與全局管道選擇線之間的管道傳輸晶體管，所述局部管道選擇線與所述管道晶體管耦接， 其中，所述管道傳輸晶體管的柵極與所述塊字線耦接，以及 所述地址解碼器將具有比所述第一電壓電平高的電壓電平的電壓施加至所述全局管道選擇線。
9.如權(quán)利要求1所述的半導體存儲器件，其中，當所述擦除電壓被提供至所述多個存儲器單元的溝道時，所述地址解碼器使所述全局字線的電壓逐步地降低。
10.如權(quán)利要求1所述的半導體存儲器件，其中，所述地址解碼器包括:塊解碼器，適用于控制所述塊字線；以及行解碼器，適用于控制所述全局字線。
【專利摘要】根據(jù)本發(fā)明的一個實施例的半導體存儲器件可以包括：存儲器單元陣列，具有多個存儲器單元；傳輸晶體管組，具有耦接在全局字線與局部字線之間的正常傳輸晶體管，局部字線與多個存儲器單元耦接；以及地址解碼器，與全局字線和塊字線耦接正常傳輸晶體管的柵極共同耦接至塊字線，其中，當擦除電壓被提供至多個存儲器單元的溝道時，地址解碼器使通過從塊字線的電壓中減去全局字線的電壓所獲得的電壓逐步地增大。
【IPC分類】G11C8-08
【公開號】CN104599704
【申請?zhí)枴緾N201410156317
【發(fā)明人】兪登覺
【申請人】愛思開海力士有限公司
【公開日】2015年5月6日
【申請日】2014年4月17日
【公告號】US9001586, US20150117133