下降沿觸發(fā)延遲計數(shù)器及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體DRAM存儲器設計領(lǐng)域，具體涉及一種下降沿觸發(fā)延遲計數(shù)器。
【背景技術(shù)】
[0002]計算機以及各種電子設備廣泛的應用于現(xiàn)代生活的各個方面，對內(nèi)存產(chǎn)品(DRAM存儲器)需求越來越大。人們對速度要求越來越快，存儲器的時鐘就越來越小。所以噪聲對產(chǎn)品性能的影響越來越大。本發(fā)明提出的下降沿觸發(fā)的延遲計數(shù)器可以最大程度的消除噪聲的影響。
[0003]計算機以及各種電子設備廣泛的應用于現(xiàn)代生活的各個方面，對內(nèi)存產(chǎn)品(DRAM存儲器)需求越來越大。人們對速度要求越來越快，存儲器的時鐘就越來越小。所以噪聲對產(chǎn)品性能的影響越來越大。
[0004]存儲器的延遲計數(shù)器是用來實現(xiàn)存儲器的讀指令的。每當一個讀指令，用戶期望在一個固定延遲周期(用戶可以配置)后的時鐘上升沿得到期望的數(shù)據(jù)，如圖1所示，用戶配置的延長周期為6。
[0005]為了實現(xiàn)讀操作，DRAM存儲器一般分3步完成:
[0006]Step A:存儲器接受外部讀指令，產(chǎn)生內(nèi)部時鐘(clk_rcv)，內(nèi)部時鐘和外部時鐘elk上升沿的延遲為δ0;
[0007]Step B:利用內(nèi)部時鐘上升沿計數(shù)
[0008]Step C:在計數(shù)器結(jié)束輸出數(shù)據(jù)，從內(nèi)部時鐘上沿到數(shù)據(jù)有效的時間為δ I
[0009]如圖2所示，有2個顯而易見的問題:
[0010]1、輸出數(shù)據(jù)無法與外部時鐘對齊；
[0011]2、隨著時鐘周期越來越小，內(nèi)部延遲(δ0+δ1)有可能大于一個時鐘周期，如圖2數(shù)據(jù)有可能在第5/6/7...個時鐘周期出現(xiàn)
[0012]為了解決上述問題，DRAM存儲器引入數(shù)字延遲鎖相環(huán)DLL，產(chǎn)生clk_rcv上升沿的一個延遲時鐘clk_dll，延遲時鐘clk_dll上沿比外部時鐘elk的相位提前δ 1，如圖3所示，如果數(shù)字延遲鎖相環(huán)DLL產(chǎn)生的延遲時鐘clk_dll和內(nèi)部時鐘clk_rcv的延遲δ dll =N*Tck-( δ 0+ δ I)，這樣由延遲時鐘clk_dll上沿輸出的數(shù)據(jù)和外部時鐘就能夠完全對齊。
[0013]如圖4所示，如果fb= δ 0+δ 1，那么clk_fb和clk_rcv相位就完全對齊了。
[0014]DRAM延遲計數(shù)器利用δ fb延遲電路產(chǎn)生一個hold信號用來保證輸出指針到輸入指針的時序關(guān)系。每當用戶設定DRAM延遲周期之后，hold信號就會周期性的出現(xiàn)以保證隨著電壓/溫度/工藝的變化輸出指針(output pointer)到輸入指針(input pointer)的相位關(guān)系不會錯誤，如圖5所示。
[0015]傳統(tǒng)延遲計數(shù)器使用clk_fb(clk_dll經(jīng)過δ fb延遲電路后的輸出)上沿的一個固定延遲去采樣讀指令。如圖6所示。
[0016]clk_fb_ δ是clk_fb的一個固定延遲用來采樣內(nèi)部讀指令(經(jīng)過DRAM接受器后的讀指令)。為了正確地采樣clk_fb_S和內(nèi)部讀指令必須保證足夠的建立時間Ts和保持時間Th，Ts+Th =時鐘周期。所以clk_fb_5和clk_fb的延遲決定Ts。Ts的大小不會隨著時鐘頻率變化，而DRAM存儲器為了達到高頻要求，Ts的值是由最高設計頻率決定，一般等于0.5*最小時鐘周期。
[0017]這樣在低頻應用時，由于建立時間Ts的大小不變導致系統(tǒng)的噪聲不能過大。如果存儲器設計最小時鐘周期為1ns，那么在低頻應用比如1ns場合，最大噪聲還是必須小于0.5*lns，從而導致DRAM存儲器的抗噪聲能力大大的受到限制。

【發(fā)明內(nèi)容】

[0018]為了解決現(xiàn)有的DRAM存儲器的抗噪聲能力受限的技術(shù)問題，本發(fā)明提供一種下降沿觸發(fā)延遲計數(shù)器。
[0019]本發(fā)明的技術(shù)解決方案:
[0020]一種下降沿觸發(fā)延遲計數(shù)器，包括δ fb反饋延遲電路、輸入計數(shù)器、輸出計數(shù)器以及FIFO，其特殊之處在于:所述輸入計數(shù)器用于對δ fb反饋延遲電路輸出的clk_fb的下降沿進行計數(shù)，輸出輸入指針。
[0021]上述δ fb反饋延遲電路用于產(chǎn)生用于對延遲時鐘clk_dll進行處理產(chǎn)生hold信號。
[0022]一種下降沿觸發(fā)延遲計數(shù)方法，其特殊之處在于:包括以下步驟:
[0023]I】延遲時鐘信號經(jīng)過fb反饋延遲電路延遲輸出信號clk_fb ;
[0024]2】輸入計數(shù)器對信號clk_fb的計數(shù)器進行計數(shù)，輸出輸入指針；
[0025]3】經(jīng)過FIFO輸出延遲計數(shù)后的讀指令。
[0026]本發(fā)明所具有的優(yōu)點:
[0027]本發(fā)明利用clk_fb的下降沿采樣內(nèi)部讀指令，那么Ts = Th = 0.5*Tck，其大小隨著系統(tǒng)時鐘變化而變化，從而實現(xiàn)抗噪聲能力最大化。
【附圖說明】
[0028]圖1為DRAM存儲器讀指令操作示意圖；
[0029]圖2為讀指令分解不意圖；
[0030]圖3為讀指令分解圖二；
[0031]圖4為DLL基本原理不意圖；
[0032]圖5為延遲計數(shù)器基本示意圖；
[0033]圖6為傳統(tǒng)延遲計數(shù)器采樣讀指令；
[0034]圖7為下降沿延遲計數(shù)器工作示意圖；
[0035]圖8為下降沿延遲計數(shù)器結(jié)構(gòu)示意圖。
【具體實施方式】
[0036]clk_fb_ δ是clk_fb的一個固定延遲用來采樣內(nèi)部讀指令。為了正確地采樣clk_fb_5和內(nèi)部讀指令必須保證足夠的建立時間Ts和保持時間Th，Ts+Th =時鐘周期。所以clk_fb_ δ和clk_fb的延遲決定Ts。Ts的大小不會隨著時鐘頻率變化，而DRAM存儲器為了達到高頻要求，Ts的值是由最高設計頻率決定，一般等于0.5*最小時鐘周期。
[0037]如圖8所示，本發(fā)明提出利用clk_fb的下降沿采樣內(nèi)部讀指令。如圖7所示。利用clk_fb的下降沿采樣內(nèi)部讀指令，那么Ts = Th = 0.5*Tck。其大小隨著系統(tǒng)時鐘變化而變化。從而實現(xiàn)抗噪聲能力最大化。Sfb反饋延遲電路用于產(chǎn)生用于對延遲時鐘clk_dll進行處理產(chǎn)生hold信號。
[0038]一種下降沿觸發(fā)延遲計數(shù)方法，包括以下步驟:
[0039]I】延遲時鐘信號經(jīng)過fb反饋延遲電路延遲輸出信號clk_fb ;
[0040]2】輸入計數(shù)器對信號clk_fb的計數(shù)器進行計數(shù)，輸出輸入指針；
[0041]3】經(jīng)過FIFO輸出延遲計數(shù)后的讀指令。
【主權(quán)項】
1.一種下降沿觸發(fā)延遲計數(shù)器，包括δ fb反饋延遲電路、輸入計數(shù)器、輸出計數(shù)器以及FIFO，其特征在于:所述輸入計數(shù)器用于對δ fb反饋延遲電路輸出的clk_fb的下降沿進行計數(shù)，輸出輸入指針。
2.根據(jù)權(quán)利要求1所述的下降沿觸發(fā)延遲計數(shù)器，其特征在于:所述δfb反饋延遲電路用于產(chǎn)生用于對延遲時鐘clk_dll進行處理產(chǎn)生hold信號。
3.—種下降沿觸發(fā)延遲計數(shù)方法，其特征在于:包括以下步驟: I】延遲時鐘信號經(jīng)過fb反饋延遲電路延遲輸出信號clk_fb ; 2】輸入計數(shù)器對信號clk_fb的計數(shù)器進行計數(shù)，輸出輸入指針； 3】經(jīng)過FIFO輸出延遲計數(shù)后的讀指令。
【專利摘要】本發(fā)明涉及下降沿觸發(fā)延遲計數(shù)器及方法，包括δfb反饋延遲電路、輸入計數(shù)器、輸出計數(shù)器以及FIFO，所述輸入計數(shù)器用于對δfb反饋延遲電路輸出的clk_fb的下降沿進行計數(shù)，輸出輸入指針。為了解決現(xiàn)有的DRAM存儲器的抗噪聲能力受限的技術(shù)問題，本發(fā)明利用clk_fb的下降沿采樣內(nèi)部讀指令，那么Ts＝Th＝0.5*Tck，其大小隨著系統(tǒng)時鐘變化而變化，從而實現(xiàn)抗噪聲能力最大化。
【IPC分類】G11C11-4063
【公開號】CN104658594
【申請?zhí)枴緾N201510052159
【發(fā)明人】亞歷山大
【申請人】西安華芯半導體有限公司
【公開日】2015年5月27日
【申請日】2015年1月30日