基于sopc的sdram測(cè)試系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于數(shù)據(jù)存儲(chǔ)的技術(shù)領(lǐng)域，具體是指一種基于SOPC的SDRAM測(cè)試系統(tǒng)及方 法。
【背景技術(shù)】
[0002] SDRAM作為一種易失性半導(dǎo)體存儲(chǔ)介質(zhì)，具有容量大、體積小、存儲(chǔ)周期小、應(yīng)用廣 泛等優(yōu)點(diǎn)。在生產(chǎn)完成后或產(chǎn)品使用前都必須對(duì)其進(jìn)行功能驗(yàn)證，以確保每個(gè)SDRAM存儲(chǔ) 單元功能的正確性。SOPC (System on Programmable Chip,可編程片上系統(tǒng)）將嵌入式處 理器、I/O接口、存儲(chǔ)器、以及各類功能模塊集成到能快速的建立測(cè)試所用的IP核中，并能 通過(guò)編程SDRAM測(cè)試程序來(lái)對(duì)SDRAM芯片進(jìn)行校驗(yàn)。但是現(xiàn)有技術(shù)中的SDRAM普遍存在測(cè) 試速度慢、SDRAM控制器與SDRAM芯片的時(shí)鐘不同步問(wèn)題。
[0003] 上述論述內(nèi)容目的在于向讀者介紹可能與下面將被描述和/或主張的本發(fā)明的 各個(gè)方面相關(guān)的技術(shù)的各個(gè)方面，相信該論述內(nèi)容有助于為讀者提供背景信息，以有利于 更好地理解本發(fā)明的各個(gè)方面，因此，應(yīng)了解是以這個(gè)角度來(lái)閱讀這些論述，而不是承認(rèn)現(xiàn) 有技術(shù)。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于避免現(xiàn)有技術(shù)中的不足而提供一種基于SOPC實(shí)現(xiàn)精確、高效 的SDRAM測(cè)試的系統(tǒng)及方法。
[0005] 本發(fā)明的目的通過(guò)以下技術(shù)方案實(shí)現(xiàn)： 提供一種基于SOPC的SDRAM測(cè)試系統(tǒng)，包括測(cè)試芯片和被測(cè)試的SDRAM芯片，所述測(cè) 試芯片包括PPL移相模塊和邏輯控制模塊，所述邏輯控制模塊包括用于連接SDRAM芯片的 SDRAM通信端口和用于連接Avalon主外設(shè)的Avalon從端口，所述Avalon從端口包括時(shí)鐘 信號(hào)輸入端口、地址端口、控制端口、數(shù)據(jù)端口和讀寫(xiě)等待端口，所述PPL移相模塊的第一 時(shí)鐘輸出端連接至SDRAM芯片的時(shí)鐘信號(hào)引腳，所述PPL移相模塊的第二時(shí)鐘輸出端連接 至Avalon從端口的時(shí)鐘信號(hào)輸入端口。
[0006] 其中，所述SDRAM通信端口與SDRAM芯片的時(shí)鐘控制端（CKE)、片選（#CS)、行 地址選通（#RAS)、列地址選通（#CAS)、寫(xiě)使能（#WE)、BANK的選擇（BA)、字節(jié)與字控制端 (DQM)、地址線（Address)和數(shù)據(jù)端（Data)連接。
[0007] 本發(fā)明的測(cè)試系統(tǒng)通過(guò)在邏輯控制模塊設(shè)置SDRAM通信端口和用于連接Avalon 主外設(shè)的Avalon從端口，實(shí)現(xiàn)SDRAM控制器對(duì)SDRAM芯片的精確控制，適用于時(shí)序等工作 條件要求較高、對(duì)于成本敏感的非易失性存儲(chǔ)器，從而實(shí)現(xiàn)精確、高效的SDRAM測(cè)試。
[0008] 本發(fā)明還提供了一種基于上述系統(tǒng)的測(cè)試方法，包括以下步驟： A、 初始化測(cè)試芯片和被測(cè)試的SDRAM芯片； B、 檢測(cè)數(shù)據(jù)線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息； C、 檢測(cè)地址線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息； D、檢測(cè)存儲(chǔ)單元，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息。
[0009] 其中，所述步驟A包括以下子步驟： Al、對(duì)某一地址寫(xiě)入只有1位為1其他全為0的16位數(shù)； A2、讀取上述地址中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則此數(shù)據(jù)線 已損壞，打印出錯(cuò)誤信息； A3、通過(guò)移位操作測(cè)試下一根數(shù)據(jù)線。
[0010] 其中，所述步驟B包括以下子步驟： Bl、對(duì)只有1位為1其他全為0的地址寫(xiě)入一個(gè)特定的數(shù)值； B2、讀取上述地址中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則此地址線 已損壞，打印出錯(cuò)誤信息； B3、通過(guò)移位操作測(cè)試下一根地址線。
[0011] 其中，所述步驟C包括以下子步驟： Cl、對(duì)SDRAM芯片內(nèi)的所有存儲(chǔ)單元寫(xiě)入一個(gè)特定的數(shù)值； C2、讀取上述存儲(chǔ)單元中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則存儲(chǔ) 單元已損壞，打印出錯(cuò)誤信息 本發(fā)明所述的測(cè)試方法基于上述系統(tǒng)對(duì)SDRAM芯片的精確控制，實(shí)現(xiàn)先后對(duì)SDRAM芯 片中的數(shù)據(jù)線、地址線和存儲(chǔ)單元的功能完好性檢測(cè)，并對(duì)錯(cuò)誤情況進(jìn)行打印，不僅使驗(yàn)證 速度提高，而且系統(tǒng)出現(xiàn)錯(cuò)誤時(shí)能及時(shí)獲取錯(cuò)誤信息并作相應(yīng)處理。
【附圖說(shuō)明】
[0012] 利用附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明，但附圖中的實(shí)施例不構(gòu)成對(duì)本發(fā)明的任何限 制，對(duì)于本領(lǐng)域的普通技術(shù)人員，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)以下附圖獲得 其它的附圖。
[0013] 圖1是本發(fā)明基于SOPC的SDRAM測(cè)試系統(tǒng)的結(jié)構(gòu)圖。
[0014] 圖2是本發(fā)明測(cè)試方法的步驟流程圖。
【具體實(shí)施方式】
[0015] 為了使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和具體實(shí) 施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述，需要說(shuō)明的是，在不沖突的情況下，本申請(qǐng)的實(shí)施例及 實(shí)施例中的特征可以相互組合。
[0016] 本發(fā)明的核心在于提供一種基于SOPC實(shí)現(xiàn)精確、高效的SDRAM測(cè)試的系統(tǒng)及方 法。
[0017] 如圖1所示，本發(fā)明所述的基于SOPC的SDRAM測(cè)試系統(tǒng)，包括測(cè)試芯片和被測(cè)試 的SDRAM芯片，所述測(cè)試芯片包括PPL移相模塊和邏輯控制模塊，所述邏輯控制模塊包括 用于連接SDRAM芯片的SDRAM通信端口和用于連接Avalon主外設(shè)的Avalon從端口，所述 Avalon從端口包括時(shí)鐘信號(hào)輸入端口、地址端口、控制端口、數(shù)據(jù)端口和讀寫(xiě)等待端口，所 述PPL移相模塊的第一時(shí)鐘輸出端連接至SDRAM芯片的時(shí)鐘信號(hào)引腳，所述PPL移相模塊 的第二時(shí)鐘輸出端連接至Avalon從端口的時(shí)鐘信號(hào)輸入端口。
[0018] 其中測(cè)試芯片通過(guò)FPGA實(shí)現(xiàn)。
[0019] 作為進(jìn)一步優(yōu)選的實(shí)施方式，所述SDRAM通信端口與SDRAM芯片的時(shí)鐘控制端 (CKE)、片選（#CS)、行地址選通（#RAS)、列地址選通（#CAS)、寫(xiě)使能（#WE)、BANK的選擇 (BA)、字節(jié)與字控制端（DQM)、地址線（Address)和數(shù)據(jù)端（Data)連接。
[0020] 在SDRAM系統(tǒng)使用的是同一個(gè)PLL時(shí)鐘輸出，，如何保證SDRAM控制器的控制信號(hào) 和PLL的時(shí)鐘輸出同時(shí)到達(dá)SDRAM是需要考慮的最大問(wèn)題。在本發(fā)明具體實(shí)施例的設(shè)計(jì)中， 以ISSI IS42S16320B作為SDRAM被測(cè)芯片進(jìn)行平臺(tái)驗(yàn)證。
[0021] 在SDRAM的讀/寫(xiě)周期中，SDRAM時(shí)鐘與SDRAM控制器時(shí)鐘總會(huì)有一定的超前和滯 后。SDRAM時(shí)鐘滯后于控制器時(shí)鐘的最大值取讀周期與寫(xiě)周期的最大滯后值的較小值。同 樣的，超前值取讀周期與寫(xiě)周期的最大超前值的較小值。
[0022] 在一個(gè)典型的讀周期中，SDRAM時(shí)鐘相對(duì)于SDRAM控制器時(shí)鐘有一個(gè)明顯的滯后。 讀滯后值等于SDRAM數(shù)據(jù)輸出保持時(shí)間?〇 Η減去FPGA時(shí)鐘保持時(shí)間?Η;類似的，讀超前值等 于FPGA時(shí)鐘到輸出的最小時(shí)間^ cqmin減去SDRAM的數(shù)據(jù)輸入保持時(shí)間iDH。
[0023] SDRAM的一個(gè)典型寫(xiě)周期，寫(xiě)超前值等于FPGA時(shí)鐘周期?ακ減去SDRAM數(shù)據(jù)輸出 高阻時(shí)間? ΗΖ再減去FPGA時(shí)鐘最大建立時(shí)間isu;同樣的，寫(xiě)滯后值等于FPGA時(shí)鐘周期?ακ 減去FPGA時(shí)鐘到輸出的最大時(shí)間^cqmax再減去SDRAM數(shù)據(jù)輸入建立時(shí)間iDS。
[0024] 為了計(jì)算其相移，需要獲得FPGA -些相關(guān)的時(shí)序信息，根據(jù)時(shí)序分析器Timing Analyser中可以看到與SDRAM有關(guān)的FPGA引腳的最大值和最小值，詳細(xì)的參數(shù)見(jiàn)表1和表 2所示。
[0025] 表1 FPGA的IO時(shí)序參數(shù)
【主權(quán)項(xiàng)】
1. 一種基于SOPC的SDRAM測(cè)試系統(tǒng)，其特征在于：包括測(cè)試芯片和被測(cè)試的SDRAM 芯片，所述測(cè)試芯片包括PPL移相模塊和邏輯控制模塊，所述邏輯控制模塊包括用于連接 SDRAM芯片的SDRAM通信端口和用于連接Avalon主外設(shè)的Avalon從端口，所述Avalon從 端口包括時(shí)鐘信號(hào)輸入端口、地址端口、控制端口、數(shù)據(jù)端口和讀寫(xiě)等待端口，所述PPL移 相模塊的第一時(shí)鐘輸出端連接至SDRAM芯片的時(shí)鐘信號(hào)引腳，所述PPL移相模塊的第二時(shí) 鐘輸出端連接至Avalon從端口的時(shí)鐘信號(hào)輸入端口。
2. 根據(jù)權(quán)利要求1所述的基于S0PC的SDRAM測(cè)試系統(tǒng)，其特征在于：所述SDRAM通 信端口與SDRAM芯片的時(shí)鐘控制端（CKE )、片選（#CS )、行地址選通（#RAS )、列地址選通 (#CAS)、寫(xiě)使能（#WE)、BANK的選擇（BA)、字節(jié)與字控制端（DQM)、地址線（Address)和數(shù)據(jù) 端（Data)連接。
3. -種基于權(quán)利要求1所述系統(tǒng)的測(cè)試方法，其特征在于，包括以下步驟： A、 初始化測(cè)試芯片和被測(cè)試的SDRAM芯片； B、 檢測(cè)數(shù)據(jù)線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息； C、 檢測(cè)地址線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息； D、 檢測(cè)存儲(chǔ)單元，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息。
4. 根據(jù)權(quán)利要求3所述的測(cè)試方法，其特征在于，所述步驟A包括以下子步驟： A1、對(duì)某一地址寫(xiě)入只有1位為1其他全為0的16位數(shù)； A2、讀取上述地址中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則此數(shù)據(jù)線 已損壞，打印出錯(cuò)誤信息； A3、通過(guò)移位操作測(cè)試下一根數(shù)據(jù)線。
5. 根據(jù)權(quán)利要求3所述的測(cè)試方法，其特征在于，所述步驟B包括以下子步驟： B1、對(duì)只有1位為1其他全為0的地址寫(xiě)入一個(gè)特定的數(shù)值； B2、讀取上述地址中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則此地址線 已損壞，打印出錯(cuò)誤信息； B3、通過(guò)移位操作測(cè)試下一根地址線。
6. 根據(jù)權(quán)利要求3所述的測(cè)試方法，其特征在于，所述步驟C包括以下子步驟： C1、對(duì)SDRAM芯片內(nèi)的所有存儲(chǔ)單元寫(xiě)入一個(gè)特定的數(shù)值； C2、讀取上述存儲(chǔ)單元中的數(shù)值與寫(xiě)入的數(shù)值進(jìn)行比較，若兩者的數(shù)值不相等則存儲(chǔ) 單元已損壞，打印出錯(cuò)誤信息。
【專利摘要】本發(fā)明公開(kāi)了一種基于SOPC的SDRAM測(cè)試系統(tǒng)及方法。測(cè)試系統(tǒng)包括測(cè)試芯片和被測(cè)試的SDRAM芯片，測(cè)試芯片包括PPL移相模塊和邏輯控制模塊，邏輯控制模塊包括SDRAM通信端口和用于連接Avalon主外設(shè)的Avalon從端口，Avalon從端口包括時(shí)鐘信號(hào)輸入端口、地址端口、控制端口、數(shù)據(jù)端口和讀寫(xiě)等待端口，PPL移相模塊的第一時(shí)鐘輸出端連接至SDRAM芯片的時(shí)鐘信號(hào)引腳，PPL移相模塊的第二時(shí)鐘輸出端連接至Avalon從端口的時(shí)鐘信號(hào)輸入端口。測(cè)試方法包括步驟：A、初始化測(cè)試芯片和被測(cè)試的SDRAM芯片；B、檢測(cè)數(shù)據(jù)線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息；C、檢測(cè)地址線，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息；D、檢測(cè)存儲(chǔ)單元，若出現(xiàn)錯(cuò)誤則打印出錯(cuò)誤信息。本發(fā)明可廣泛應(yīng)用于數(shù)據(jù)存儲(chǔ)領(lǐng)域，測(cè)試精確、高效。
【IPC分類】G11C29-08
【公開(kāi)號(hào)】CN104658607
【申請(qǐng)?zhí)枴緾N201510105536
【發(fā)明人】魏愛(ài)香, 林康保, 招瑜, 劉俊
【申請(qǐng)人】廣東工業(yè)大學(xué)
【公開(kāi)日】2015年5月27日
【申請(qǐng)日】2015年3月11日