一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路的制作方法
【專利摘要】本發(fā)明是一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，該電路包括使能信號端CEN，時鐘信號端CLK，反相器I1、I2、I3、I4、I5、I7，或非門I6，PMOS管MP1，NMOS管MN1和MN2，該電路還包括一NBTI效應(yīng)的恢復(fù)電路；所述NBTI效應(yīng)的恢復(fù)電路包括PMOS管MP2、反相器I8和傳輸門I9，所述MP2的源極連接高電平端VDD，MP2的漏極連接MP1管的柵極，MP2的柵極分別連接反相器I8的輸出端和傳輸門I9中的NMOS柵端，反相器I8的輸入端分別連接使能信號端CEN和傳輸門I9中的PMOS柵端，傳輸門I9的一端連接MP1的柵極，另一端連接虛擬位線DBL。本發(fā)明電路能降低NBTI效應(yīng)對該電路中PMOS管性能的影響，保證電路的最高工作頻率以及低功耗性能。
【專利說明】
一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于嵌入式存儲器技術(shù)領(lǐng)域，涉及一種用于改善嵌入式存儲器時鐘輸入電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路。
【背景技術(shù)】
[0002]現(xiàn)代半導(dǎo)體工藝的進(jìn)步帶來晶體管尺寸和電源電壓的下降。但是，在工藝進(jìn)入到65nm后，隨機(jī)參雜等引起的工藝偏差則能給電路性能帶來較壞的影響。與此同時，為滿足現(xiàn)代高性能電子系統(tǒng)的要求，嵌入式存儲器的集成度做得也越來越高，工作頻率也越來越大，最高已達(dá)到數(shù)吉赫茲(GHz)，這就對晶體管的可靠性帶來極高的要求。傳統(tǒng)電路設(shè)計中，設(shè)計人員假定晶體管的電氣特性和物理特性是確定的，并且在器件整個壽命當(dāng)中都具有可預(yù)測性。但是現(xiàn)在人們發(fā)現(xiàn)，晶體管的特性在整個壽命中并不確定，而負(fù)偏壓溫度不穩(wěn)定性(NBTI)導(dǎo)致的時間可靠性下降就是其中最主要原因。在高頻率長時間工作時，NBTI會使晶體管參數(shù)惡化從而導(dǎo)致電路不穩(wěn)定。
[0003]負(fù)偏壓溫度不穩(wěn)定性(NegativeBias Temperature Instability, NBTI)會限制PMOS可靠性，它會導(dǎo)致PMOS閾值電壓的絕對值變大以及載流子迀移率減小。這樣PMOS飽和電流和跨導(dǎo)相應(yīng)降低，電路的驅(qū)動電流和驅(qū)動能力隨之下降。當(dāng)PMOS的Source極有一個較高的正電壓或者Gate加載負(fù)電壓時會形成負(fù)偏壓，負(fù)偏壓使得Source-Tox-Gate路徑存在強(qiáng)電場Eox。資料顯示，NBTI由晶體管中S1-Si02接觸面持續(xù)形成的陷阱引起的。在強(qiáng)電場下，S1-Si02接觸面移除懸掛硅原子的氫鈍化過程會形成S1-H鍵，而這些陷阱就是源自這些S1-H鍵。不過在持續(xù)的強(qiáng)電場和高溫下，這些鍵很容易隨著時間而破裂，形成正的接觸陷阱，它們會導(dǎo)致晶體管閾值電壓的上升。工藝進(jìn)步帶來的Tox厚度降低，結(jié)果是Tox非常薄，在32nm后厚度低于1θΑ，這種薄柵氧直接引起氧化層垂直方向電場Eox強(qiáng)度高達(dá)數(shù)個MV/cm，這反過來又引起更嚴(yán)重的NBTI效應(yīng)以及相應(yīng)的閾值電壓上升。此外，為了降低Gate漏電流的摻氮氧化物還會促進(jìn)晶體管退化過程。
[0004]晶體管等比例縮減還會誘發(fā)NBTI效應(yīng)性能退化的波動性特點(diǎn)。和我們熟悉的隨機(jī)摻雜波動一樣，短溝道晶體管中的S1-H鍵數(shù)量并不多，根據(jù)具體工藝的不同，會在幾十到幾百對的范圍內(nèi)，在bulk CMOS工藝中S1-H鍵平均數(shù)量大約10~12/cm2。因為S1-H鍵數(shù)量有限，它們的破壞和重組在退化的過程中會經(jīng)歷統(tǒng)計性的波動，這就使得閾值電壓在常規(guī)標(biāo)稱退化的基礎(chǔ)上產(chǎn)生額外的隨機(jī)波動。和隨機(jī)摻雜波動引起的隨機(jī)參數(shù)波動不同，NBTI引起的閾值電壓波動還和晶體管的工作溫度及有效高壓時間密切相關(guān)。
[0005]在嵌入式存儲器當(dāng)中，時鐘輸入電路是極其重要的部分，它在外部時鐘CLK等作用下產(chǎn)生內(nèi)部有效脈沖ICLK統(tǒng)一控制電路工作，從而實現(xiàn)同步電路功能。附圖1中，麗I和MN2兩個串聯(lián)NMOS管下拉A點(diǎn)電平，而PMOS管MPl在DBL低電平作用下對A點(diǎn)電平上拉，經(jīng)反相器17結(jié)束ICLK。長時間高頻率的工作下，MPl柵源之間的負(fù)偏壓會引起NBTI效應(yīng)，MPl性能退化，導(dǎo)致ICLK下降沿變緩，不能及時結(jié)束電路內(nèi)部的工作，一方面，時鐘頻率、讀寫速度會因此而下降，另一方面，會引起電路功耗的增加。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于引入一個輔助電路，提供一種用以改善嵌入式存儲器時鐘輸入電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，這樣降低NBTI效應(yīng)對該電路中PMOS管性能的影響，保證電路的最高工作頻率以及低功耗性能。
[0007]為實現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本發(fā)明通過以下技術(shù)方案實現(xiàn):
一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，該電路包括時鐘輸入電路和NBTI效應(yīng)的恢復(fù)電路；
所述時鐘輸入電路包括使能信號端CEN，時鐘信號端CLK，反相器11、12、13、14、15、17，或非門16，PMOS管MPI，WOS管麗I和麗2，所述使能信號端CEN連接反相器11的輸入端，反相器Il的輸出端分別連接反相器12的輸入端和反相器13的輸出端，反相器12的輸出端和反相器13的輸入端共同連接或非門16的第一輸入端，所述時鐘信號端CLK連接反相器14的輸入端，反相器14的輸出端連接反相器15的輸入端，反相器15的輸出端分別連接或非門16的第二輸入端和MNl的柵極，或非門16的輸出端連接MN2的柵極，MNl的源極接地，MNl的漏極與MN2的源極相連接，MN2的漏極分別連接MPl的漏極和反相器17的輸入端，MPl的源極連接高電平端VDD，反相器17的輸出端輸出有效信號ICLK;
所述NBTI效應(yīng)的恢復(fù)電路包括PMOS管MP2、反相器18和傳輸門19，所述MP2的源極連接高電平端VDD，MP2的漏極連接MPI管的柵極，MP2的柵極分別連接反相器18的輸出端和傳輸門19中的NMOS柵端，反相器18的輸入端分別連接使能信號端CEN和傳輸門19中的PMOS柵端，傳輸門19的一端連接MPl的柵極，另一端連接虛擬位線DBL。
[0008]進(jìn)一步的，所述NMOS管MNl和MN2之間為串聯(lián)設(shè)置。
[0009]進(jìn)一步的，所述PMOS管MP2為上拉管。
[0010]進(jìn)一步的，所述MN2的漏極、MPl的漏極和反相器17的輸入端的公共連接處形成公共端A，所述或非門16的輸出端與MN2的柵極連接處形成公共端B，所述反相器15的輸出端、或非門16的第二輸入端和MNl的柵極的公共連接處形成公共端C。
[0011]進(jìn)一步的，所述MP2的漏極、MPl管的柵極和傳輸門19的一端的公共連接處形成公共端D，所述MP2的柵極、反相器18的輸出端和傳輸門19中的NMOS柵端的公共連接處形成公共端E。
[0012]本發(fā)明的有益效果是:
1、有效地降低NBTI效應(yīng)對時鐘輸入電路中的上拉PMOS管MPI性能的影響，維持其較大的飽和電流和較強(qiáng)的驅(qū)動能力，使得存儲器內(nèi)部有效脈沖ICLK不會因PMOS的NBTI而發(fā)生變形，其脈沖寬度Tef不會變大，保證高速存儲器的實現(xiàn)。
[0013]2、引入恢復(fù)電路，減小NBTI效應(yīng)的影響，進(jìn)而維持PMOS管的上拉能力，減少因NBTI效應(yīng)導(dǎo)致的內(nèi)部有效脈沖變寬，這樣減少存儲器電路單個周期的工作時間，降低系統(tǒng)的動態(tài)功耗。
[0014]3、因為降低了內(nèi)部有效脈沖寬度Tef，這樣，在讀寫延時Tcq外加一定的時間余量的前提下，可以保證嵌入式存儲器系統(tǒng)外部時鐘CLK的最高工作頻率。
【附圖說明】
[0015]圖1為嵌入式存儲器時鐘輸入電路；
圖2為本發(fā)明用于改善嵌入式存儲器時鐘輸入電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路； 圖3為本發(fā)明中的時鐘輸入電路的工作波形圖。
【具體實施方式】
[0016]下面將參考附圖并結(jié)合實施例，來詳細(xì)說明本發(fā)明。
[0017]參照圖2所示，一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，該電路包括時鐘輸入電路和NBTI效應(yīng)的恢復(fù)電路；
所述時鐘輸入電路包括使能信號端CEN，時鐘信號端CLK，反相器11、12、13、14、15、17，或非門16，PMOS管MPI，WOS管麗I和麗2，所述使能信號端CEN連接反相器11的輸入端，反相器Il的輸出端分別連接反相器12的輸入端和反相器13的輸出端，反相器12的輸出端和反相器13的輸入端共同連接或非門16的第一輸入端，所述時鐘信號端CLK連接反相器14的輸入端，反相器14的輸出端連接反相器15的輸入端，反相器15的輸出端分別連接或非門16的第二輸入端和MNl的柵極，或非門16的輸出端連接MN2的柵極，MNl的源極接地，MNl的漏極與MN2的源極相連接，MN2的漏極分別連接MPl的漏極和反相器17的輸入端，MPl的源極連接高電平端VDD，反相器17的輸出端輸出有效信號ICLK;
所述NBTI效應(yīng)的恢復(fù)電路包括PMOS管MP2、反相器18和傳輸門19，所述MP2的源極連接高電平端VDD，MP2的漏極連接MPI管的柵極，MP2的柵極分別連接反相器18的輸出端和傳輸門19中的NMOS柵端，反相器18的輸入端分別連接使能信號端CEN和傳輸門19中的PMOS柵端，傳輸門19的一端連接MPl的柵極，另一端連接虛擬位線DBL。
[0018]所述NMOS管MNl和MN2之間為串聯(lián)設(shè)置。
[0019]所述PMOS管MP2為上拉管。
[0020]所述MN2的漏極、MPl的漏極和反相器17的輸入端的公共連接處形成公共端A，所述或非門16的輸出端與MN2的柵極連接處形成公共端B，所述反相器15的輸出端、或非門16的第二輸入端和MNl的柵極的公共連接處形成公共端C。
[0021]所述MP2的漏極、MPl管的柵極和傳輸門19的一端的公共連接處形成公共端D，所述MP2的柵極、反相器18的輸出端和傳輸門19中的NMOS柵端的公共連接處形成公共端E。
[0022]本發(fā)明原理
結(jié)合圖1，在傳統(tǒng)的時鐘輸入電路中，CLK為低電平時，經(jīng)過反相器14后NCLK為高電平，而經(jīng)過15后C為低電平，這樣反相器Il開啟而13關(guān)斷，或非門16則開啟，芯片使能信號的有效低電平經(jīng)過11-12-16后在NMOS管MN2的柵極形成高電平，MN2開啟；而當(dāng)CLK變成高電平以后，11關(guān)斷而13開啟，11 -12-13鏈路被切斷，B點(diǎn)維持在高電平；同時，CLK經(jīng)過14-15的延時后在匪OS管MNl的柵極形成高電平，這樣MNl和MN2同時打開，六點(diǎn)被拉到低電平，進(jìn)而誘使內(nèi)部有效信號ICLK上升，開啟內(nèi)部電路的同步工作;而C處的高電平經(jīng)過或非門16的短暫延時后則會將B點(diǎn)拉為低電平，MN2關(guān)閉，ICLK維持在高電平;經(jīng)過Tcd的延時后，DBL電壓下降；因為CEN為低有效電平，經(jīng)過18后E點(diǎn)電平為高，這樣，傳輸門19開啟而MP2則關(guān)閉;DBL下降后，開啟上拉PMOS管MPl，MP1將A點(diǎn)拉到高電平，經(jīng)過反相器17后，內(nèi)部有效信號ICLK恢復(fù)低電平，電路完成工作。
[0023]很明顯可以發(fā)現(xiàn)，如果MPl長時間受到柵極負(fù)偏壓的影響，因為NBTI效應(yīng)，它的飽和電流下降，驅(qū)動能力不足，不能夠及時上拉A點(diǎn)，經(jīng)過反相器17的延時后下拉ICLK，那么內(nèi)部有效脈沖ICLK的脈沖寬度Tef則會變大;一方面，電路的延時增大會限制電路的最高工作頻率，影響電路性能，另一方面則在ICLK的長時間高電平影響下增加了系統(tǒng)的功耗。
[0024]結(jié)合圖2和圖3，在本發(fā)明增加了恢復(fù)電路后，當(dāng)存儲器不在工作狀態(tài)，即芯片使能信號CEN為高電平時，不管CLK為低電平還是高電平，MN2的柵極都會維持在低電平，MN2不會開啟，電路不再工作;而信號CEN經(jīng)過反相器18后，E點(diǎn)電壓為低，這樣很明顯傳輸門19處于關(guān)斷狀態(tài)，切斷了DBL和上拉PMOS管MPl柵極的連接狀態(tài)，這樣，DBL信號就不會影響MPl的狀態(tài)；同時E點(diǎn)的低電平則會開啟PMOS管MP2，這樣VDD經(jīng)MP2對D點(diǎn)充電，使得MPI管的柵極維持高電平VDD;這樣，很明顯MPl晶體管就不會再存在嚴(yán)重的柵源負(fù)偏壓，在長時間的工作下，有效地消除了MPl管的NBTI效應(yīng)的影響。
[0025]本發(fā)明的開銷僅僅包括新引入的反相器18和傳輸門19，以及電路內(nèi)部增加的一些互聯(lián)金屬線，總體的額外開銷非常小，成本也很低，具有較強(qiáng)的使用價值和較高的商業(yè)價值。
[0026]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于，該電路包括時鐘輸入電路和NBTI效應(yīng)的恢復(fù)電路； 所述時鐘輸入電路包括使能信號端CEN，時鐘信號端CLK，反相器I1、I2、I3、I4、I5、I7，或非門16，PMOS管MPI，WOS管麗I和麗2，所述使能信號端CEN連接反相器11的輸入端，反相器Il的輸出端分別連接反相器12的輸入端和反相器13的輸出端，反相器12的輸出端和反相器13的輸入端共同連接或非門16的第一輸入端，所述時鐘信號端CLK連接反相器14的輸入端，反相器14的輸出端連接反相器15的輸入端，反相器15的輸出端分別連接或非門16的第二輸入端和MNl的柵極，或非門16的輸出端連接MN2的柵極，MNl的源極接地，MNl的漏極與MN2的源極相連接，MN2的漏極分別連接MPl的漏極和反相器17的輸入端，MPl的源極連接高電平端VDD，反相器17的輸出端輸出有效信號ICLK; 所述NBTI效應(yīng)的恢復(fù)電路包括PMOS管MP2、反相器18和傳輸門19，所述MP2的源極連接高電平端VDD，MP2的漏極連接MPI管的柵極，MP2的柵極分別連接反相器18的輸出端和傳輸門19中的NMOS柵端，反相器18的輸入端分別連接使能信號端CEN和傳輸門19中的PMOS柵端，傳輸門19的一端連接MPl的柵極，另一端連接虛擬位線DBL。2.根據(jù)權(quán)利要求1所述的改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于，所述NMOS管MNl和MN2之間為串聯(lián)設(shè)置。3.根據(jù)權(quán)利要求1所述的改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于，所述PMOS管MP2為上拉管。4.根據(jù)權(quán)利要求1所述的改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于，所述MN2的漏極、MPl的漏極和反相器17的輸入端的公共連接處形成公共端A，所述或非門16的輸出端與MN2的柵極連接處形成公共端B，所述反相器15的輸出端、或非門16的第二輸入端和MNl的柵極的公共連接處形成公共端C。5.根據(jù)權(quán)利要求1所述的改善存儲器時鐘電路負(fù)偏壓溫度不穩(wěn)定性的恢復(fù)電路，其特征在于，所述MP2的漏極、MPl管的柵極和傳輸門19的一端的公共連接處形成公共端D，所述MP2的柵極、反相器18的輸出端和傳輸門19中的NMOS柵端的公共連接處形成公共端E。
【文檔編號】G11C7/04GK105825878SQ201610154900
【公開日】2016年8月3日
【申請日】2016年3月18日
【發(fā)明人】劉海齊
【申請人】蘇州仙林力齊電子科技有限公司