存儲器讀取方法以及數(shù)字存儲器裝置的制造方法
【專利摘要】本發(fā)明提供了一種存儲器讀取方法以及數(shù)字存儲器裝置，使用具有劃分為數(shù)據(jù)暫存器以及快取暫存器的數(shù)據(jù)緩沖器、使用者可設(shè)定的與快取暫存器有關(guān)的內(nèi)部錯誤更正碼以及快速損壞區(qū)塊管理。當(dāng)數(shù)據(jù)讀取操作時，錯誤更正碼狀態(tài)可由錯誤更正碼狀態(tài)位元所顯示。狀態(tài)(1:1)可代表整個多頁面的輸出數(shù)據(jù)包含多于每頁面4位元錯誤的連續(xù)讀取模式，然而，會有人想知道每一頁面或每一頁面分區(qū)的錯誤更正碼狀態(tài)，對于前者，在輸出頁面結(jié)束時，判斷整個頁面的錯誤更正碼狀態(tài)并將其存于狀態(tài)暫存器；對于后者，在輸出對應(yīng)的頁面分區(qū)前，判斷并輸出每一頁面分區(qū)的錯誤更正碼狀態(tài)。本發(fā)明能夠整合錯誤更正碼處理，不需要等待時間。
【專利說明】
存儲器讀取方法以及數(shù)字存儲器裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明有關(guān)于數(shù)字存儲器裝置及其操作方法，特別有關(guān)于具有整合錯誤更正碼處理的與非門快閃式存儲器及其操作方法。
【背景技術(shù)】
[0002]與非門快閃式存儲器在數(shù)據(jù)存儲中相當(dāng)受到歡迎，因為使用單層式(singlelevel cell, SLC)與非門快閃式存儲器的存儲器單元尺寸本質(zhì)上較小，使得512Mb以上的單層式與非門快閃式存儲器在成本對密度上相當(dāng)具有優(yōu)勢。
[0003]與非門快閃式存儲器也在數(shù)據(jù)存儲以外的各種應(yīng)用中變得相當(dāng)受歡迎，包括代碼映射(code shadowing)。盡管通常使用的單層式與非門快閃式存儲器具有架構(gòu)、效能、數(shù)據(jù)完整性以及損壞區(qū)域限制，使其難以支持適合串行或非門快閃式存儲器的高速代碼映射的應(yīng)用，各種技術(shù)已被開發(fā)出來使得與非門快閃式存儲器能夠適合這些應(yīng)用。
[0004]錯誤更正碼(Error Correct1n Code, EEC)演算法已經(jīng)被發(fā)展為管理數(shù)據(jù)完整性的問題。在一方法中，內(nèi)部的錯誤更正碼計算于頁面寫入時被執(zhí)行完成的，產(chǎn)生的錯誤更正碼信息被存儲于每一頁面的被稱為備用區(qū)域的額外的64字元組(byte)區(qū)域中。當(dāng)數(shù)據(jù)讀取操作時，錯誤更正碼引擎根據(jù)先前存儲的錯誤更正碼信息而驗證數(shù)據(jù)，并且在有限的范圍內(nèi)進行指定的校正。驗證以及更正狀態(tài)由第一錯誤更正碼狀態(tài)位元ECC-O以及第二錯誤更正碼狀態(tài)位元ECC-1，根據(jù)以下的方式所表明。第二錯誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(0:0)時，代表整個數(shù)據(jù)輸出為成功而不需要任何錯誤更正碼來更正。第二錯誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(0:1)時，代表整個數(shù)據(jù)輸出為成功，需要I?4位元/頁面的錯誤更正碼來更正單一頁面或是多個頁面。第二錯誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(1:0)時，代表整個數(shù)據(jù)輸出僅在單一頁面上包括4位元以上的錯誤，且無法由錯誤更正碼修復(fù)，該數(shù)據(jù)不適合使用。在連續(xù)讀取模式中，可使用一額外的指令來讀出包括該錯誤的頁面的頁面地址(PageAddress，PA)。第二錯誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(1:1)時，代表整個數(shù)據(jù)輸出在多個頁面中的每個頁面包括4位元以上的錯誤。在連續(xù)讀取模式中，額外的指令提供具有錯誤的最后一頁面的頁面地址，而其他具有錯誤的頁面的頁面地址并不會被提報。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種存儲器讀取方法以及數(shù)字存儲器裝置，解決了現(xiàn)有技術(shù)難以支持適合串行或非門快閃式存儲器的高速代碼映射應(yīng)用的問題。
[0006]本發(fā)明的一實施例為一種存儲器讀取方法，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其中上述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，上述頁面緩沖器至少被劃分為一第一部分以及一第二部分，存儲器讀取方法包括:自上述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)；自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)；判斷上述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)；自上述頁面緩沖器的上述第一部分輸出上述第一錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)；從上述第一錯誤更正碼處理數(shù)據(jù)的上述第一錯誤更正碼狀態(tài)且于上述建立上述第二錯誤更正碼處理數(shù)據(jù)的步驟的時間內(nèi)，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，上述第二數(shù)據(jù)包括上述第一錯誤更正碼處理數(shù)據(jù)以及上述第二錯誤更正碼處理數(shù)據(jù)；將上述第二錯誤更正碼狀態(tài)存儲于一狀態(tài)暫存器；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第一連續(xù)頁面的數(shù)據(jù)；自上述頁面緩沖器的上述第二部分輸出上述第二錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)于上述頁面緩沖器的上述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)；判斷上述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)；自上述頁面緩沖器的上述第一部分輸出上述第三錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，在上述數(shù)據(jù)緩沖器的上述第二部分中，自上述第一連續(xù)頁面的數(shù)據(jù)建立一第四錯誤更正碼處理數(shù)據(jù)；自上述第三錯誤更正碼處理數(shù)據(jù)的上述第三錯誤更正碼狀態(tài)且于上述建立上述第四錯誤更正碼處理數(shù)據(jù)的步驟時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，上述第三數(shù)據(jù)包括上述第三錯誤更正碼處理數(shù)據(jù)以及上述第四錯誤更正碼處理數(shù)據(jù)；存儲上述第四錯誤更正碼狀態(tài)于上述狀態(tài)暫存器；以及與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)。
[0007]本發(fā)明的另一實施例為一種數(shù)字存儲器裝置，包括:一與非門快閃式存儲器陣列；一行解碼器，耦接至上述與非門快閃式存儲器陣列；一數(shù)據(jù)暫存器，耦接至上述與非門快閃式存儲器陣列，并包括至少一第一數(shù)據(jù)部分以及一第二數(shù)據(jù)部分；一快取暫存器，耦接至上述數(shù)據(jù)暫存器，并包括至少一第一快取部分以及一第二快取部分，上述第一數(shù)據(jù)部分對應(yīng)至上述第一快取部分，上述第二數(shù)據(jù)部分對應(yīng)至上述第二快取部分；一錯誤更正碼電路，耦接至上述快取暫存器；一列解碼器，耦接至上述快取暫存器；以及一控制電路，耦接至上述行解碼器、上述列解碼器、上述數(shù)據(jù)暫存器、上述快取暫存器以及上述錯誤更正碼電路。上述控制電路包括多個邏輯元件以及多個暫存器元件，用以執(zhí)行以下的功能:自上述與非門快閃式存儲器陣列載入一第一頁面的一第一數(shù)據(jù)至上述數(shù)據(jù)暫存器；自上述快取暫存器的上述第一快取部分，將上述第一頁面的一第一數(shù)據(jù)的一第一數(shù)據(jù)區(qū)段復(fù)制至上述快取暫存器的上述第一快取部分；將上述第一數(shù)據(jù)的上述第一數(shù)據(jù)區(qū)段于上述快取暫存器的上述第一快取部分中建立一第一錯誤更正碼處理數(shù)據(jù)；判斷上述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)；自上述快取暫存器的上述第一快取部分輸出上述第一錯誤更正碼處理數(shù)據(jù)；自上述數(shù)據(jù)暫存器的上述第二數(shù)據(jù)部分，將上述第一頁面的上述第一數(shù)據(jù)的一第二數(shù)據(jù)區(qū)段復(fù)制至上述快取暫存器的上述第二快取部分；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，于上述快取暫存器的上述第二快取部分中，自上述第一頁面的上述第一數(shù)據(jù)的上述第二數(shù)據(jù)區(qū)段建立一第二錯誤更正碼處理數(shù)據(jù)；從上述第一錯誤更正碼處理數(shù)據(jù)的上述第一錯誤更正碼狀態(tài)且當(dāng)部分上述建立上述第二錯誤更正碼處理數(shù)據(jù)的功能之時，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，上述第二數(shù)據(jù)包括上述第一錯誤更正碼處理數(shù)據(jù)以及上述第二錯誤更正碼處理數(shù)據(jù)；將上述第二錯誤更正碼狀態(tài)存儲于一狀態(tài)暫存器；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自上述與非門快閃式存儲器陣列將一第一連續(xù)頁面的數(shù)據(jù)載入上述數(shù)據(jù)暫存器；自上述快取暫存器的上述第二快取部分輸出上述第二錯誤更正碼處理數(shù)據(jù)；將上述第一連續(xù)頁面的數(shù)據(jù)的一第一連續(xù)頁面區(qū)段自上述數(shù)據(jù)暫存器的上述第一數(shù)據(jù)部分復(fù)制至上述快取暫存器的上述第一快取部分；與上述輸出上述第二錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)的上述第一連續(xù)頁面區(qū)段建立一第三錯誤更正碼處理數(shù)據(jù)于上述快取暫存器的上述第一快取部分；判斷上述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)；自上述快取暫存器的上述第一快取部分輸出上述第三錯誤更正碼處理數(shù)據(jù)；自上述數(shù)據(jù)暫存器的上述第二數(shù)據(jù)部分將上述第一連續(xù)頁面的數(shù)據(jù)的一第二連續(xù)頁面區(qū)段復(fù)制至上述快取暫存器的上述第二快取部分；與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，在上述快取暫存器的上述第二快取部分中，自上述第一連續(xù)頁面的數(shù)據(jù)的上述第二連續(xù)頁面區(qū)段建立一第四錯誤更正碼處理數(shù)據(jù)；自上述第三錯誤更正碼處理數(shù)據(jù)的上述第三錯誤更正碼狀態(tài)且于部分上述建立上述第四錯誤更正碼處理數(shù)據(jù)的功能之時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，上述第三數(shù)據(jù)包括上述第三錯誤更正碼處理數(shù)據(jù)以及上述第四錯誤更正碼處理數(shù)據(jù)；存儲上述第四錯誤更正碼狀態(tài)于上述狀態(tài)暫存器；以及與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自上述與非門快閃式存儲器陣列將一第二連續(xù)頁面的數(shù)據(jù)載入上述數(shù)據(jù)暫存器。
[0008]本發(fā)明的另一實施例為一種存儲器讀取方法，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其中上述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，上述頁面緩沖器至少被劃分為一第一部分以及一第二部分，所述存儲器讀取方法包括:自上述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)；自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)；判斷上述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)；自上述頁面緩沖器的上述第一部分輸出上述第一錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)；從上述第一錯誤更正碼處理數(shù)據(jù)的上述第一錯誤更正碼狀態(tài)且于上述建立上述第二錯誤更正碼處理數(shù)據(jù)的步驟的時間內(nèi)，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，上述第二數(shù)據(jù)包括上述第一錯誤更正碼處理數(shù)據(jù)以及上述第二錯誤更正碼處理數(shù)據(jù)；存儲上述第二錯誤更正碼狀態(tài)；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第一連續(xù)頁面的數(shù)據(jù)；自上述頁面緩沖器的上述第二部分輸出上述第二錯誤更正碼處理數(shù)據(jù)，并且自上述存儲上述第二錯誤更正碼狀態(tài)的步驟輸出上述第二錯誤更正碼狀態(tài)；與上述輸出上述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)于上述頁面緩沖器的上述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)；判斷上述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)；自上述頁面緩沖器的上述第一部分輸出上述第三錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)在上述數(shù)據(jù)緩沖器的上述第二部分中建立一第四錯誤更正碼處理數(shù)據(jù)；自上述第三錯誤更正碼處理數(shù)據(jù)的上述第三錯誤更正碼狀態(tài)且于上述建立上述第四錯誤更正碼處理數(shù)據(jù)的步驟時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，上述第三數(shù)據(jù)包括上述第三錯誤更正碼處理數(shù)據(jù)以及上述第四錯誤更正碼處理數(shù)據(jù)；存儲上述第四錯誤更正碼狀態(tài)；與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)；以及自上述頁面緩沖器的上述第二部分輸出上述第四錯誤更正碼處理數(shù)據(jù)，并自上述存儲上述第四錯誤更正碼狀態(tài)的步驟輸出上述第四錯誤更正碼狀態(tài)。
[0009]本發(fā)明的另一實施例為一種存儲器讀取方法，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其中上述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，上述頁面緩沖器至少被劃分為一第一部分以及一第二部分，所述存儲器讀取方法包括:自上述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)；自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)；判斷上述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)；輸出上述第一錯誤更正碼處理數(shù)據(jù)；在上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟之后，自上述頁面緩沖器的上述第一部分輸出上述第一錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第一連續(xù)頁面數(shù)據(jù)；與上述輸出上述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一數(shù)據(jù)于上述頁面緩沖器的上述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)；決定一第二錯誤更正碼處理數(shù)據(jù)的一第二錯誤更正碼狀態(tài)；輸出上述第二錯誤更正碼狀態(tài)；上述輸出上述第二錯誤更正碼狀態(tài)的步驟之后，自上述頁面緩沖器的上述第二部分輸出上述第二錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)于上述頁面緩沖器的上述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)；判斷上述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)；輸出上述第三錯誤更正碼處理數(shù)據(jù)；在上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟之后，自上述頁面緩沖器的上述第一部分輸出上述第三錯誤更正碼處理數(shù)據(jù)；與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)；以及與上述輸出上述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自上述第一連續(xù)頁面的數(shù)據(jù)于上述頁面緩沖器的上述第二部分建立一第四錯誤更正碼處理數(shù)據(jù)。
[0010]本發(fā)明提供一種存儲器讀取方法以及數(shù)字存儲器裝置，具有較少的腳位數(shù)目的封裝類型；能夠整合錯誤更正碼處理，不需要等待時間；在保證數(shù)據(jù)輸出速度以及連續(xù)性的前提下不會影響損毀區(qū)塊管理。
【附圖說明】
[0011]圖1顯示根據(jù)本發(fā)明的一實施例所述的與非門快閃式存儲器操作于一連續(xù)讀取的流程圖；
[0012]圖2顯示根據(jù)本發(fā)明的一實施例所述的具有數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器于圖1的一部分的連續(xù)讀取過程中的功能示意圖；
[0013]圖3顯示具有數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器于圖1的另一部分的連續(xù)讀取過程中的功能示意圖；
[0014]圖4顯示具有數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器于圖1的另一部分的連續(xù)讀取過程中的功能示意圖；
[0015]圖5顯示用于錯誤更正碼狀態(tài)管線操作的管線電路的功能方塊圖；
[0016]圖6顯示參與具有如圖1-圖4所示的數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器的各種信號的信號時序圖；
[0017]圖7顯示與非門快閃式存儲器操作于連續(xù)讀取的流程圖；
[0018]圖8顯示參與具有如圖7所示的數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器的各種信號的信號時序圖；
[0019]圖9顯示與非門快閃式存儲器操作于連續(xù)讀取的流程圖；
[0020]圖10顯示參與具有如圖9所示的數(shù)據(jù)暫存器以及快取暫存器的頁面緩沖器的各種信號的信號時序圖；
[0021]圖11顯示參與圖9的變形的頁面緩沖器的各種信號的信號時序圖；以及
[0022]圖12顯示串行與非門快閃式存儲器的功能方塊圖。
[0023]符號說明:
[0024]210數(shù)據(jù)匯流排；220錯誤更正碼電路；
[0025]230快取暫存器；240數(shù)據(jù)暫存器；
[0026]250與非門快閃式存儲器陣列；
[0027]252第一頁面；254第二頁面；
[0028]260第一時間軸；270第二時間軸；
[0029]280第三時間軸；300錯誤更正碼區(qū)塊；
[0030]302下一頁面錯誤更正碼狀態(tài)位元；
[0031]304目前頁面錯誤更正碼狀態(tài)位元；
[0032]310頁面數(shù)據(jù)讀取指令；330、360等待時間；
[0033]340、370讀取數(shù)據(jù)指令；
[0034]320、350、380讀取狀態(tài)暫存器指令；
[0035]390 FFh 指令；
[0036]600串行與非門快閃式存儲器；
[0037]622輸入/輸出控制器；623狀態(tài)暫存器；
[0038]624連續(xù)頁面讀取地址暫存器；
[0039]625命令暫存器；626地址暫存器；
[0040]627 LUT暫存器；628對應(yīng)邏輯；
[0041]629地址計數(shù)器；630控制邏輯；
[0042]631連續(xù)頁面讀取損壞區(qū)域邏輯；
[0043]632連續(xù)頁面損壞區(qū)域暫存器；
[0044]633高電壓產(chǎn)生器；634行解碼器；
[0045]635通電檢測器；636列解碼器；
[0046]638頁面緩沖器；
[0047]640與非門快閃式存儲器陣列；
[0048]642與非門快閃式存儲器陣列使用者可尋址的區(qū)域；
[0049]644冗余區(qū)塊區(qū)域；646LUT信息區(qū)塊；
[0050]647緩沖模式旗標(biāo)；648ECC-E旗標(biāo)；
[0051]650、ECC-O第一錯誤更正碼狀態(tài)位元；
[0052]651、ECC-1第二錯誤更正碼狀態(tài)位元；
[0053]652、BUSY 忙碌位元；
[0054]DR-O第一數(shù)據(jù)部分；DR-1第二數(shù)據(jù)部分；
[0055]CR-O第一快取部分；CR-1第二快取部分；
[0056]A第一期間；B第二期間；
[0057]C1+C2第三期間；D第四期間；
[0058]E第五周期；F1+F2+F3第六期間；
[0059]G第七期間;H第八期間;
[0060]I第九期間；J1+J2第十期間；
[0061]BS確認忙碌位元；CLK時脈信號；
[0062]/CS反相的芯片選擇信號；
[0063]DI串行數(shù)據(jù)輸入信號；DO串行數(shù)據(jù)輸出信號；
[0064]ES錯誤更正碼狀態(tài)位元；I/O輸入/輸出；
[0065]LUT查找表；SP備用區(qū)域；
[0066]/WP反相的寫入保護信號；
[0067]/HOLD反相的維持信號；ECC_EN致能信號；
[0068]ECCJJPDATE更新信號；VCC電源線供應(yīng)電壓；
[0069]GND 接地端；
[0070]100 ?160、400 ?442、500 ?542 流程步驟。
【具體實施方式】
[0071]NAND存儲器裝置可以與或非門存儲器裝置的許多特性相容的特性制作，包括(I)多輸入/輸出(I/O)串行外設(shè)接口(SPI)/快速通道互連(QPI)接口 ；(2)較少的腳位數(shù)目的封裝類型(密度為256Mb或更高的8*6mm)，例如，8個接觸點的WS0N、16腳位的SOIC以及24顆球的BGA類型封裝，具有使用大封裝(如通常用于一般并行或一般串行NAND快閃式存儲器的VBGA-63)的彈性；(3)高時脈頻率操作(例如104MHz)對高傳輸速率(如50MHz/秒)；(4)用于快速編碼映射應(yīng)用的跨越頁面邊界連續(xù)讀取且具有錯誤更正碼處理，而不需等待時間；(5)經(jīng)由傳送至外部系統(tǒng)且在輸出的速度以及連續(xù)性上沒不良影響的損毀區(qū)塊管理(bad block management)，邏輯性地連續(xù)的標(biāo)示好的存儲器；以及(6)通過使用者設(shè)定或制造商設(shè)定的值，來決定輸出啟始地址為邏輯O或是存儲器陣列中使用者能夠指定的地址的任一者。連續(xù)讀取模式特別適合編碼映射至隨機存取存儲器(RAM)、芯片內(nèi)執(zhí)行(execute-1n-place, XIP)以及快速檢索大的音訊、影像、文字以及數(shù)據(jù)區(qū)段。
[0072]許多技巧可達到快速且有效的連續(xù)讀取操作，如具有分區(qū)的數(shù)據(jù)暫存器以及分區(qū)的快取暫存器的數(shù)據(jù)暫存器、使用者可配置內(nèi)部與快取暫存器有關(guān)的錯誤更正碼以及快速損毀區(qū)塊管理。用以克服架構(gòu)、效能、不可靠性以及損毀區(qū)塊限制的技巧，使得難以支持高速編碼映射以及標(biāo)題為“Method and Apparatus for Reading NAND Flash Memory”、發(fā)明人為Gupta et al.、公告于2014年3月4日的美國專利編號8，667，368 ;標(biāo)題為“On-ChipBad Block Management for NAND Flash Memory”、發(fā)明人為MichaeI et al.、公開于2013年12月26日的美國專利公開號2013/0346671 ;以及標(biāo)題為“NAND Flash Memory”、發(fā)明人為Jigour et al.、申請于2013年3月13日的美國專利申請編號13/799,215 ;及與其相關(guān)的與非門快閃式存儲器的芯片內(nèi)執(zhí)行的應(yīng)用，所有這些都在此并入本文將其全部作為參考。
[0073]提供連續(xù)讀取操作的一裝置為位于美國加州圣荷西市的華邦電子公司(WinbondElectronics Corporat1n)所出產(chǎn)的W25N01GV，其描述為華邦電子公司W(wǎng)25N01GV于2013年11月26日提出的初步版本B中，具有二 /四串行外設(shè)接口以及連續(xù)讀取的3V串行外設(shè)接口快閃式IG位元串行單層式與非門快閃式存儲器，在此將其全部內(nèi)容引用于此。W25N01GV裝置并入一傳統(tǒng)的大型與非門非揮發(fā)性存儲器空間，特別是安排至65536可編程頁面的2048位元組中的IG位元存儲器陣列。該裝置也并入串行外設(shè)接口(SerialPeripheral Interface, SPI)，串行外設(shè)接口包括單一位元串行(bit-serial)串行外設(shè)接口，以及雙位元串行(dual serial)、四位元串行(quad serial)與四輸入/輸出串行外設(shè)接口。串行外設(shè)接口時脈頻率可支持高達104MHz，當(dāng)使用快速讀取雙輸入/輸出/四輸入/輸出指令時，允許等同時脈速率208MHz (104MHz*2)至雙輸入/輸出，以及允許等同時脈速率416MHz (104MHz*4)至四輸入/輸出。W25N01GV裝置于用以存取頁面緩沖器的數(shù)據(jù)的緩沖讀取模式(BUF= I)以及用以有效率地存取具有單一讀取指令的整個存儲器陣列的連續(xù)讀取模式(BUF = 0)之間切換。
[0074]W25N01GV裝置具有有效的錯誤更正碼能力來管理數(shù)據(jù)的完整性。在數(shù)據(jù)讀取操作時，錯誤更正碼引擎在一有限的程度上驗證數(shù)據(jù)，并更正。驗證以及更正狀態(tài)可由第二錯誤更正碼狀態(tài)位元ECC-1以及第一錯誤更正碼狀態(tài)位元ECC-O所表示。例如，當(dāng)?shù)诙e誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(1:1)時，其僅適用于連續(xù)讀取模式，代表整個數(shù)據(jù)輸出在多頁面中包括每個頁面超過4位元的錯誤。在連續(xù)讀取模式中，額外的指令提供具有錯誤的最后頁面的頁面地址(Page Address，PA)，而其他錯誤頁面的地址并不會被提報。第二錯誤更正碼狀態(tài)位元ECC-1、第一錯誤更正碼狀態(tài)位元ECC-O的狀態(tài)為(1:1)通常已足夠，因為存取的在頁面中每頁面的位元錯誤超過4位元是非常稀少的。然而，在一些實施例中，有些可能會希望知道每一頁面的錯誤更正碼狀態(tài)。
[0075]圖1用以顯示執(zhí)行具有一頁接著一頁的錯誤更正碼狀態(tài)的連續(xù)頁面讀取步驟100的操作流程圖，圖2-圖4顯示在與非門快閃式存儲器裝置的特定電路中執(zhí)行許多操作，圖6顯示參與這些操作的各種信號。一頁接著一頁錯誤更正碼狀態(tài)模式可以任何所欲的方式致能以及失能，一示范性的技巧為由一使用者設(shè)定的位元所設(shè)定(set)以及重設(shè)(reset)。
[0076]不論自動地通電(例如與非門快閃式存儲器陣列第O頁面)或重置時回應(yīng)頁面數(shù)據(jù)讀取指令(參照圖6的頁面數(shù)據(jù)讀取指令310)或以任何其他需要的方式，載入一頁面至頁面緩沖器(步驟110)。如圖2所示，二個單一頁面暫存器合作而提供頁面緩沖器，特別是數(shù)據(jù)暫存器240分割為第一數(shù)據(jù)部分DR-O以及第二數(shù)據(jù)部分DR-1，快取暫存器230分割為第一快取部分CR-O以及第二快取部分CR-1對應(yīng)至數(shù)據(jù)暫存器240的第一數(shù)據(jù)部分DR-O以及第二數(shù)據(jù)部分DR-1。在第一期間A時，第一頁面252載入至數(shù)據(jù)暫存器240，第一頁面252隨后在第二期間B復(fù)制至快取暫存器230 (第一頁面252可如圖所示全部復(fù)制，或僅數(shù)據(jù)暫存器240的第一數(shù)據(jù)部分DR-O可復(fù)制至快取暫存器230的第一快取部分CR-0)，且在第三期間C1+C2中于快取暫存器230的第一快取部分CR-O上執(zhí)行錯誤更正碼程序，其中Cl代表由第一快取部分CR-O傳送數(shù)據(jù)至錯誤更正碼電路220的第一錯誤更正碼狀態(tài)位元ECC-O所需的時間，C2同樣代表由第一錯誤更正碼狀態(tài)位元ECC-O傳送數(shù)據(jù)至第一快取部分CR-O所需的時間。若有需要，錯誤更正碼程序也可在第四期間(圖中并未顯示)中執(zhí)行于快取暫存器230的第二快取部分CR-1，這些操作皆為連續(xù)的，因此這些時間為累積的，如同第一時間軸260所不。
[0077]進一步參考圖1，確認忙碌位元(BS)的狀態(tài)(步驟120)可利用具有忙碌位元BUSY的狀態(tài)暫存器的地址的讀取狀態(tài)暫存器(0Fh/05h)指令(參照圖6的讀取狀態(tài)暫存器指令320) ο狀態(tài)暫存器位元隨后在時脈信號CLK的下降緣移出至DO腳位。錯誤更正碼狀態(tài)位元(ES)也可以此方式存取，盡管在此時可能會被忽略。讀取狀態(tài)暫存器指令可用于任何時間，因此允許確認忙碌位元BUSY而判斷何時循環(huán)結(jié)束以及裝置是否可接受另一指令，狀態(tài)暫存器可連續(xù)讀取，該指令可由驅(qū)動反相的芯片選擇信號/CS至高邏輯電平而完成。
[0078]當(dāng)于讀狀態(tài)取暫存器指令320 (圖6)的時間后，忙碌位元BUSY被清除(步驟120確認為否)且接收到讀取數(shù)據(jù)指令340 (圖6)(步驟122確認為是)時，可借由執(zhí)行錯誤更正碼程序進行一連續(xù)頁面讀取，且可從快取暫存器230的第一快取部分CR-O以及第二快取部分CR-1交替輸出數(shù)據(jù)，更進一步配合自數(shù)據(jù)暫存器240至快取暫存器230的數(shù)據(jù)復(fù)制以及隨后頁面的載入，如載入自與非門快閃式存儲器陣列250的連續(xù)第二頁面254至數(shù)據(jù)暫存器240。如步驟130、步驟132以及步驟134所示，讀取數(shù)據(jù)指令340(圖6)與發(fā)生于本質(zhì)上重疊的相同時間的三個不同操作同時進行，也就是自快取暫存器230的第一快取部分CR-O輸出數(shù)據(jù)至數(shù)據(jù)匯流排210、在快取暫存器230的第二快取部分CR-1執(zhí)行錯誤更正碼以及將與非門快閃式存儲器陣列250的連續(xù)第二頁面254載入至數(shù)據(jù)暫存器240。如圖3所示，輸出的數(shù)據(jù)發(fā)生于第四期間D、錯誤更正碼程序發(fā)生于第六期間F1+F2+F3以及頁面載入發(fā)生于第七期間G，其中第四期間D、第六期間F1+F2+F3以及第七期間G誠如第二時間軸270所示，本質(zhì)上相互重疊。短的第五期間E用以復(fù)制數(shù)據(jù)暫存器240的第二數(shù)據(jù)部分DR-1至快取暫存器230的第二快取部分CR-1，當(dāng)?shù)谖迤陂gE后接著第六期間F1+F2+F3以及第七期間G后，可與第四期間D相重疊。
[0079]對快取暫存器230的第一快取部分CR-O以及第二快取部分CR-1進行錯誤更正碼程序的頁面數(shù)據(jù)讀取指令之后的第一讀取數(shù)據(jù)指令而言，可省略復(fù)制數(shù)據(jù)的第五周期E以及錯誤更正碼程序的第六期間F1+F2+F3。
[0080]目前頁面以及下一頁面的錯誤更正碼狀態(tài)位元可利用管線處理，已確保錯誤更正碼狀態(tài)位元與輸出的數(shù)據(jù)相同步。當(dāng)?shù)诙糠值捻撁鏁捍嫫鞯腻e誤更正碼程序完成時，目前頁面的錯誤更正碼狀態(tài)位元可被最終確認(步驟132)，隨后在第六期間F3(圖3)中被鎖存至狀態(tài)暫存器，使得可在并未過早調(diào)整狀態(tài)暫存器中的錯誤更正碼狀態(tài)位元的情況下，決定下一頁面的錯誤更正碼狀態(tài)位元。圖5顯示適合實現(xiàn)管線操作的示范性電路。當(dāng)被致能信號ECC_EN致能后，錯誤更正碼區(qū)塊300執(zhí)行錯誤更正碼程序。下一頁面錯誤更正碼狀態(tài)位元302可根據(jù)時脈信號CLK，更新來自錯誤更正碼區(qū)塊300的下一頁面錯誤更正碼狀態(tài)。當(dāng)完成下一頁面錯誤更正碼狀態(tài)位元302且基本上變成目前頁面錯誤更正碼狀態(tài)位元時，可在更新信號ECCJJPDATE以及時脈信號CLK的控制之下，將其鎖存至目前頁面錯誤更新碼狀態(tài)位元304。若有需要，目前頁面錯誤更正碼狀態(tài)位元304可存儲于狀態(tài)暫存器。狀態(tài)暫存器中的目前頁面錯誤更正碼狀態(tài)位元因而與輸出的頁面同步，可在并未過早調(diào)整狀態(tài)暫存器中的錯誤更正碼狀態(tài)位元的情況下，決定下一頁面的新的下一頁面錯誤更正碼狀態(tài)位元302。
[0081]接著，如步驟140以及步驟142所示，兩個不同操作發(fā)生于本質(zhì)上相重疊的時間內(nèi)，也就是自快取暫存器230的第二快取部分CR-1輸出數(shù)據(jù)至數(shù)據(jù)匯流排210，以及在快取暫存器230的第一快取部分CR-O執(zhí)行錯誤更正碼時，開始決定錯誤更正碼狀態(tài)。如圖4所示，輸出的數(shù)據(jù)發(fā)生于第三時間軸280所示的本質(zhì)上重疊的第八期間H以及第十期間J1+J2。發(fā)生于第十期間J1+J2的錯誤更正碼程序開始決定下一頁面錯誤更正碼狀態(tài)位元，但適當(dāng)?shù)拇胧绻芫€操作，可用以確保目前頁面錯誤更正碼狀態(tài)位元對輸出的頁面維持有效。短的第九期間I用以復(fù)制數(shù)據(jù)暫存器240的第一數(shù)據(jù)部分DR-O至快取暫存器230的第一快取部分CR-0，當(dāng)?shù)诰牌陂gI接著第十期間J1+J2后，則與第八期間H相重疊。
[0082]接著，連續(xù)頁面讀取可暫停于頁面邊界(步驟150)，以便讀取對應(yīng)剛輸出的頁面的錯誤更正碼狀態(tài)位元。適合用于暫停連續(xù)頁面讀取的技術(shù)為，在讀取最后頁面位元組后，將反相的芯片選擇信號/CS拉至高邏輯電平。當(dāng)致能一頁接著一頁錯誤更正碼模式時，反相的芯片選擇信號/CS轉(zhuǎn)變?yōu)楦哌壿嬰娖降臅r候，暫停內(nèi)部操作以便控制器可利用一讀取狀態(tài)暫存器指令(步驟160)(參照圖6的讀取狀態(tài)暫存器指令350)讀出剛輸出的頁面的錯誤更正碼狀態(tài)。當(dāng)忙碌位元被清除(并未顯示)且在適當(dāng)?shù)却芷谥?參照圖6的等待時間360)，再發(fā)出讀取數(shù)據(jù)指令(參照圖6的讀取數(shù)據(jù)指令370)以恢復(fù)連續(xù)頁面讀取操作。
[0083]在讀取連續(xù)頁面讀取操作的最后頁面的錯誤更正碼狀態(tài)位元(參照圖6的讀取狀態(tài)暫存器指令380)后，可以任何所欲的方式終止具有一頁接著一頁錯誤更正碼的連續(xù)頁面讀取的進行，如通過在暫停于頁面邊界(圖6的FFh指令390)后發(fā)出FFh指令，或在頁面數(shù)據(jù)輸出時將反相的芯片選擇信號/CS拉至高邏輯電平。
[0084]圖7顯示用以執(zhí)行具有一頁接著一頁錯誤更正碼狀態(tài)的連續(xù)讀取步驟400的各種操作的流程圖，其中連續(xù)頁面讀取指令有效的輸出不僅數(shù)據(jù)的連續(xù)頁面，更輸出每一連續(xù)頁面的錯誤更正碼狀態(tài)位元。舉例來說，通常如圖2-圖4所示及其對應(yīng)描述的方式，結(jié)合一頁分區(qū)的頁面暫存器以及一頁分區(qū)的快取暫存器來提供頁面緩沖器。圖8顯示參與這些操作的各種信號。一頁接著一頁錯誤更正碼狀態(tài)模式可以任何所欲的方式致能以及失能，一示范性的技巧為由一使用者設(shè)定的位元所設(shè)定(set)以及重設(shè)(reset)。
[0085]參照圖7，在通電時自動(例如與非門快閃式存儲器陣列的頁面O)、或是回應(yīng)頁面數(shù)據(jù)讀取指令、或是以任何其他所欲的方式，將一頁面載入至頁面緩沖器(步驟410)。該頁面隨后被復(fù)制至快取暫存器(該頁面可全部被復(fù)制，或僅有數(shù)據(jù)暫存器的第一部分會被復(fù)制至快取暫存器的第一部分)，錯誤更正碼程序會執(zhí)行于快取暫存器的第一部分。
[0086]再次參照圖7，可利用具有忙碌位元的狀態(tài)暫存器的地址的讀取狀態(tài)暫存器(0Fh/05h)指令，來確認忙碌位元(BS)的狀態(tài)。狀態(tài)暫存器位元隨后在時脈信號CLK的負緣時，被移至串行數(shù)據(jù)輸出信號D0。當(dāng)忙碌位元被清除時(步驟420為否)且接收讀取數(shù)據(jù)指令(步驟422為是)時，可利用執(zhí)行數(shù)據(jù)的錯誤更正碼程序進行連續(xù)頁面讀取，且可從快取暫存器的第一快取部分CR-O以及第二快取部分CR-1交替輸出數(shù)據(jù)，更進一步配合自數(shù)據(jù)暫存器至快取暫存器的數(shù)據(jù)復(fù)制以及自與非門快閃式存儲器陣列的隨后頁面的載入至數(shù)據(jù)暫存器。如步驟430、步驟432以及步驟434所示，讀取數(shù)據(jù)與發(fā)生于本質(zhì)上重疊的相同時間的三個不同操作同時進行，也就是自快取暫存器的第一快取部分CR-O輸出數(shù)據(jù)至數(shù)據(jù)匯流排、在快取暫存器的第二快取部分CR-1執(zhí)行錯誤更正碼以及將與非門快閃式存儲器陣列的連續(xù)頁面載入至數(shù)據(jù)暫存器。目前頁面以及下一頁面的錯誤更正碼狀態(tài)位元，可如圖3-圖5所示及其敘述的方式而管線操作，以確保錯誤更正碼狀態(tài)位元與輸出的頁面相同步。接著，如步驟440以及步驟442所示，兩個不同的操作發(fā)生于本質(zhì)上相同的時間內(nèi)，也就是在自快取暫存器的第二快取部分CR-1輸出數(shù)據(jù)至數(shù)據(jù)匯流排之后，輸出錯誤更正碼狀態(tài)位元，并在快取暫存器的第一快取部分CR-O執(zhí)行錯誤更正碼。
[0087]在連續(xù)頁面讀取操作的最后頁面以及最后頁面的錯誤更正碼狀態(tài)位元被讀取之后，具有一頁接著一頁錯誤更正碼的連續(xù)頁面讀取可以任何所欲的方式終止，如于圖8所示的輸出頁面數(shù)據(jù)的時候，將反相的芯片選擇信號/CS拉至高邏輯電平。
[0088]圖9顯示執(zhí)行具有一分區(qū)接著一分區(qū)錯誤更正碼狀態(tài)的連續(xù)頁面讀取500的各種操作的流程圖，其中連續(xù)頁面讀取指令不只對輸出連續(xù)頁面的數(shù)據(jù)有效，也對每一連續(xù)頁面的每一分區(qū)的錯誤更正碼狀態(tài)位元有效。再者，錯誤更正碼狀態(tài)可于輸出的頁面前提供。以此方式，使用者可在讀取數(shù)據(jù)前得知該數(shù)據(jù)是否可使用，也能夠很精確的掌握錯誤位元的位置在哪。舉例來說，通常如圖2-圖4圖所示及其敘述的方式，結(jié)合一頁分區(qū)的頁面暫存器以及一頁分區(qū)的快取暫存器來提供頁面緩沖器。圖10顯示參與這些操作的各種信號。一分區(qū)接著一分區(qū)錯誤更正碼狀態(tài)模式可以任何所欲的方式致能以及失能，一示范性的技巧為由一使用者設(shè)定的位元所設(shè)定(set)以及重設(shè)(reset)。
[0089]參考圖9，不論自動地通電(例如與非門快閃式存儲器)、或回應(yīng)頁面數(shù)據(jù)讀取指令、或以任何其他需要的方式，載入一頁面至頁面緩沖器(步驟510)。該頁面隨后被復(fù)制至快取暫存器(該頁面可整體被復(fù)制、或僅第一部分的數(shù)據(jù)暫存器被復(fù)制至第一部分的快取暫存器)，并且錯誤更正碼程序執(zhí)行于第一部分的快取暫存器。
[0090]再次參照圖9，通過具有忙碌位元的狀態(tài)暫存器的地址的讀取狀態(tài)暫存器(0Fh/05h)指令，來確認忙碌位元(BS)的狀態(tài)(步驟520)。狀態(tài)暫存器位元隨后在時脈信號CLK的負緣時，被移至串行數(shù)據(jù)輸出信號D0。當(dāng)忙碌位元被清除(步驟520為否)且接收讀取數(shù)據(jù)指令(步驟522為是)時，可利用執(zhí)行數(shù)據(jù)的錯誤更正碼程序進行連續(xù)頁面讀取，且可從快取暫存器的第一快取部分CR-O以及第二快取部分CR-1交替輸出數(shù)據(jù)，更進一步配合自數(shù)據(jù)暫存器至快取暫存器的數(shù)據(jù)復(fù)制以及自與非門快閃式存儲器陣列的隨后頁面的載入至數(shù)據(jù)暫存器。如步驟530、步驟532以及步驟534所示，讀取數(shù)據(jù)與發(fā)生于本質(zhì)上重疊的相同時間的三個不同操作同時進行，也就是自快取暫存器的第一快取部分CR-O輸出數(shù)據(jù)至數(shù)據(jù)匯流排(步驟530)、在快取暫存器的第二快取部分CR-1執(zhí)行錯誤更正碼且將結(jié)果鎖存至錯誤更正碼狀態(tài)位元(步驟532)、以及將與非門快閃式存儲器陣列的連續(xù)頁面載入至數(shù)據(jù)暫存器(步驟534)。目前頁面以及下一頁面的錯誤更正碼狀態(tài)位元，可如圖3-圖5所示及其敘述的方式而管線操作，以確保錯誤更正碼狀態(tài)位元與輸出的頁面相同步，并且錯誤更正碼狀態(tài)可于每次鎖存之后重設(shè)。接著，如步驟540以及步驟542所示，兩個不同的操作發(fā)生于本質(zhì)上相同的時間內(nèi)，也就是自快取暫存器的第二快取部分CR-1輸出第一錯誤更正碼狀態(tài)位元至數(shù)據(jù)匯流排(步驟540)，并在快取暫存器的第一快取部分CR-O執(zhí)行錯誤更正碼，且將結(jié)果鎖存至錯誤更正碼狀態(tài)位元(步驟542)。
[0091]在連續(xù)頁面讀取操作的最后頁面以及最后頁面的錯誤更正碼狀態(tài)位元被讀取之后，具有一分區(qū)接著一分區(qū)錯誤更正碼的連續(xù)頁面讀取可以任何所欲的方式終止，如于頁面數(shù)據(jù)輸出的時候(并未顯示)，將反相的芯片選擇信號/CS拉至高邏輯電平。
[0092]在一些實施例中，使用者可能希望存取每一頁面的備用區(qū)域的數(shù)據(jù)。圖9的方法可稍微調(diào)整為，利用隨著快取暫存器的第一部分數(shù)據(jù)而輸出備用區(qū)域的部分數(shù)據(jù)，以及隨著快取暫存器的第二部分數(shù)據(jù)而輸出備用區(qū)域的部分數(shù)據(jù)，而達到此目的。對應(yīng)的信號如圖11所示，其中SP代表備用區(qū)域(spare area)，EC代表錯誤更正碼狀態(tài)位元。另外，整個備用區(qū)域可作為部分的快取暫存器的第一部分數(shù)據(jù)或第二部分數(shù)據(jù)。
[0093]串行與非門快閃式存儲器架構(gòu)
[0094]圖12顯示串行與非門快閃式存儲器600的功能方塊圖，串行與非門快閃式存儲器600能夠提供跨越頁面邊界的連續(xù)讀取，且自邏輯上連續(xù)的存儲器地址讀取而不用等待時間，串行與非門快閃式存儲器640也能夠提供一頁接著一頁的錯誤更正碼狀態(tài)信息。串行與非門快閃式存儲器600包括與非門快閃式存儲器陣列640以及有關(guān)的頁面緩沖器638。與非門快閃式存儲器陣列640包括字線(行)以及位線(列)，且放置于與非門快閃式存儲器陣列使用者可尋址的區(qū)域642、冗余區(qū)塊區(qū)域(redundant block area) 644以及查找表(LUT)信息區(qū)塊646。任何所需的快閃式存儲器單元技術(shù)可用于與非門快閃式存儲器陣列640的快閃式存儲器單元。串行與非門快閃式存儲器600可包括各種其他的電路來支持存儲器寫入、擦除以及讀取，如行解碼器634、列解碼器636、輸入/輸出控制器622、狀態(tài)暫存器623、連續(xù)頁面讀取地址暫存器624、命令暫存器625、地址暫存器626、查找表(LUT)暫存器627、控制邏輯630、連續(xù)頁面讀取損壞區(qū)塊邏輯631、連續(xù)頁面損壞區(qū)塊暫存器632以及高電壓產(chǎn)生器633。行解碼器634在使用者的控制以及在一些實施例中的在內(nèi)部的控制之下，與非門快閃式存儲器陣列選擇使用者可尋址的區(qū)域642之列，并且在內(nèi)部控制下選擇冗余區(qū)塊區(qū)域644以及查找表(LUT)信息區(qū)塊646之列。利用電源線供應(yīng)電壓VCC以及接地端GND，提供電源至串行與非門快閃式存儲器600的所有電路(圖中并未顯示)。當(dāng)串行與非門快閃式存儲器600可以任何所欲的方式封裝且具有任何型式的接口，包括一般與非門快閃式存儲器接口，圖12的控制邏輯630示范性地實現(xiàn)串行外設(shè)接口(SPI)/快速通道互連(QPI)協(xié)議，包括多重輸入輸出串行外設(shè)接口。其他串行外設(shè)接口(SPI)/快速通道互連(QPI)接口的細節(jié)以及存儲器的各種不同的電路，可于Jigour et al.于2009年7月7日提出的美國專利編號7，558，900的標(biāo)題為“Serial Flash Semiconductor Memory”以及前述華邦電子于2013年11月26日提出的初步版本B中，具有二 /四串行外設(shè)接口以及連續(xù)讀取的3V IG位元串行單層式與非門快閃式存儲器的W25N01GV，在此將其全部內(nèi)容引用于此。
[0095]若模式切換正如預(yù)期，可提供緩沖模式旗標(biāo)(BUF) 647。若有需要，可提供緩沖模式旗標(biāo)(BUF) 647作為狀態(tài)暫存器623的一位元。通電檢測器635提供于控制邏輯630，以啟動特定模式的設(shè)定以及在一通電時載入預(yù)設(shè)頁面。
[0096]忙碌位元652為狀態(tài)暫存器的唯讀位元，當(dāng)裝置通電或執(zhí)行許多指令時，忙碌位元652會設(shè)為邏輯I的狀態(tài)，包括頁面數(shù)據(jù)讀取指令以及連續(xù)讀取指令。
[0097]頁面緩沖器638包括單一頁面數(shù)據(jù)暫存器(圖中并未顯示)、單一頁面快取暫存器(圖中并未顯示)以及單一頁面閘道(圖中并未顯示)，用以將數(shù)據(jù)暫存器的數(shù)據(jù)復(fù)制至快取暫存器。任何適合的鎖存或存儲器技術(shù)可用于數(shù)據(jù)暫存器以及快取暫存器，任何合適的閘道技術(shù)可用于將數(shù)據(jù)暫存器的數(shù)據(jù)復(fù)制至快取暫存器。數(shù)據(jù)暫存器以及快取暫存器可以任何所欲數(shù)目的區(qū)塊來安排，例如傳輸閘(transmiss1n gate)為連線且用來控制數(shù)據(jù)的傳輸。舉例來說，數(shù)據(jù)暫存器以及快取暫存器分別劃分為兩個不同的部分，并使用由個別控制線控制的傳輸閘的個別群組而交替運作。頁面緩沖器638的數(shù)據(jù)暫存器以及快取暫存器可以通過施加相同控制信號至個別傳輸閘控制線而以傳統(tǒng)的方式操作，或可以施加合適的時間控制信號至傳輸閘控制線而交替操作。舉例來說，在兩部分的實施例中，頁面為2K字元組，傳輸閘的一半頁面(IK)可被一控制線所控制，傳輸閘的另一半頁面(IK)可被另一控制線所控制，因此安排數(shù)據(jù)暫存器以及快取暫存器于兩個半頁面(IK)的部分。因為兩個部分交替操作，以兩部分實現(xiàn)的頁面緩沖器638可視為“乒乓(ping pong) ”緩沖器。錯誤更正碼電路(圖中并未顯示)可用以根據(jù)ECC-E旗標(biāo)(ECC-E)648，執(zhí)行對快取暫存器的內(nèi)容執(zhí)行錯誤更正碼計算。第一錯誤更正碼狀態(tài)位元(ECC-O) 650以及第二錯誤更正碼狀態(tài)位元(ECC-1)651用以代表相關(guān)頁面中的數(shù)據(jù)的錯誤狀態(tài)，在完成讀取操作而驗證數(shù)據(jù)完成之后，可確認頁面中的數(shù)據(jù)的錯誤狀態(tài)。若有需要，ECC-E旗標(biāo)(ECC-E) 648、第一錯誤更正碼狀態(tài)位元(ECC-O) 650以及第二錯誤更正碼狀態(tài)位元(ECC-1) 651可作為狀態(tài)暫存器623的部分。
[0098]若有需要，可使用不同大小的頁面緩沖器，及/或頁面緩沖器分割成大于兩部分或不相等的部分也可。可能需要兩組控制信號給頁面緩沖器的兩部分，不像只需一組控制信號給未分割的頁面緩沖器。再者，邏輯性以及物理性的與非門快閃式存儲器陣列的差異，不會影響在此的教示。舉例來說，物理性與非門快閃式存儲器陣列在一條字線上可具有兩個頁面(偶數(shù)2KB頁面以及奇數(shù)2KB頁面)，使得一條字線可為4KB的與非門快閃式存儲器位元單元。為了清楚表達，在此的描述以及附圖皆根據(jù)邏輯性與非門快閃式存儲器陣列。錯誤更正碼電路220邏輯上可被視為具有一部分的用以提供第一快取部分CR-O的內(nèi)容錯誤更正碼的部分第一錯誤更正碼狀態(tài)位元ECC-O以及用以提供第二快取部分CR-1的內(nèi)容錯誤更正碼的部分第二錯誤更正碼狀態(tài)位元ECC-1。各種錯誤更正碼演算法皆適合使用，包括如Hamming錯誤更正碼演算法、BCH錯誤更正碼演算法、Reed-Solomon錯誤更正碼演算法及其他等等。當(dāng)為了簡化說明而將第一錯誤更正碼狀態(tài)位元ECC-O以及第二錯誤更正碼狀態(tài)位元ECC-1分別與第一快取部分CR-O以及第二快取部分CR-1對接，二個物理性的錯誤更正碼區(qū)塊或一個單一物理性錯誤更正碼區(qū)塊可用以與第一快取部分CR-O以及第二快取部分CR-1接口相接。關(guān)于頁面緩沖器638、錯誤更正碼電路以及其操作的其他相關(guān)內(nèi)容，可于前述題為 “Method and Apparatus for Reading NAND Flash Memory” 的美國專利編號8，667，368中取得，在此僅將其全部內(nèi)容引用于此。在此所述的連續(xù)頁面讀取在前述專利說明書中，稱為“調(diào)整連續(xù)頁面讀取”。數(shù)據(jù)暫存器以及快取暫存器進入頁面的部分安排以及對頁面的部分執(zhí)行錯誤更正碼的方式僅用以說明之用，若有需要也可使用其他技術(shù)。
[0099]當(dāng)串行與非門快閃式存儲器600用以執(zhí)行各種讀取操作，包括連續(xù)頁面讀取操作以及在單一平面與非門快閃式存儲器架構(gòu)中執(zhí)行芯片上錯誤更正碼，這些架構(gòu)為示范性且其變形可被理解。要知道，2KB的頁面大小以及特定區(qū)塊大小的范例僅用以說明之用，若有需要也可有所不同。再者，因為實際頁面大小可根據(jù)設(shè)計因素而不同，具體尺寸參考并非片面由字面上解釋，例如該用語可包括2048字元組的主要區(qū)域加上額外64字元組的備用區(qū)域，其中備用區(qū)域用以存儲錯誤更正碼以及其他信息，如背景數(shù)據(jù)(meta data)。IKB的用語可為1024字元組的主要區(qū)域以及32字元組的備用區(qū)域。為了說明方便，當(dāng)在此的描述根據(jù)單一平面架構(gòu)時，在此的教示也可同樣應(yīng)用于多平面架構(gòu)。當(dāng)使用多個物理性平面時，可共用一或多字線使得存儲器系統(tǒng)可服務(wù)同時要求的多輸入/輸出。每一平面提供數(shù)據(jù)的一頁面，且包括對應(yīng)一頁面大小的數(shù)據(jù)暫存器以及對應(yīng)一頁面大小的快取暫存器。在此所述的技巧可單獨應(yīng)用于每一平面，使得每一數(shù)據(jù)暫存器以及快取暫存器安排于不同的部分，或可應(yīng)用于多平面使得每一數(shù)據(jù)暫存器以及快取暫存器為本身的多頁面數(shù)據(jù)暫存器以及快取暫存器的一部分。
[0100]圖12也顯示用于串行外設(shè)接口的反相的芯片選擇信號/CS、時脈信號CLK、串行數(shù)據(jù)輸入信號D1、串行數(shù)據(jù)輸出信號D0、反相的寫入保護信號/WP以及反相的維持信號/HOLD。標(biāo)準(zhǔn)的串行外設(shè)接口快閃式接口隨著反相的寫入保護信號/WP以及反相的維持信號/HOLD，提供反相的芯片選擇信號/CS、時脈信號CLK、串行數(shù)據(jù)輸入信號DI以及串行數(shù)據(jù)輸出信號D0。當(dāng)在標(biāo)準(zhǔn)串行外設(shè)接口中的一位元串行數(shù)據(jù)匯流排(數(shù)據(jù)輸入經(jīng)由串行數(shù)據(jù)輸入信號DI，而數(shù)據(jù)輸出經(jīng)由串行數(shù)據(jù)輸出信號D0)提供簡單接口以及與啟動于單一串行外設(shè)接口模式的許多控制器的相容性時，其限制了達到更高的吞吐量(thru-put)的可能性。多位元串行外設(shè)接口的接口因而加入，并額外地支持雙通道(二位元接口)及/或四通道(四位元接口)以增加讀取的吞吐量。圖12也顯示雙通道串行外設(shè)接口以及四通道串行外設(shè)接口操作的額外的數(shù)據(jù)匯流排信號，也就是通過選擇性地重新定義1/0(0)、I/0(1)、1/0(2)以及1/0(3)這四根腳位的功能。在一說明的實施例的四通道串行外設(shè)接口讀取操作(其他實施例中也可考慮)，可利用一位元標(biāo)準(zhǔn)串行外設(shè)接口經(jīng)由1/0(0)而給出適當(dāng)?shù)淖x取指令，但地址以及輸出數(shù)據(jù)的接口可為四通道(也就是四位元數(shù)據(jù)匯流排)。與在標(biāo)準(zhǔn)串行外設(shè)接口讀取操作中輸出一位元的數(shù)據(jù)相比，四通道串行外設(shè)接口讀取操作可在一時脈周期內(nèi)輸出四位元的數(shù)據(jù)，因而四通道串行外設(shè)接口讀取操作可提供四倍高的讀取吞吐量。在此的四通道串行外設(shè)接口讀取操作僅用于說明之用，在此的教示也可相同地應(yīng)用至其他操作模式，包括但不限于單一串行外設(shè)匯流排、雙通道串行外設(shè)匯流排、四外設(shè)接口(Quad Peripheral Interface, QPI)以及雙倍傳輸速率(Double Transfer Rate, DTR)等讀取模式。在四外設(shè)接口協(xié)定中，完整接口(操作碼、地址以及數(shù)據(jù)輸出)以四位元為基礎(chǔ)。在雙倍傳輸速率協(xié)定中，輸出數(shù)據(jù)提供于時脈信號CLK的正觸發(fā)緣以及負觸發(fā)緣，而非如單一傳輸速率(Single Transfer Rate, STR)讀取模式中，僅于時脈信號CLK的負觸發(fā)緣提供輸出數(shù)據(jù)。
[0101]本發(fā)明的敘述包括其在此所提的應(yīng)用以及優(yōu)點僅為說明之用，并非用以限制本發(fā)明于申請專利范圍中的范圍。在此所述的實施例的變形以及修改皆為可能，且本領(lǐng)域技術(shù)人員也都知道實際替代以及等同于本發(fā)明的各種元件，可經(jīng)由研究本專利說明書而得。舉例來說，盡管在此所述的許多實施例用于串行與非門快閃式存儲器，在此所述的特定技巧例如通電順序、模式選擇以及跨越頁面邊界與自邏輯性地連續(xù)存儲器地址而不用等待時間連續(xù)數(shù)據(jù)輸出等，可用于并行與非門快閃式存儲器。再者，在此所給定的特定數(shù)值為說明之用，若有需要可自行修改。語匯如“第一”以及“第二”等，為區(qū)別語匯而非解釋為隱含一順序或一整體的特定部分。這些或其他在此所述的實施例的變形以及調(diào)整，包括在此所述的實施例的替代以及等同物，可在不背離本發(fā)明的范圍以及精神下得到，包括本發(fā)明的申請專利范圍。
【主權(quán)項】
1.一種存儲器讀取方法，其特征在于，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其中所述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，所述頁面緩沖器至少被劃分為一第一部分以及一第二部分，所述存儲器讀取方法包括: 自所述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)； 自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)； 判斷所述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)； 自所述頁面緩沖器的所述第一部分輸出所述第一錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)； 從所述第一錯誤更正碼處理數(shù)據(jù)的所述第一錯誤更正碼狀態(tài)且于所述建立所述第二錯誤更正碼處理數(shù)據(jù)的步驟的時間內(nèi)，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，所述第二數(shù)據(jù)包括所述第一錯誤更正碼處理數(shù)據(jù)以及所述第二錯誤更正碼處理數(shù)據(jù)； 將所述第二錯誤更正碼狀態(tài)存儲于一狀態(tài)暫存器； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第一連續(xù)頁面的數(shù)據(jù)； 自所述頁面緩沖器的所述第二部分輸出所述第二錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)于所述頁面緩沖器的所述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)； 判斷所述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)； 自所述頁面緩沖器的所述第一部分輸出所述第三錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，在所述數(shù)據(jù)緩沖器的所述第二部分中，自所述第一連續(xù)頁面的數(shù)據(jù)建立一第四錯誤更正碼處理數(shù)據(jù)； 自所述第三錯誤更正碼處理數(shù)據(jù)的所述第三錯誤更正碼狀態(tài)且于所述建立所述第四錯誤更正碼處理數(shù)據(jù)的步驟時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，所述第三數(shù)據(jù)包括所述第三錯誤更正碼處理數(shù)據(jù)以及所述第四錯誤更正碼處理數(shù)據(jù)；存儲所述第四錯誤更正碼狀態(tài)于所述狀態(tài)暫存器；以及 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)。2.如權(quán)利要求1所述的存儲器讀取方法，其特征在于， 所述頁面緩沖器包括一快取暫存器以及一數(shù)據(jù)暫存器，所述快取暫存器至少劃分為一第一快取部分以及一第二快取部分，所述數(shù)據(jù)暫存器至少劃分為一第一數(shù)據(jù)部分以及一第二數(shù)據(jù)部分，所述第一數(shù)據(jù)部分對應(yīng)至所述第一快取部分，所述第二數(shù)據(jù)部分對應(yīng)至所述第二快取部分； 所述建立所述第二錯誤更正碼處理數(shù)據(jù)的步驟，包括于所述快取暫存器的所述第二快取部分中執(zhí)行錯誤更正碼程序而于所述第二快取部分中建立所述第二錯誤更正碼處理數(shù)據(jù)； 所述存取所述第一連續(xù)頁面的步驟，包括載入所述第一連續(xù)頁面至所述數(shù)據(jù)暫存器； 所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的步驟，包括自所述快取暫存器的所述第二快取部分，輸出所述第二錯誤更正碼處理數(shù)據(jù)； 所述建立所述第三錯誤更正碼處理數(shù)據(jù)的步驟，包括于所述快取暫存器的所述第一快取部分執(zhí)行錯誤更正碼程序，于所述第一快取部分建立所述第三錯誤更正碼處理數(shù)據(jù)；所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟，包括自所述快取暫存器的所述第一快取部分輸出所述第三錯誤更正碼處理數(shù)據(jù)；以及 所述存取所述第二連續(xù)頁面的步驟，包括載入所述第二連續(xù)頁面至所述數(shù)據(jù)暫存器。3.如權(quán)利要求1所述的存儲器讀取方法，其特征在于，所述數(shù)字存儲器裝置還包括接收一芯片選擇信號的一輸入端，所述存儲器讀取方法還包括: 完成所述存儲所述第二錯誤更正碼狀態(tài)的步驟、所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的步驟、以及所述建立所述第三錯誤更正碼處理數(shù)據(jù)的步驟之后，延遲所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟，以回應(yīng)所述芯片選擇信號的轉(zhuǎn)態(tài)； 接收一讀取狀態(tài)暫存器指令； 輸出所述狀態(tài)暫存器，以回應(yīng)所述接收所述讀取狀態(tài)暫存器的步驟； 完成所述輸出所述狀態(tài)暫存器的步驟之后，接收一緩沖讀取指令；以及與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟一同回應(yīng)所述接收所述緩沖讀取指令的步驟。4.一種數(shù)字存儲器裝置，其特征在于，所述數(shù)字存儲器裝置包括: 一與非門快閃式存儲器陣列； 一行解碼器，耦接至所述與非門快閃式存儲器陣列； 一數(shù)據(jù)暫存器，耦接至所述與非門快閃式存儲器陣列，并包括至少一第一數(shù)據(jù)部分以及一第二數(shù)據(jù)部分； 一快取暫存器，耦接至所述數(shù)據(jù)暫存器，并包括至少一第一快取部分以及一第二快取部分，所述第一數(shù)據(jù)部分對應(yīng)至所述第一快取部分，所述第二數(shù)據(jù)部分對應(yīng)至所述第二快取部分； 一錯誤更正碼電路，耦接至所述快取暫存器； 一列解碼器，耦接至所述快取暫存器；以及 一控制電路，耦接至所述行解碼器、所述列解碼器、所述數(shù)據(jù)暫存器、所述快取暫存器以及所述錯誤更正碼電路，其中所述控制電路包括多個邏輯元件以及多個暫存器元件，用以執(zhí)行以下的功能: 自所述與非門快閃式存儲器陣列載入一第一頁面的一第一數(shù)據(jù)至所述數(shù)據(jù)暫存器；自所述數(shù)據(jù)暫存器的所述第一數(shù)據(jù)部分，將所述第一頁面的所述第一數(shù)據(jù)的一第一數(shù)據(jù)區(qū)段復(fù)制至所述快取暫存器的所述第一快取部分； 將所述第一數(shù)據(jù)的所述第一數(shù)據(jù)區(qū)段于所述快取暫存器的所述第一快取部分中建立一第一錯誤更正碼處理數(shù)據(jù)； 判斷所述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)； 自所述快取暫存器的所述第一快取部分輸出所述第一錯誤更正碼處理數(shù)據(jù)； 自所述數(shù)據(jù)暫存器的所述第二數(shù)據(jù)部分，將所述第一頁面的所述第一數(shù)據(jù)的一第二數(shù)據(jù)區(qū)段復(fù)制至所述快取暫存器的所述第二快取部分； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，于所述快取暫存器的所述第二快取部分中，自所述第一頁面的所述第一數(shù)據(jù)的所述第二數(shù)據(jù)區(qū)段建立一第二錯誤更正碼處理數(shù)據(jù)； 從所述第一錯誤更正碼處理數(shù)據(jù)的所述第一錯誤更正碼狀態(tài)且當(dāng)進行部分所述建立所述第二錯誤更正碼處理數(shù)據(jù)的功能之時，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，所述第二數(shù)據(jù)包括所述第一錯誤更正碼處理數(shù)據(jù)以及所述第二錯誤更正碼處理數(shù)據(jù)； 將所述第二錯誤更正碼狀態(tài)存儲于一狀態(tài)暫存器； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自所述與非門快閃式存儲器陣列將一第一連續(xù)頁面的數(shù)據(jù)載入所述數(shù)據(jù)暫存器； 自所述快取暫存器的所述第二快取部分輸出所述第二錯誤更正碼處理數(shù)據(jù)； 將所述第一連續(xù)頁面的數(shù)據(jù)的一第一連續(xù)頁面區(qū)段自所述數(shù)據(jù)暫存器的所述第一數(shù)據(jù)部分復(fù)制至所述快取暫存器的所述第一快取部分； 與所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)的所述第一連續(xù)頁面區(qū)段建立一第三錯誤更正碼處理數(shù)據(jù)于所述快取暫存器的所述第一快取部分； 判斷所述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)； 自所述快取暫存器的所述第一快取部分輸出所述第三錯誤更正碼處理數(shù)據(jù)； 自所述數(shù)據(jù)暫存器的所述第二數(shù)據(jù)部分將所述第一連續(xù)頁面的數(shù)據(jù)的一第二連續(xù)頁面區(qū)段復(fù)制至所述快取暫存器的所述第二快取部分； 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，在所述快取暫存器的所述第二快取部分中，自所述第一連續(xù)頁面的數(shù)據(jù)的所述第二連續(xù)頁面區(qū)段建立一第四錯誤更正碼處理數(shù)據(jù)； 自所述第三錯誤更正碼處理數(shù)據(jù)的所述第三錯誤更正碼狀態(tài)且于部分所述建立所述第四錯誤更正碼處理數(shù)據(jù)的功能之時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，所述第三數(shù)據(jù)包括所述第三錯誤更正碼處理數(shù)據(jù)以及所述第四錯誤更正碼處理數(shù)據(jù)； 存儲所述第四錯誤更正碼狀態(tài)于所述狀態(tài)暫存器；以及 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的功能相重疊的時間中，自所述與非門快閃式存儲器陣列將一第二連續(xù)頁面的數(shù)據(jù)載入所述數(shù)據(jù)暫存器。5.一種存儲器讀取方法，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其特征在于，所述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，所述頁面緩沖器至少被劃分為一第一部分以及一第二部分，所述存儲器讀取方法包括: 自所述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)； 自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)； 判斷所述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)； 自所述頁面緩沖器的所述第一部分輸出所述第一錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)； 從所述第一錯誤更正碼處理數(shù)據(jù)的所述第一錯誤更正碼狀態(tài)且于所述建立所述第二錯誤更正碼處理數(shù)據(jù)的步驟的時間內(nèi)，決定一第二頁面的一第二數(shù)據(jù)的一第二錯誤更正碼狀態(tài)，所述第二數(shù)據(jù)包括所述第一錯誤更正碼處理數(shù)據(jù)以及所述第二錯誤更正碼處理數(shù)據(jù)； 存儲所述第二錯誤更正碼狀態(tài)； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第一連續(xù)頁面的數(shù)據(jù)； 自所述頁面緩沖器的所述第二部分輸出所述第二錯誤更正碼處理數(shù)據(jù)，并且自所述存儲所述第二錯誤更正碼狀態(tài)的步驟輸出所述第二錯誤更正碼狀態(tài)； 與所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)于所述頁面緩沖器的所述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)； 判斷所述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)； 自所述頁面緩沖器的所述第一部分輸出所述第三錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)在所述數(shù)據(jù)緩沖器的所述第二部分中建立一第四錯誤更正碼處理數(shù)據(jù)； 自所述第三錯誤更正碼處理數(shù)據(jù)的所述第三錯誤更正碼狀態(tài)且于所述建立所述第四錯誤更正碼處理數(shù)據(jù)的步驟時，判斷一第三頁面的一第三數(shù)據(jù)的一第四錯誤更正碼狀態(tài)，所述第三數(shù)據(jù)包括所述第三錯誤更正碼處理數(shù)據(jù)以及所述第四錯誤更正碼處理數(shù)據(jù)； 存儲所述第四錯誤更正碼狀態(tài)； 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)；以及 自所述頁面緩沖器的所述第二部分輸出所述第四錯誤更正碼處理數(shù)據(jù)，并自所述存儲所述第四錯誤更正碼狀態(tài)的步驟輸出所述第四錯誤更正碼狀態(tài)。6.一種存儲器讀取方法，適用于自一數(shù)字存儲器裝置連續(xù)讀取數(shù)據(jù)，其特征在于，所述數(shù)字存儲器裝置包括相互耦接的一與非門快閃式存儲器陣列以及一頁面緩沖器，所述頁面緩沖器至少被劃分為一第一部分以及一第二部分，所述存儲器讀取方法包括: 自所述與非門快閃式存儲器陣列存取一第一頁面的一第一數(shù)據(jù)； 自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第一部分中建立一第一錯誤更正碼處理數(shù)據(jù)； 判斷所述第一錯誤更正碼處理數(shù)據(jù)的一第一錯誤更正碼狀態(tài)； 輸出所述第一錯誤更正碼處理數(shù)據(jù)； 在所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟之后，自所述頁面緩沖器的所述第一部分輸出所述第一錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第一連續(xù)頁面數(shù)據(jù)； 與所述輸出所述第一錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一數(shù)據(jù)于所述頁面緩沖器的所述第二部分中建立一第二錯誤更正碼處理數(shù)據(jù)； 決定一第二錯誤更正碼處理數(shù)據(jù)的一第二錯誤更正碼狀態(tài)； 輸出所述第二錯誤更正碼狀態(tài)； 所述輸出所述第二錯誤更正碼狀態(tài)的步驟之后，自所述頁面緩沖器的所述第二部分輸出所述第二錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第二錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)于所述頁面緩沖器的所述第一部分建立一第三錯誤更正碼處理數(shù)據(jù)； 判斷所述第三錯誤更正碼處理數(shù)據(jù)的一第三錯誤更正碼狀態(tài)； 輸出所述第三錯誤更正碼處理數(shù)據(jù)； 在所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟之后，自所述頁面緩沖器的所述第一部分輸出所述第三錯誤更正碼處理數(shù)據(jù)； 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述與非門快閃式存儲器陣列存取一第二連續(xù)頁面的數(shù)據(jù)；以及 與所述輸出所述第三錯誤更正碼處理數(shù)據(jù)的步驟相重疊的時間中，自所述第一連續(xù)頁面的數(shù)據(jù)于所述頁面緩沖器的所述第二部分建立一第四錯誤更正碼處理數(shù)據(jù)。7.如權(quán)利要求6所述的存儲器讀取方法，其特征在于，所述存儲器讀取方法還包括:與所述輸出所述第一錯誤更正碼狀態(tài)的步驟同時，輸出對應(yīng)所述第一錯誤更正碼處理數(shù)據(jù)的一第一備用區(qū)域； 與所述輸出所述第二錯誤更正碼狀態(tài)的步驟同時，輸出對應(yīng)所述第二錯誤更正碼處理數(shù)據(jù)的一第二備用區(qū)域；以及 與所述輸出所述第三錯誤更正碼狀態(tài)的步驟同時，輸出對應(yīng)所述第三錯誤更正碼處理數(shù)據(jù)的一第三備用區(qū)域。
【文檔編號】G11C29/42GK105825894SQ201510005340
【公開日】2016年8月3日
【申請日】2015年1月7日
【發(fā)明人】歐倫·麥克
【申請人】華邦電子股份有限公司