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      移位寄存器電路、陣列基板和顯示裝置的制造方法

      文檔序號:10490277閱讀:515來源:國知局
      移位寄存器電路、陣列基板和顯示裝置的制造方法
      【專利摘要】本發(fā)明公開了一種移位寄存器電路、陣列基板和顯示裝置,其中,移位寄存器電路包括:分別連接輸入端和第一節(jié)點(diǎn)的輸入單元;分別連接輸出端和所述第一節(jié)點(diǎn)的輸出單元;分別連接復(fù)位端和所述第一節(jié)點(diǎn)的復(fù)位單元;分別連接第二節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第一穩(wěn)壓單元;分別連接正相時鐘信號、所述第二節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第一控制單元;分別連接第三節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第二穩(wěn)壓單元;分別連接反相時鐘信號、所述第三節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第二控制單元。解決了現(xiàn)有技術(shù)的PD點(diǎn)信號隨時鐘信號波動而影響信號穩(wěn)定效果的問題。進(jìn)一步地,本發(fā)明可以優(yōu)化GOA電路的輸出信號的穩(wěn)定性,提升了所應(yīng)用的陣列基板和顯示裝置的性能。
      【專利說明】
      移位寄存器電路、陣列基板和顯示裝置
      技術(shù)領(lǐng)域
      [0001]本發(fā)明屬于顯示技術(shù)領(lǐng)域,具體涉及一種移位寄存器電路、陣列基板和顯示裝置。
      【背景技術(shù)】
      [0002]G0A(Gate On Array,陣列基板行驅(qū)動)是直接將柵極驅(qū)動(Gate Driver)電路制作在陣列(Array)基板上的一種技術(shù),其可以省去相應(yīng)芯片和電路板的設(shè)置,對于降低成本和窄化邊框都非常有利。然而,制作在陣列基板上的柵極驅(qū)動電路受到制作工藝和器件特性的限制會在電路性能上有一定程度的下降,因此對于GOA技術(shù)而言,如何提高工作穩(wěn)定性一直是受到關(guān)注的焦點(diǎn)?,F(xiàn)有的GOA單元中,設(shè)置有源漏極分別連接時鐘信號和輸出端的晶體管,因此該晶體管柵極所連接的信號(常稱為PU點(diǎn)信號)的穩(wěn)定性直接決定了輸出的穩(wěn)定性,即提高PU點(diǎn)信號的穩(wěn)定性是GOA設(shè)計的主要考慮因素之一。而對于PU點(diǎn)信號而言,噪聲主要來自于時鐘信號的高低電平的變化通過晶體管的柵源耦合電容或者柵漏耦合電容的傳輸。對此,現(xiàn)有技術(shù)常見的降噪方式是設(shè)置時鐘信號控制下的PD點(diǎn)來使輸出信號和PD點(diǎn)信號穩(wěn)定化,但是H)點(diǎn)容易受時鐘信號的波動影響,通常只能在約一半的時鐘周期內(nèi)有效地發(fā)揮作用,穩(wěn)定效果不佳。

      【發(fā)明內(nèi)容】

      [0003]本發(fā)明所要解決的技術(shù)問題是如何解決PD點(diǎn)信號隨時鐘信號波動而影響信號穩(wěn)定效果的問題。
      [0004]針對該問題,第一方面,本發(fā)明提供了一種移位寄存器電路,包括:
      [0005]分別連接輸入端和第一節(jié)點(diǎn)的輸入單元,用于在所述輸入端接入有效電平時將所述第一節(jié)點(diǎn)處置為高電平;
      [0006]分別連接輸出端和所述第一節(jié)點(diǎn)的輸出單元,用于在第一節(jié)點(diǎn)處為高電平時將所述輸出端處置為有效電平;
      [0007]分別連接復(fù)位端和所述第一節(jié)點(diǎn)的復(fù)位單元,用于在復(fù)位端接入有效電平時將所述第一節(jié)點(diǎn)處置為低電平;
      [0008]分別連接第二節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第一穩(wěn)壓單元,用于在所述第二節(jié)點(diǎn)處為高電平時將所述第一節(jié)點(diǎn)處置為低電平、將所述輸出端處置為無效電平;
      [0009]分別連接正相時鐘信號、所述第二節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第一控制單元,用于利用所述正相時鐘信號周期性地將所述第二節(jié)點(diǎn)置為高電平,并在所述第一節(jié)點(diǎn)為高電平時將所述第二節(jié)點(diǎn)處置為低電平;
      [0010]分別連接第三節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第二穩(wěn)壓單元,用于在所述第三節(jié)點(diǎn)處為高電平時將所述第一節(jié)點(diǎn)處置為低電平、將所述輸出端處置為無效電平;
      [0011]分別連接反相時鐘信號、所述第三節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第二控制單元,用于利用所述反相時鐘信號周期性地將所述第三節(jié)點(diǎn)置為高電平,并在所述第一節(jié)點(diǎn)為高電平時將所述第三節(jié)點(diǎn)置為低電平。
      [0012]可選地,所述輸入單元包括第一晶體管;所述第一晶體管的柵極連接所述輸入端,源極和漏極中的一個連接所述輸入端或者高電平電壓線,另一個連接所述第一節(jié)點(diǎn);
      [0013]和/或,
      [0014]所述復(fù)位單元包括第二晶體管;所述第二晶體管的柵極連接所述復(fù)位端,源極和漏極中的一個連接低電平電壓線,另一個連接所述第一節(jié)點(diǎn)。
      [0015]可選地,所述輸出單元包括第三晶體管;所述第三晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接所述第一時鐘信號,另一個連接所述輸出端。
      [0016]可選地,所述移位寄存器電路還包括第四晶體管,所述第四晶體管的柵極連接所述復(fù)位端,源極和漏極中的一個連接所述輸出端,另一個連接無效電平電壓線。
      [0017]可選地,所述第一控制單元與所述第二控制單元具有相互對稱的電路結(jié)構(gòu)。
      [0018]可選地,所述第一控制單元和/或第二控制單元包括第五晶體管、第六晶體管、第七晶體管和第八晶體管;其中,
      [0019]所述第五晶體管的柵極連接所述正相時鐘信號或者所述反相時鐘信號,源極和漏極中的一個連接所述正相時鐘信號或者所述反相時鐘信號,另一個連接第一控制單元內(nèi)的第一控制節(jié)點(diǎn)或者第二控制單元內(nèi)的第二控制節(jié)點(diǎn);
      [0020]所述第六晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接所述第一控制節(jié)點(diǎn)或者所述第二控制節(jié)點(diǎn),另一個連接低電平電壓線;
      [0021 ]所述第七晶體管的柵極連接所述第一控制節(jié)點(diǎn)或者所述第二控制節(jié)點(diǎn),源極和漏極中的一個連接所述正相時鐘信號或者所述反相時鐘信號,另一個連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn);
      [0022]所述第八晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),另一個連接低電平電壓線。
      [0023]可選地,所述第一穩(wěn)壓單元與所述第二穩(wěn)壓單元具有相互對稱的電路結(jié)構(gòu)。
      [0024]可選地,所述第一穩(wěn)壓單元和/或第二穩(wěn)壓單元包括第九晶體管和第十晶體管;其中,
      [0025]所述第九晶體管的柵極連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),源極和漏極中的一個連接所述第一節(jié)點(diǎn),另一個連接低電平電壓線;
      [0026]所述第十晶體管的柵極連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),源極和漏極中的一個連接所述輸出端,另一個連接無效電平電壓線。
      [0027]第二方面,本發(fā)明還提供了一種陣列基板,包括設(shè)置在顯示區(qū)域之外的至少一個移位寄存器單元,其中,所述移位寄存器單元具有以上所述的任意一種移位寄存器電路的電路結(jié)構(gòu)。
      [0028]第三方面,本發(fā)明還提供了一種顯示裝置,包括以上所述的任意一種的陣列基板。
      [0029]本發(fā)明基于第一穩(wěn)壓單元、第二穩(wěn)壓單元、第一控制單元和第二控制單元的設(shè)置,可以利用正相時鐘信號和反相時鐘信號電平相反地特性得到交替穩(wěn)定在低電平的第二節(jié)點(diǎn)和第三節(jié)點(diǎn)。由此,第一穩(wěn)壓單元和第二穩(wěn)壓單元可以分別在第二節(jié)點(diǎn)和第三節(jié)點(diǎn)的作用下交替起到穩(wěn)定第一節(jié)點(diǎn)和輸出端處的電位的作用,使得第一節(jié)點(diǎn)和輸出端處的電位總能夠保持穩(wěn)定。可以看出,本發(fā)明可以解決現(xiàn)有技術(shù)的PD點(diǎn)信號隨時鐘信號波動而影響信號穩(wěn)定效果的問題。進(jìn)一步地,本發(fā)明可以優(yōu)化GOA電路的輸出信號的穩(wěn)定性,因此有助于提升所應(yīng)用的陣列基板和顯示裝置的性能。
      【附圖說明】
      [0030]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案,下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹,顯而易見地,下面描述中的附圖是本發(fā)明的一些實(shí)施例,對于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動的前提下,還可以根據(jù)這些附圖獲得其他的附圖。
      [0031]圖1是本發(fā)明一個實(shí)施例中一種移位寄存電路的結(jié)構(gòu)框圖;
      [0032]圖2是本發(fā)明一個實(shí)施例中一種移位寄存電路的電路結(jié)構(gòu)圖;
      [0033]圖3是圖2中所示的一種移位寄存電路的降噪方式示意圖;
      [0034]圖4是一種對照移位寄存電路的降噪方式示意圖;
      [0035]圖5是按照圖4所示的降噪方式設(shè)計的一種移位寄存電路的電路結(jié)構(gòu)圖;
      [0036]圖6是圖5中所不的一種移位寄存電路的仿真時序圖;
      [0037]圖7是圖2中所不的一種移位寄存電路的仿真時序圖。
      【具體實(shí)施方式】
      [0038]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚,下面將結(jié)合本發(fā)明實(shí)施例中的附圖,對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述,顯然,所描述的實(shí)施例是本發(fā)明一部分實(shí)施例,而不是全部的實(shí)施例?;诒景l(fā)明中的實(shí)施例,本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例,都屬于本發(fā)明保護(hù)的范圍。
      [0039]圖1是本發(fā)明一個實(shí)施例中一種移位寄存電路的結(jié)構(gòu)框圖。參見圖1,該移位寄存器電路,包括輸入單元11,輸出單元12,復(fù)位單元13,第一穩(wěn)壓單元14,第一控制單元15,第二穩(wěn)壓單元16和第二控制單元17,其中:
      [0040]輸入單元11分別連接輸入端IN和第一節(jié)點(diǎn)PU,用于在輸入端IN接入有效電平時將第一節(jié)點(diǎn)HJ處置為高電平;
      [0041 ]輸出單元12分別連接輸出端OUT和第一節(jié)點(diǎn)PU,用于在第一節(jié)點(diǎn)PU處為高電平時將輸出端OUT處置為有效電平;
      [0042]復(fù)位單元13分別連接復(fù)位端RESET和第一節(jié)點(diǎn)PU,用于在復(fù)位端RESET接入有效電平時將第一節(jié)點(diǎn)HJ處置為低電平;
      [0043]第一穩(wěn)壓單元14分別連接第二節(jié)點(diǎn)PDl、輸出端OUT和第一節(jié)點(diǎn)PU,用于在第二節(jié)點(diǎn)PDl處為高電平時將第一節(jié)點(diǎn)PU處置為低電平、將輸出端OUT處置為無效電平;
      [0044]第一控制單元15分別連接正相時鐘信號CLK、第二節(jié)點(diǎn)PDl及所述第一節(jié)點(diǎn)PU,用于利用正相時鐘信號CLK周期性地將第二節(jié)點(diǎn)roi置為高電平,并在第一節(jié)點(diǎn)PU為高電平時將第二節(jié)點(diǎn)roi置為低電平;
      [0045]第二穩(wěn)壓單元16分別連接第三節(jié)點(diǎn)PD2、輸出端OUT和第一節(jié)點(diǎn)PU,用于在第三節(jié)點(diǎn)PD2處為高電平時將第一節(jié)點(diǎn)PU處置為低電平、將輸出端OUT處置為無效電平;
      [0046]第二控制單元17分別連接反相時鐘信號CLK’、第三節(jié)點(diǎn)TO2及第一節(jié)點(diǎn)PU,用于利用反相時鐘信號CLK’周期性地將第三節(jié)點(diǎn)TO2置為高電平,并在第一節(jié)點(diǎn)PU為高電平時將第三節(jié)點(diǎn)TO2置為低電平。
      [0047]應(yīng)理解的是,本文中所說的“高電平”以及“低電平”均指的是相對于彼此而言較高和較低的兩個預(yù)設(shè)電壓范圍,本領(lǐng)域技術(shù)人員可以根據(jù)所選用的器件及所采用的電路結(jié)構(gòu)進(jìn)行設(shè)置,本發(fā)明對此不做限制。而且,本文中所說的“正相時鐘信號”和“反相時鐘信號”也是相對于彼此而言的一組互為反相信號的時鐘信號,例如:在“正相時鐘信號”處于高電平時,“反相時鐘信號”處于低電平。此外,文中所說的“無效電平”和“有效電平”可以分別是高電平和低電平中的一個,例如:輸入端IN處的有效電平為高電平,同時輸出端OUT處的有效電平為低電平,本發(fā)明對此不做限制。
      [0048]本實(shí)施例基于第一穩(wěn)壓單元14、第二穩(wěn)壓單元16、第一控制單元15和第二控制單元17的設(shè)置,可以利用正相時鐘信號CLK和反相時鐘信號CLK’電平相反地特性得到交替穩(wěn)定在低電平的第二節(jié)點(diǎn)I3Dl和第三節(jié)點(diǎn)TO2。由此,第一穩(wěn)壓單元14和第二穩(wěn)壓單元16可以分別在第二節(jié)點(diǎn)roi和第三節(jié)點(diǎn)TO2的作用下交替起到穩(wěn)定第一節(jié)點(diǎn)PU和輸出端OUT處的電位的作用,使得第一節(jié)點(diǎn)PU和輸出端OUT處的電位總能夠保持穩(wěn)定??梢钥闯?,本發(fā)明可以解決現(xiàn)有技術(shù)的因時鐘信號波動而影響信號穩(wěn)定效果的問題。進(jìn)一步地,本發(fā)明可以優(yōu)化GOA電路的輸出信號的穩(wěn)定性,因此有助于提升所應(yīng)用的陣列基板和顯示裝置的性能。
      [0049]作為一種更具體的示例,圖2是本發(fā)明一個實(shí)施例中一種移位寄存電路的電路結(jié)構(gòu)圖,參見圖2:
      [0050]本發(fā)明實(shí)施例中,上述輸入單元11包括第一晶體管Ml;其中,第一晶體管Ml的柵極連接上述輸入端IN,漏極連接上述輸入端IN或者高電平電壓線,源極連接上述第一節(jié)點(diǎn)PU;
      [0051]上述復(fù)位單元13包括第二晶體管M2;其中第二晶體管M2的柵極連接上述復(fù)位端RESET,源極連接低電平電壓線VSS,漏極連接上述第一節(jié)點(diǎn)PU。
      [0052]基于此,在輸入端IN接入有效電平時,第一晶體管Ml中可以生成流向第一節(jié)點(diǎn)PU的電流,以將處于低電平的第一節(jié)點(diǎn)PU置為高電平。在復(fù)位端RESET輸入有效電平時,第二晶體管M2導(dǎo)通第一節(jié)點(diǎn)PU和低電平偏置電壓線VSS,因而可以將處于高電平的第一節(jié)點(diǎn)PU置為低電平。由此可見,基于如圖2所示的電路,第一晶體管Ml和第二晶體管M2可以分別實(shí)現(xiàn)上述輸入單元11和復(fù)位單元13的功能。然而可以理解的是,圖2所示出的電路結(jié)構(gòu)均是一種示例,本領(lǐng)域技術(shù)人員可以在實(shí)現(xiàn)各自功能的前提下對其中任意多個模塊的電路結(jié)構(gòu)進(jìn)行替換,本發(fā)明對此不做限制。
      [0053]本發(fā)明實(shí)施例中,上述輸出單元12包括第三晶體管M3;其中,第三晶體管M3的柵極連接上述第一節(jié)點(diǎn)HJ,漏極連接第一時鐘信號CLKB,源極連接上述輸出端OUT。由此,在第一節(jié)點(diǎn)PU處為高電平,第二節(jié)點(diǎn)PDl和第三節(jié)點(diǎn)PD2均為低電平,輸出端OUT正常輸出。在第一節(jié)點(diǎn)PU為低電平,第二節(jié)點(diǎn)PDl和第三節(jié)點(diǎn)PD2交替穩(wěn)定在高電平,以持續(xù)拉低第一節(jié)點(diǎn)PU和輸出端OUT的電位,從而穩(wěn)定第一節(jié)點(diǎn)HJ和輸出端OUT的電位。由此可見,第三晶體管M3可以實(shí)現(xiàn)上述輸出單元12的功能。
      [0054]可理解的是,在上述的輸出單元12中,還可以在第一節(jié)點(diǎn)PU與輸出端OUT之間設(shè)置電容,利用電容對電荷的存儲作用,加快輸出端電位拉低的速度,使得輸出端的電位快速穩(wěn)定。
      [0055]本發(fā)明實(shí)施例中,上述移位寄存器電路還包括第四晶體管M4,該第四晶體管M4的柵極連接復(fù)位端RESET,漏極連接上述輸出端OUT,源極連接無效電平電壓線VSS。由此,在復(fù)位端RESET輸入有效電平時,第四晶體管M4導(dǎo)通輸出端OUT和低電平偏置電壓線VSS,以拉低輸出端OUT處的電位。基于上述第四晶體管M4的設(shè)置,可以進(jìn)一步穩(wěn)定輸出端OUT處的電位。
      [0056]本發(fā)明實(shí)施例中,上述第一控制單元15與上述第二控制單元17具有相互對稱的電路結(jié)構(gòu)。第一控制單元15和第二控制單元17分別利用正相時鐘信號CLK和反相時鐘信號CLK’得到交替穩(wěn)定在低電平的第二節(jié)點(diǎn)roi和第三節(jié)點(diǎn)TO2。
      [0057]本發(fā)明實(shí)施例中,上述第一控制單元15包括第五晶體管M5、第六晶體管M6、第七晶體管M7和第八晶體管M8;其中,
      [0058]第五晶體管M5的柵極和漏極連接上述正相時鐘信號CLK,源極連接第一控制單元15內(nèi)的第一控制節(jié)點(diǎn)A;由此當(dāng)正相時鐘信號CLK為高電平時,第五晶體管M5生成流向第一控制節(jié)點(diǎn)A的電流,從而將第一控制節(jié)點(diǎn)A處的電壓置為高電平。
      [0059 ]第六晶體管M6的柵極連接上述第一節(jié)點(diǎn)PU,漏極連接上述第一控制節(jié)點(diǎn)A,源極連接低電平電壓線VSS;由此,當(dāng)?shù)谝还?jié)點(diǎn)PU為高電平時,第六晶體管M6導(dǎo)通第一控制節(jié)點(diǎn)A和低電平電壓線VSS,從而將第一控制節(jié)點(diǎn)A置為低電平。
      [0060]第七晶體管M7的柵極連接上述第一控制節(jié)點(diǎn)A,源極連接上述正相時鐘信號CLK,漏極連接第二節(jié)點(diǎn)PDl;由此,當(dāng)?shù)谝豢刂乒?jié)點(diǎn)A處為高電平時,第七晶體管M7生成流向第二節(jié)點(diǎn)roi的電流,從而將第二節(jié)點(diǎn)roi置為高電平。
      [0061 ]第八晶體管M8的柵極連接第一節(jié)點(diǎn)PU,漏極連接第二節(jié)點(diǎn)roi,源極連接低電平電壓線VSS;由此,當(dāng)?shù)谝还?jié)點(diǎn)PU為高電平時,第八晶體管M8導(dǎo)通第二節(jié)點(diǎn)roi和低電平電壓線vss,從而將第二節(jié)點(diǎn)roi置為低電平。
      [0062]由此可見,基于上述第五晶體管M5、第六晶體管M6、第七晶體管M7和第八晶體管M8的結(jié)構(gòu),可以實(shí)現(xiàn)上述第一控制單元15的功能。
      [0063]第二控制單元17與上述第一控制單元15具有對稱結(jié)構(gòu),,包括第五晶體管M5’、第六晶體管M6’、第七晶體管M7’和第八晶體管M8’,其中:
      [0064]第五晶體管M5’的柵極連接上述正相時鐘信號CLK’,漏極連接上述反相時鐘信號CLK’,源極連接第二控制單元17內(nèi)的第二控制節(jié)點(diǎn)B;
      [0065]第六晶體管M6’的柵極連接上述第一節(jié)點(diǎn)PU,漏極連接上述第二控制節(jié)點(diǎn)B,源極連接低電平電壓線VSS;
      [0066]第七晶體管M7’的柵極連接上述第二控制節(jié)點(diǎn)B,源極連接上述反相時鐘信號CLK ’,漏極連接第三節(jié)點(diǎn)TO2;
      [0067]第八晶體管M8’的柵極連接第一節(jié)點(diǎn)PU,漏極連接第三節(jié)點(diǎn)TO2,源極連接低電平電壓線VSS。
      [0068]由此可見,基于上述第五晶體管M5’、第六晶體管M6’、第七晶體管M7’和第八晶體管M8’的結(jié)構(gòu),可以實(shí)現(xiàn)上述第二控制單元17的功能。
      [0069]本發(fā)明實(shí)施例中,上述第一穩(wěn)壓單元14和第二穩(wěn)壓單元16具有相互對稱的結(jié)構(gòu),第一穩(wěn)壓單元14(在圖2中分為141和142兩部分)用于穩(wěn)定第一節(jié)點(diǎn)PU的電壓,第二穩(wěn)壓單元16(在圖2中分為161和162兩部分)用于穩(wěn)定輸出端OUT的電壓,進(jìn)行穩(wěn)壓的電路工作原理相同。
      [0070]第一穩(wěn)壓單元14包括第九晶體管M9和第十晶體管M10,其中:第九晶體管M9的柵極連接第二節(jié)點(diǎn)PDl,漏極連接第一節(jié)點(diǎn)PU,源極連接低電平電壓線VSS;第十晶體管MlO的柵極連接第二節(jié)點(diǎn)ro I,漏極連接輸出端OUT,源極連接無效電平電壓線VSS。當(dāng)?shù)诙?jié)點(diǎn)ro I處于高電平時,第九晶體管M9導(dǎo)通第一節(jié)點(diǎn)PU和低電平電壓線VSS,以拉低第一節(jié)點(diǎn)PU處的電位;第十晶體管MlO導(dǎo)通輸出端OUT和低電平電壓線VSS,以拉低輸出端OUT處的電位。由此可見,基于上述第九晶體管M9和第十晶體管MlO的結(jié)構(gòu),可以實(shí)現(xiàn)上述第一穩(wěn)壓單元14的功會K。
      [0071]第二穩(wěn)壓單元16包括第九晶體管M9’和第十晶體管M10’,其中:第九晶體管M9’的柵極連接第三節(jié)點(diǎn)TO2,漏極連接第一節(jié)點(diǎn)PU,源極連接低電平電壓線VSS;第十晶體管M10’的柵極連接第三節(jié)點(diǎn)ro2,漏極連接輸出端OUT,源極連接無效電平電壓線VSS。當(dāng)?shù)谌?jié)點(diǎn)PD2處于高電平時,第九晶體管M9’導(dǎo)通第一節(jié)點(diǎn)PU和低電平電壓線VSS,以拉低第一節(jié)點(diǎn)PU的電位;第十晶體管M10’導(dǎo)通輸出端OUT和低電平電壓線VSS,以拉低輸出端OUT處的電位。由此可見,基于上述第九晶體管M9 ’和第十晶體管MlO ’的結(jié)構(gòu),可以實(shí)現(xiàn)上述第一穩(wěn)壓單元16的功能。
      [0072]需要說明的是,圖2中已對每個晶體管的源極與漏極的連接方式進(jìn)行了具體的描述,但為了適應(yīng)各個電路節(jié)點(diǎn)高電平、低電平、有效電平和無效電平的設(shè)置,源極與漏極的連接關(guān)系可能會相互交換,本發(fā)明對此不做限制。特別地,當(dāng)晶體管具有源極與漏極對稱的結(jié)構(gòu)時,源極與漏極可以視為不做特別區(qū)別的兩個電極。
      [0073]圖3是圖2中所示的一種移位寄存電路的降噪方式示意圖。參見圖3,當(dāng)?shù)谝还?jié)點(diǎn)PU處的電壓為高電平且roi和TO2處的電壓均為低電平時,晶體管Tl開啟,且晶體管T2關(guān)閉,電路正常輸出。但是,受時鐘信號CLKB的影響,第一節(jié)點(diǎn)PU處的電壓和輸出端的電壓均會隨著時鐘信號CLKB而波動。由此,電路的控制部分(包括:第一穩(wěn)壓單元14、第一控制單元15、第二穩(wěn)壓單元16和第二穩(wěn)壓單元17)—方面運(yùn)用正向時鐘信號CLK和反向時鐘信號CLK’穩(wěn)定第一節(jié)點(diǎn)HJ的電壓,以持續(xù)拉低第一節(jié)點(diǎn)PU點(diǎn)的電壓,另一方面,當(dāng)?shù)诙?jié)點(diǎn)PDl或第三節(jié)點(diǎn)TO2處于高電平時,晶體管T2導(dǎo)通,以拉低輸出端OUT的電壓,減小時鐘信號CLKB對輸出端OUT輸出信號的影響。
      [0074]作為參照,圖4是一種對照移位寄存電路的降噪方式示意圖。與圖3中的降噪方式相比,圖4中控制部分通過一個時鐘信號CLKa對TOa點(diǎn)的電壓進(jìn)行控制。當(dāng)?shù)谝还?jié)點(diǎn)PUa處的電壓為高電平且PDa為低電平時,晶體管Tla開啟,且晶體管T2a關(guān)閉,電路正常輸出。但是,由于I3Da點(diǎn)的電壓受時鐘信號CLKa的影響,使得PDa點(diǎn)的電壓周期性處于低電平。在I3Da點(diǎn)的電壓為低電平時,對輸出端OUT的輸出沒有影響;當(dāng)TOa點(diǎn)的電壓為高電平時,晶體管T2a導(dǎo)通輸出端OUT和低電平電壓線VSS,從而拉低輸出端的電壓??梢姡瑘D4中的降噪方式中,受時鐘信號CLKa的影響,PDa處的電壓周期性的處于高電平,從而周期性的拉低輸出端OUT輸出的電壓,使得輸出端OUT輸出的電壓周期性波動。
      [0075]作為一種更具體的示例,圖5是按照圖4所示的降噪方式設(shè)計的一種移位寄存電路的電路結(jié)構(gòu)圖。參見圖5,該移位寄存電路包括輸入模塊I Ia,輸出模塊12a,第三穩(wěn)壓模塊14a,第四穩(wěn)壓模塊16a和控制模塊15a。
      [0076]其中,輸入模塊IIa包括晶體管Mla,該晶體管Mla的柵極和漏極連接輸入端INa,源極連接節(jié)點(diǎn)PUa,輸入端INa輸入有效電平時,晶體管Mla生成流向節(jié)點(diǎn)PUa的電流,從而將節(jié)點(diǎn)PUa點(diǎn)置為高電平。
      [0077]輸出模塊12a包括晶體管M3a,晶體管M3a的柵極連接節(jié)點(diǎn)PUa,漏極連接時鐘信號CLKBa,源極連接輸出端OUTa。當(dāng)節(jié)點(diǎn)PUa為高電平時,晶體管M3a生成流向輸出端OUTa的電流,輸出端OUTa輸出高電平;當(dāng)節(jié)點(diǎn)HJa為低電平時,晶體管M3a截止,輸出端OUTa輸出低電平。
      [0078]控制模塊15a包括晶體管M5a,晶體管M6a,晶體管M7a,晶體管M8a;
      [0079]晶體管M5a的柵極連接時鐘信號CLKa,漏極連接時鐘信號CLKa,源極連接控制節(jié)點(diǎn)Aa。當(dāng)時鐘信號CLKa為高電平時,晶體管M5a生成流向控制節(jié)點(diǎn)Aa的電流,將控制節(jié)點(diǎn)置于高電平。
      [0080 ]晶體管M6a的柵極連節(jié)點(diǎn)PUa,漏極連接控制節(jié)點(diǎn)Aa,源極連接低電平電壓線VSSa。當(dāng)節(jié)點(diǎn)PUa處于高電平時,晶體管M6a導(dǎo)通控制節(jié)點(diǎn)Aa和低電平電壓線VSSa,從而將控制節(jié)點(diǎn)Aa置為低電平。
      [0081 ]晶體管M7a的柵極連接控制節(jié)點(diǎn)Aa,漏極連接時鐘信號CLKa,源極連接節(jié)點(diǎn)PDa。當(dāng)控制節(jié)點(diǎn)Aa處于高電平時,晶體管M7a生成流向節(jié)點(diǎn)PDa的電流,從而將節(jié)點(diǎn)PDa置為高電平。
      [0082]晶體管M8a的柵極連節(jié)點(diǎn)PUa,漏極連接節(jié)點(diǎn)PDa,源極連接低電平電壓線VSSa。當(dāng)節(jié)點(diǎn)節(jié)點(diǎn)PUa處于高電平時,晶體管M8a導(dǎo)通節(jié)點(diǎn)PDa和低電平電壓線VSSa,從而將控制節(jié)點(diǎn)PDa置為低電平。
      [0083]第三穩(wěn)壓模塊14a和第四穩(wěn)壓模塊16a具有對稱的電路結(jié)構(gòu)。其中,第三穩(wěn)壓模塊14a包括晶體管M9a和晶體管M9 ’ a,其中晶體管M9a的柵極連接復(fù)位端RESETa,漏極連接節(jié)點(diǎn)PUa,源極連接低電平電壓線VSSa。當(dāng)復(fù)位端RESETa輸入高電平時,晶體管M9a導(dǎo)通節(jié)點(diǎn)PUa和低電平電壓線VSSa,從而將節(jié)點(diǎn)PUa置為低電平。晶體管M9,a的柵極連接節(jié)點(diǎn)PDa,漏極連接節(jié)點(diǎn)PUa,源極連接低電平電壓線VSSa。當(dāng)節(jié)點(diǎn)PDa為高電平時,晶體管M9 ’ a導(dǎo)通節(jié)點(diǎn)PUa和低電平電壓線VSSa,從而將節(jié)點(diǎn)PUa處的電位置為低電平。
      [0084]第四穩(wěn)壓模塊16a包括晶體管MIOa和晶體管M1 ’ a,其中晶體管Ml Oa的柵極連接節(jié)點(diǎn)PDa,漏極連接輸出端OUTa,源極連接低電平電壓線VSSa。當(dāng)節(jié)點(diǎn)PDa為高電平時,晶體管MlOa導(dǎo)通輸出端OUTa和低電平電壓線VSSa,從而將輸出端OUTa置為低電平。晶體管M1’a的柵極連接RESETa,漏極連接輸出端OUTa,源極連接低電平電壓線VSSa。當(dāng)RESETa為高電平時,晶體管MlO’a導(dǎo)通輸出端OUTa和低電平電壓線VSSa,從而將輸出端OUTa處的電位置為低電平。
      [0085]此外,在晶體管M3a的柵極和源極之間并聯(lián)一電容Cl,該電容Cl用于存儲電荷,以加快穩(wěn)定輸出端OUT的電壓的速度。
      [0086]相比與圖2中的移位寄存器的電路,該對照的移位寄存器中節(jié)點(diǎn)TOa周期性的處于低電平。當(dāng)節(jié)點(diǎn)PDa處于低電平時,電路正常輸出。當(dāng)節(jié)點(diǎn)PDa在時鐘信號CLKa的作用下周期性的處于高電平時,晶體管MlOa和晶體管M9’a周期性的導(dǎo)通,從而周期性的將節(jié)點(diǎn)PUa和輸出端I3UTa的電位拉低,影響電路輸出端OUTa輸出的信號的穩(wěn)定性。
      [0087]作為對照,圖6是圖5中所示的一種移位寄存電路的仿真時序圖,圖7是圖2中所示的一種移位寄存電路的仿真時序圖。對比可知,圖6中只通過時鐘信號CLKa控制TOa點(diǎn)信號時,PDa點(diǎn)的信號會隨著時鐘信號CLKa周期性的波動。輸出端OUTa處的電位也隨著輸出端HJTa的時鐘信號CLKBa周期性的波動。圖7中的移位寄存器通過正向時鐘信號和反向時鐘信號的共同控制,第二節(jié)點(diǎn)HH和第三節(jié)點(diǎn)TO2周期性的處于高電平,使得第二節(jié)點(diǎn)roi和第三節(jié)點(diǎn)PD2所在的線路持續(xù)穩(wěn)定在一個較高電平,無論時鐘信號CLKB如何波動,總能持續(xù)拉低輸出端OUT的電位,從而穩(wěn)定了輸出端OUT的電位。
      [0088]需要說明的是,圖6中已對每個晶體管的源極與漏極的連接方式進(jìn)行了具體的描述,但為了適應(yīng)各個電路節(jié)點(diǎn)高電平、低電平、有效電平和無效電平的設(shè)置,源極與漏極的連接關(guān)系可能會相互交換,本發(fā)明對此不做限制。特別地,當(dāng)晶體管具有源極與漏極對稱的結(jié)構(gòu)時,源極與漏極可以視為不做特別區(qū)別的兩個電極。
      [0089]基于同樣的發(fā)明構(gòu)思,本發(fā)明實(shí)施例還提供一種陣列基板,該陣列基板包括設(shè)置在顯示區(qū)域之外的至少一個移位寄存器單元(移位寄存器單元之間可以按照預(yù)設(shè)的方式相互級聯(lián),以輸出隨時鐘信號依次滯后的至少一個柵極驅(qū)動信號),其中,所述移位寄存器單元具有以上所述的任意一種移位寄存器電路的電路結(jié)構(gòu)。
      [0090]可以看出,本發(fā)明實(shí)施例基于第一穩(wěn)壓單元、第二穩(wěn)壓單元、第一控制單元和第二控制單元的設(shè)置,可以利用正相時鐘信號和反相時鐘信號電平相反地特性得到交替穩(wěn)定在低電平的第二節(jié)點(diǎn)和第三節(jié)點(diǎn)。由此,第一穩(wěn)壓單元和第二穩(wěn)壓單元可以分別在第二節(jié)點(diǎn)和第三節(jié)點(diǎn)的作用下交替起到穩(wěn)定第一節(jié)點(diǎn)和輸出端處的電位的作用,使得第一節(jié)點(diǎn)和輸出端處的電位總能夠保持穩(wěn)定。因此,本發(fā)明實(shí)施例可以解決現(xiàn)有技術(shù)的ro點(diǎn)信號隨時鐘信號波動而影響信號穩(wěn)定效果的問題。進(jìn)一步地,本發(fā)明實(shí)施例可以優(yōu)化GOA電路的輸出信號的穩(wěn)定性,因此有助于提升所應(yīng)用的陣列基板的性能。
      [0091]基于同樣的發(fā)明構(gòu)思,本發(fā)明實(shí)施例提供一種顯示裝置,該顯示裝置包括上述任意一種的陣列基板。需要說明的是,本實(shí)施例中的顯示裝置可以為:顯示面板、電子紙、手機(jī)、平板電腦、電視機(jī)、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
      [0092]可以看出,本發(fā)明實(shí)施例基于第一穩(wěn)壓單元、第二穩(wěn)壓單元、第一控制單元和第二控制單元的設(shè)置,可以利用正相時鐘信號和反相時鐘信號電平相反地特性得到交替穩(wěn)定在低電平的第二節(jié)點(diǎn)和第三節(jié)點(diǎn)。由此,第一穩(wěn)壓單元和第二穩(wěn)壓單元可以分別在第二節(jié)點(diǎn)和第三節(jié)點(diǎn)的作用下交替起到穩(wěn)定第一節(jié)點(diǎn)和輸出端處的電位的作用,使得第一節(jié)點(diǎn)和輸出端處的電位總能夠保持穩(wěn)定。因此,本發(fā)明實(shí)施例可以解決現(xiàn)有技術(shù)的ro點(diǎn)信號隨時鐘信號波動而影響信號穩(wěn)定效果的問題。進(jìn)一步地,本發(fā)明實(shí)施例可以優(yōu)化GOA電路的輸出信號的穩(wěn)定性,因此有助于提升所應(yīng)用的陣列基板的性能。
      [0093]在本發(fā)明的描述中需要說明的是,術(shù)語“上”、“下”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系,僅是為了便于描述本發(fā)明和簡化描述,而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作,因此不能理解為對本發(fā)明的限制。除非另有明確的規(guī)定和限定,術(shù)語“安裝”、“相連”、“連接”應(yīng)做廣義理解,例如,可以是固定連接,也可以是可拆卸連接,或一體地連接;可以是機(jī)械連接,也可以是電連接;可以是直接相連,也可以通過中間媒介間接相連,可以是兩個元件內(nèi)部的連通。對于本領(lǐng)域的普通技術(shù)人員而言,可以根據(jù)具體情況理解上述術(shù)語在本發(fā)明中的具體含義。
      [0094]本發(fā)明的說明書中,說明了大量具體細(xì)節(jié)。然而,能夠理解,本發(fā)明的實(shí)施例可以在沒有這些具體細(xì)節(jié)的情況下實(shí)踐。在一些實(shí)例中,并未詳細(xì)示出公知的方法、結(jié)構(gòu)和技術(shù),以便不模糊對本說明書的理解。
      [0095]類似地,應(yīng)當(dāng)理解,為了精簡本發(fā)明公開并幫助理解各個發(fā)明方面中的一個或多個,在上面對本發(fā)明的示例性實(shí)施例的描述中,本發(fā)明的各個特征有時被一起分組到單個實(shí)施例、圖、或者對其的描述中。然而,并不應(yīng)將該公開的方法解釋呈反映如下意圖:即所要求保護(hù)的本發(fā)明要求比在每個權(quán)利要求中所明確記載的特征更多的特征。更確切地說,如權(quán)利要求書所反映的那樣,發(fā)明方面在于少于前面公開的單個實(shí)施例的所有特征。因此,遵循【具體實(shí)施方式】的權(quán)利要求書由此明確地并入該【具體實(shí)施方式】,其中每個權(quán)利要求本身都作為本發(fā)明的單獨(dú)實(shí)施例。
      [0096]應(yīng)該注意的是上述實(shí)施例對本發(fā)明進(jìn)行說明而不是對本發(fā)明進(jìn)行限制,并且本領(lǐng)域技術(shù)人員在不脫離所附權(quán)利要求的范圍的情況下可設(shè)計出替換實(shí)施例。在權(quán)利要求中,不應(yīng)將位于括號之間的任何參考符號構(gòu)造成對權(quán)利要求的限制。單詞“包含”不排除存在未列在權(quán)利要求中的元件或步驟。位于元件之前的單詞“一”或“一個”不排除存在多個這樣的元件。本發(fā)明可以借助于包括有若干不同元件的硬件以及借助于適當(dāng)編程的計算機(jī)來實(shí)現(xiàn)。在列舉了若干裝置的單元權(quán)利要求中,這些裝置中的若干個可以是通過同一個硬件項(xiàng)來具體體現(xiàn)。單詞第一、第二、以及第三等的使用不表示任何順序??蓪⑦@些單詞解釋為名稱。
      [0097]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已,并不用于限制本發(fā)明,對于本領(lǐng)域的技術(shù)人員來說,本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi),所作的任何修改、等同替換、改進(jìn)等,均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
      【主權(quán)項(xiàng)】
      1.一種移位寄存器電路,其特征在于,包括: 分別連接輸入端和第一節(jié)點(diǎn)的輸入單元,用于在所述輸入端接入有效電平時將所述第一節(jié)點(diǎn)處置為高電平; 分別連接輸出端和所述第一節(jié)點(diǎn)的輸出單元,用于在第一節(jié)點(diǎn)處為高電平時將所述輸出端處置為有效電平; 分別連接復(fù)位端和所述第一節(jié)點(diǎn)的復(fù)位單元,用于在復(fù)位端接入有效電平時將所述第一節(jié)點(diǎn)處置為低電平; 分別連接第二節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第一穩(wěn)壓單元,用于在所述第二節(jié)點(diǎn)處為高電平時將所述第一節(jié)點(diǎn)處置為低電平、將所述輸出端處置為無效電平; 分別連接正相時鐘信號、所述第二節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第一控制單元,用于利用所述正相時鐘信號周期性地將所述第二節(jié)點(diǎn)置為高電平,并在所述第一節(jié)點(diǎn)為高電平時將所述第二節(jié)點(diǎn)處置為低電平; 分別連接第三節(jié)點(diǎn)、所述輸出端和所述第一節(jié)點(diǎn)的第二穩(wěn)壓單元,用于在所述第三節(jié)點(diǎn)處為高電平時將所述第一節(jié)點(diǎn)處置為低電平、將所述輸出端處置為無效電平; 分別連接反相時鐘信號、所述第三節(jié)點(diǎn)及所述第一節(jié)點(diǎn)的第二控制單元,用于利用所述反相時鐘信號周期性地將所述第三節(jié)點(diǎn)置為高電平,并在所述第一節(jié)點(diǎn)為高電平時將所述第三節(jié)點(diǎn)置為低電平。2.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述輸入單元包括第一晶體管;所述第一晶體管的柵極連接所述輸入端,源極和漏極中的一個連接所述輸入端或者高電平電壓線,另一個連接所述第一節(jié)點(diǎn); 和/或, 所述復(fù)位單元包括第二晶體管;所述第二晶體管的柵極連接所述復(fù)位端,源極和漏極中的一個連接低電平電壓線,另一個連接所述第一節(jié)點(diǎn)。3.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述輸出單元包括第三晶體管;所述第三晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接第一時鐘信號,另一個連接所述輸出端。4.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述移位寄存器電路還包括第四晶體管,所述第四晶體管的柵極連接所述復(fù)位端,源極和漏極中的一個連接所述輸出端,另一個連接無效電平電壓線。5.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述第一控制單元與所述第二控制單元具有相互對稱的電路結(jié)構(gòu)。6.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述第一控制單元和/或第二控制單元包括第五晶體管、第六晶體管、第七晶體管和第八晶體管;其中, 所述第五晶體管的柵極連接所述正相時鐘信號或者所述反相時鐘信號,源極和漏極中的一個連接所述正相時鐘信號或者所述反相時鐘信號,另一個連接第一控制單元內(nèi)的第一控制節(jié)點(diǎn)或者第二控制單元內(nèi)的第二控制節(jié)點(diǎn); 所述第六晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接所述第一控制節(jié)點(diǎn)或者所述第二控制節(jié)點(diǎn),另一個連接低電平電壓線; 所述第七晶體管的柵極連接所述第一控制節(jié)點(diǎn)或者所述第二控制節(jié)點(diǎn),源極和漏極中的一個連接所述正相時鐘信號或者所述反相時鐘信號,另一個連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn); 所述第八晶體管的柵極連接所述第一節(jié)點(diǎn),源極和漏極中的一個連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),另一個連接低電平電壓線。7.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述第一穩(wěn)壓單元與所述第二穩(wěn)壓單元具有相互對稱的電路結(jié)構(gòu)。8.根據(jù)權(quán)利要求1所述的所述的移位寄存器電路,其特征在于,所述第一穩(wěn)壓單元和/或第二穩(wěn)壓單元包括第九晶體管和第十晶體管;其中, 所述第九晶體管的柵極連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),源極和漏極中的一個連接所述第一節(jié)點(diǎn),另一個連接低電平電壓線; 所述第十晶體管的柵極連接所述第二節(jié)點(diǎn)或者所述第三節(jié)點(diǎn),源極和漏極中的一個連接所述輸出端,另一個連接無效電平電壓線。9.一種陣列基板,包括設(shè)置在顯示區(qū)域之外的至少一個移位寄存器單元,其特征在于,所述移位寄存器單元具有如權(quán)利要求1至8中任意一項(xiàng)所述的移位寄存器電路的電路結(jié)構(gòu)。10.—種顯示裝置,其特征在于,包括如權(quán)利要求9所述的陣列基板。
      【文檔編號】G11C19/28GK105845183SQ201610161103
      【公開日】2016年8月10日
      【申請日】2016年3月21日
      【發(fā)明人】高玉杰
      【申請人】京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司
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